JPS63269562A - Ｍｏｓ半導体装置の製造方法 - Google Patents
Ｍｏｓ半導体装置の製造方法Info
- Publication number
- JPS63269562A JPS63269562A JP62103704A JP10370487A JPS63269562A JP S63269562 A JPS63269562 A JP S63269562A JP 62103704 A JP62103704 A JP 62103704A JP 10370487 A JP10370487 A JP 10370487A JP S63269562 A JPS63269562 A JP S63269562A
- Authority
- JP
- Japan
- Prior art keywords
- silicon substrate
- oxide film
- polycrystalline silicon
- type
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 239000004065 semiconductor Substances 0.000 title claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 50
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 50
- 239000010703 silicon Substances 0.000 claims abstract description 50
- 239000000758 substrate Substances 0.000 claims abstract description 42
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 22
- 239000012535 impurity Substances 0.000 claims abstract description 19
- 238000000034 method Methods 0.000 claims abstract description 18
- 238000001039 wet etching Methods 0.000 claims description 8
- 238000001312 dry etching Methods 0.000 claims description 4
- 230000003647 oxidation Effects 0.000 abstract description 12
- 238000007254 oxidation reaction Methods 0.000 abstract description 12
- 238000010438 heat treatment Methods 0.000 abstract description 6
- 239000011259 mixed solution Substances 0.000 abstract description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 abstract 2
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 abstract 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000011109 contamination Methods 0.000 description 3
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 150000002367 halogens Chemical class 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002505 iron Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- -1 phosphorus ions Chemical class 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000010186 staining Methods 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高速、高集積微細ＭＯＳ半導体装置の製造方法
に関する。
に関する。
高不純物濃度シリコン基板上に低不純物濃度シリコンエ
ピタキシャル膜を成長させたシリコン基板を用いてＭＯ
Ｓ半導体装置を作製する場合、シリコン基板裏面を不純
物拡散速度の遅い絶縁膜、例えば酸化膜、窒化膜等によ
り常に覆っておく必要がある。シリコン基板裏面のシリ
コンが露出していると拡散炉中の熱処理工程において、
高濃度シリコン基板から不純物が外方拡散し、他のシリ
コン基板表面に入り込み電気特性異状、不安定につなが
ったり、炉内の至る所に付着し汚染となるからである。
ピタキシャル膜を成長させたシリコン基板を用いてＭＯ
Ｓ半導体装置を作製する場合、シリコン基板裏面を不純
物拡散速度の遅い絶縁膜、例えば酸化膜、窒化膜等によ
り常に覆っておく必要がある。シリコン基板裏面のシリ
コンが露出していると拡散炉中の熱処理工程において、
高濃度シリコン基板から不純物が外方拡散し、他のシリ
コン基板表面に入り込み電気特性異状、不安定につなが
ったり、炉内の至る所に付着し汚染となるからである。
特にシリコン基板の高濃度不純物としてボロンを用いる
とその現象は強い。
とその現象は強い。
本発明はシリコン基板裏面を常に絶縁膜で覆っておくた
めに、絶縁膜のウェットエツチング除去工程の前に多結
晶シリコンをシリコン基板両面の絶縁膜上に被着し、表
面の多結晶シリコンだけをドライエツチングにより除去
し、その後ウェットエツチングにより表面の絶縁膜を取
り去る。このウェットエツチングの際にシリコン基！反
裏面の輩色縁膜は多結晶シリコンにより覆われているた
め、エツチング液に侵されずに残り、従って不純物の外
方拡散を押さえる事が可能となる。
めに、絶縁膜のウェットエツチング除去工程の前に多結
晶シリコンをシリコン基板両面の絶縁膜上に被着し、表
面の多結晶シリコンだけをドライエツチングにより除去
し、その後ウェットエツチングにより表面の絶縁膜を取
り去る。このウェットエツチングの際にシリコン基！反
裏面の輩色縁膜は多結晶シリコンにより覆われているた
め、エツチング液に侵されずに残り、従って不純物の外
方拡散を押さえる事が可能となる。
第２図ｔａ＋〜ｔｅｌに従来のポロンを不純物として用
いたＰ型筒４度シリコン基板上に、ポロンを不純物とし
て用いたｌ）聖像ｌフ度シリコンエピタキシャル膜を設
けたＰ／Ｐ’型シリコン基板を用いて０ＭＯＳを製造す
る工程順の断面図を示す。
いたＰ型筒４度シリコン基板上に、ポロンを不純物とし
て用いたｌ）聖像ｌフ度シリコンエピタキシャル膜を設
けたＰ／Ｐ’型シリコン基板を用いて０ＭＯＳを製造す
る工程順の断面図を示す。
第２図（ａｌはＰ／Ｐ’型ソリコン基板中に比較的深い
Ｎ型ウェル３を拡散により形成した様子を示す。これは
Ｐ／Ｐ’型シリコン基板からの外方拡散を防くために、
化学気相成長法（ＣＶＤ法）により約５０００人酸化膜
を裏面に被着したＰ／ｌ”型シリコン基板を用いて、ま
ず酸化により５０００〜６０００人の酸化膜を成長させ
、次にフォトリソグラフィ一工程により、フォトレジス
トをパターニングし、ウェットエツチングにより後にＮ
型ウェルとなる場所の上の酸化膜を除去する。次に酸化
膜をシリコンが露出している部位上の厚さが約１０００
人となるように成長させ、イオン注入法によりリンイオ
ンを１〜５ Ｘ １０”／ ｃ＋ｄ程度打ら込み、１１
００℃〜１２００℃の温度にて、５〜１５時間非酸化性
雰囲気中にて拡散を行う事により形成される。この時点
までＰ／Ｐ’型シリコン基板裏面の酸化膜は最初の酸化
により５０００人から約１００００ 人となり、酸化膜
ウェットエツチングにより１５００〜２０００人、イオ
ン注入前の酸化により２０００〜２５００人となってお
り、Ｐ／Ｐ＋型ノリコン基板裏面は常に１０００人以−
Ｌの酸化膜により覆われており、Ｐ／Ｐ”型シリコン基
板裏面から不純物が外方拡１１にする事はない。
Ｎ型ウェル３を拡散により形成した様子を示す。これは
Ｐ／Ｐ’型シリコン基板からの外方拡散を防くために、
化学気相成長法（ＣＶＤ法）により約５０００人酸化膜
を裏面に被着したＰ／ｌ”型シリコン基板を用いて、ま
ず酸化により５０００〜６０００人の酸化膜を成長させ
、次にフォトリソグラフィ一工程により、フォトレジス
トをパターニングし、ウェットエツチングにより後にＮ
型ウェルとなる場所の上の酸化膜を除去する。次に酸化
膜をシリコンが露出している部位上の厚さが約１０００
人となるように成長させ、イオン注入法によりリンイオ
ンを１〜５ Ｘ １０”／ ｃ＋ｄ程度打ら込み、１１
００℃〜１２００℃の温度にて、５〜１５時間非酸化性
雰囲気中にて拡散を行う事により形成される。この時点
までＰ／Ｐ’型シリコン基板裏面の酸化膜は最初の酸化
により５０００人から約１００００ 人となり、酸化膜
ウェットエツチングにより１５００〜２０００人、イオ
ン注入前の酸化により２０００〜２５００人となってお
り、Ｐ／Ｐ＋型ノリコン基板裏面は常に１０００人以−
Ｌの酸化膜により覆われており、Ｐ／Ｐ”型シリコン基
板裏面から不純物が外方拡１１にする事はない。
次にＰ／Ｐ’型シリコン基板表面の熱酸化膜４ａを除去
するが、Ｎ型ウェル以外の領域上の酸化膜厚は６０００
〜６５００人であり、裏面の酸化膜厚は２０００〜２５
００人であるため、そのままウェットエツチングにより
酸化膜除去を行うとＰ／Ｐ’型シリコン基板裏面のシリ
コンは露出し、次工程の酸化において不純物の外方拡散
が起こる。そこで、第２図（ｂｌに示すようにフォトレ
ジスト６をＰ／Ｐ“型シリコン基板裏面にコートして、
ウェットエッチ１００（ｉ ングにより表面の酸化膜４ａだけを除去する。
するが、Ｎ型ウェル以外の領域上の酸化膜厚は６０００
〜６５００人であり、裏面の酸化膜厚は２０００〜２５
００人であるため、そのままウェットエツチングにより
酸化膜除去を行うとＰ／Ｐ’型シリコン基板裏面のシリ
コンは露出し、次工程の酸化において不純物の外方拡散
が起こる。そこで、第２図（ｂｌに示すようにフォトレ
ジスト６をＰ／Ｐ“型シリコン基板裏面にコートして、
ウェットエッチ１００（ｉ ングにより表面の酸化膜４ａだけを除去する。
次に硫酸と過酸化水素の混合液によりフォトレジストを
除去しく第２図ｆｃｌ）、次工程の酸化に進む。以後裏
面は常に酸化膜又は他の絶縁膜により、覆われ熱処理や
酸化工程において不純物が外方拡散する心配はない。
除去しく第２図ｆｃｌ）、次工程の酸化に進む。以後裏
面は常に酸化膜又は他の絶縁膜により、覆われ熱処理や
酸化工程において不純物が外方拡散する心配はない。
しかし、Ｐ／Ｐ’型シリコン基板裏面にフォトレジスト
をコートする際、素子を形成する側の表面はコーターの
搬送のためのベルトや真空チャックと接触し、表面が汚
染されたり、キズがついて歩留まりを下げる要因となる
。
をコートする際、素子を形成する側の表面はコーターの
搬送のためのベルトや真空チャックと接触し、表面が汚
染されたり、キズがついて歩留まりを下げる要因となる
。
上記問題点を解決するために本発明は、Ｎ型ウェル形成
後の酸化膜除去工程前にＣＶＤ法により、多結晶シリコ
ンをＰ／Ｐ”型シリコン基板両面に被着し、その後表面
の多結晶シリコンだけをドライエツチングにより除去し
、酸化膜ウェットエツチングを行うようにした。
後の酸化膜除去工程前にＣＶＤ法により、多結晶シリコ
ンをＰ／Ｐ”型シリコン基板両面に被着し、その後表面
の多結晶シリコンだけをドライエツチングにより除去し
、酸化膜ウェットエツチングを行うようにした。
上記の工程を用いると、Ｐ／Ｐ”型シリコン基板表面は
非接触であるため、ｌり染やキズの心配もなく、酸化膜
除去工程においてもＰ／Ｐ’型シリコン基板裏面の酸化
膜は多結晶シリコンにより覆われており、除去されずに
済む。従って、次工程以後の酸化、熱処理工程において
不純物が外方拡散する事はない。
非接触であるため、ｌり染やキズの心配もなく、酸化膜
除去工程においてもＰ／Ｐ’型シリコン基板裏面の酸化
膜は多結晶シリコンにより覆われており、除去されずに
済む。従って、次工程以後の酸化、熱処理工程において
不純物が外方拡散する事はない。
以下にこの発明の実晦例を図面に基づいて説明する。第
１図＋ＩｌｌはＰ／Ｐ”型シリコン基板を用いてＮ型ウ
ェル３を形成し、その後、減圧ＣＶＤ法によりＰ／Ｐ’
型シリコン基板両面の絶縁股上に多結晶シリコン５ ａ
＋ Ｊ ｂを１０００〜３０００人被着した様子を
示す。シランガスを用い、数〜数十Ｐａの圧力で６００
〜７００℃の温度によりシリコン基板をそれぞれ１枚づ
つ離してローディングする事により、両面に多結晶シリ
コンは被着する。
１図＋ＩｌｌはＰ／Ｐ”型シリコン基板を用いてＮ型ウ
ェル３を形成し、その後、減圧ＣＶＤ法によりＰ／Ｐ’
型シリコン基板両面の絶縁股上に多結晶シリコン５ ａ
＋ Ｊ ｂを１０００〜３０００人被着した様子を
示す。シランガスを用い、数〜数十Ｐａの圧力で６００
〜７００℃の温度によりシリコン基板をそれぞれ１枚づ
つ離してローディングする事により、両面に多結晶シリ
コンは被着する。
次に平行平板型のドライエツチャーを用いてＰ／ Ｐ
’型シリコン基板表面に被着した多結晶シリコン５ａを
除去する（第１図（ｂ））。これはＣＩやＦ等のハロゲ
ンを含むガスを用いて、減圧中にて高周波を印加し、プ
ラズマを発生させそのプラズマにＰ／Ｐ”型シリコン基
板をさらす事により行われる。この時Ｐ／Ｐ’型シリコ
ン基板はクーゲット上に置かれるため、表面だけがプラ
ズマにさらされエンチャントは裏面に回り込めず、従っ
て裏面の多結晶シリコン５ｂは除去されず、表面の多結
晶シリコン５ａだけがエツチングされるのである。
’型シリコン基板表面に被着した多結晶シリコン５ａを
除去する（第１図（ｂ））。これはＣＩやＦ等のハロゲ
ンを含むガスを用いて、減圧中にて高周波を印加し、プ
ラズマを発生させそのプラズマにＰ／Ｐ”型シリコン基
板をさらす事により行われる。この時Ｐ／Ｐ’型シリコ
ン基板はクーゲット上に置かれるため、表面だけがプラ
ズマにさらされエンチャントは裏面に回り込めず、従っ
て裏面の多結晶シリコン５ｂは除去されず、表面の多結
晶シリコン５ａだけがエツチングされるのである。
次にフッＭとフン化アン竿ンの混合液により表面の酸化
ｌＩ２４ａだけを除去する（第１図（Ｃ））。この時、
裏面の酸化膜４ｂは多結晶シリコン５ｂにより、覆われ
ているため除去されない。以後通常のＭＯ５半導体製造
工程を行うが、Ｐ／Ｐ”型シリコン基板裏面の絶縁膜厚
は増加する事はあっても減少する事はなく、従って熱処
理、酸化工程において不純物外方拡散が起こる事はない
。裏面の多結晶シリコン５ｂは様々な酸化工程、特に厚
い酸化１２を形成するフィールド酸化により全て酸化膜
となり、Ｐ／Ｐ”型シリコン基板に悪影響を及ぼず事は
ない。
ｌＩ２４ａだけを除去する（第１図（Ｃ））。この時、
裏面の酸化膜４ｂは多結晶シリコン５ｂにより、覆われ
ているため除去されない。以後通常のＭＯ５半導体製造
工程を行うが、Ｐ／Ｐ”型シリコン基板裏面の絶縁膜厚
は増加する事はあっても減少する事はなく、従って熱処
理、酸化工程において不純物外方拡散が起こる事はない
。裏面の多結晶シリコン５ｂは様々な酸化工程、特に厚
い酸化１２を形成するフィールド酸化により全て酸化膜
となり、Ｐ／Ｐ”型シリコン基板に悪影響を及ぼず事は
ない。
この発明は以上説明したように、Ｐ／Ｐ”型シリコン基
板を用いた場合、酸化膜除去を行う前に多結晶シリコン
を表面と裏面の両面の絶縁膜上に被着し、その後表面の
多結晶シリコンだけをドライエツチングにより除去する
事により、ウェットエツチングによる酸化膜除去工程を
行っても裏面の酸化膜は多結晶シリコンにより覆われて
いるため除去されず、以後の熱処理、酸化工程において
不純物が外方拡散する事はない。また表面は常に非接触
であり、フォトレジストを裏面にコートする場合の様に
汚染やキズにより歩留まりを下げる心配もない、Ｐ／Ｐ
”型シリコンエピタキシャル基板を使用し、歩留まり良
く、かつ簡便に高集積、高速微細ＭＯＳ半導体装置を作
製できる。
板を用いた場合、酸化膜除去を行う前に多結晶シリコン
を表面と裏面の両面の絶縁膜上に被着し、その後表面の
多結晶シリコンだけをドライエツチングにより除去する
事により、ウェットエツチングによる酸化膜除去工程を
行っても裏面の酸化膜は多結晶シリコンにより覆われて
いるため除去されず、以後の熱処理、酸化工程において
不純物が外方拡散する事はない。また表面は常に非接触
であり、フォトレジストを裏面にコートする場合の様に
汚染やキズにより歩留まりを下げる心配もない、Ｐ／Ｐ
”型シリコンエピタキシャル基板を使用し、歩留まり良
く、かつ簡便に高集積、高速微細ＭＯＳ半導体装置を作
製できる。
第１図＋ａｌ〜（Ｃ）は本発明の製造方法を説明するた
めの工程順の断面図、第２図（ａｌ〜（ｃ）は従来の製
造方法の工程順断面図である。 １・・・高不純物濃度シリコン基板 ２・・・低不純物濃度シリコンエピタキシャル膜３・・
・Ｎ型ウェル ４ａ、４ｂ・・・酸化膜 ５ａ、５ｂ・・・多結晶シリコン ６・・・フォトレジスト 以上 出願人 セイコー電子工業株式会社 本発明（−よるＭＯＳキ導ｆ、ｔ−装置の製造１法トホ
オ工程１吋面図第１図
めの工程順の断面図、第２図（ａｌ〜（ｃ）は従来の製
造方法の工程順断面図である。 １・・・高不純物濃度シリコン基板 ２・・・低不純物濃度シリコンエピタキシャル膜３・・
・Ｎ型ウェル ４ａ、４ｂ・・・酸化膜 ５ａ、５ｂ・・・多結晶シリコン ６・・・フォトレジスト 以上 出願人 セイコー電子工業株式会社 本発明（−よるＭＯＳキ導ｆ、ｔ−装置の製造１法トホ
オ工程１吋面図第１図
Claims (1)
- 不純物を高濃度に含むシリコン基板上に低不純物濃度シ
リコンエピタキシャル膜を設けたシリコン基板を用いた
ＭＯＳ半導体装置の製造方法において、前記シリコン基
板の表面と裏面の両面上の絶縁膜上に多結晶シリコンを
被着し、前記シリコン基板表面の前記多結晶シリコンを
、選択的にドライエッチングにより除去する工程と、ウ
エットエッチングにより前記シリコン基板表面の前記絶
縁膜を選択的に除去する工程とを有するＭＯＳ半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62103704A JPS63269562A (ja) | 1987-04-27 | 1987-04-27 | Ｍｏｓ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62103704A JPS63269562A (ja) | 1987-04-27 | 1987-04-27 | Ｍｏｓ半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63269562A true JPS63269562A (ja) | 1988-11-07 |
Family
ID=14361137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62103704A Pending JPS63269562A (ja) | 1987-04-27 | 1987-04-27 | Ｍｏｓ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63269562A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004152920A (ja) * | 2002-10-30 | 2004-05-27 | Fujitsu Ltd | 半導体装置の製造方法及び半導体製造工程の管理方法 |
| JP2009200501A (ja) * | 2009-03-13 | 2009-09-03 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法 |
-
1987
- 1987-04-27 JP JP62103704A patent/JPS63269562A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004152920A (ja) * | 2002-10-30 | 2004-05-27 | Fujitsu Ltd | 半導体装置の製造方法及び半導体製造工程の管理方法 |
| JP2009200501A (ja) * | 2009-03-13 | 2009-09-03 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4152824A (en) | Manufacture of solar cells | |
| US4698104A (en) | Controlled isotropic doping of semiconductor materials | |
| JPS6281764A (ja) | 炭化シリコン電界効果トランジスタの製造方法 | |
| US5130266A (en) | Polycide gate MOSFET process for integrated circuits | |
| US5897362A (en) | Bonding silicon wafers | |
| US5882990A (en) | Manufacturing method for wafer slice starting material to optimize extrinsic gettering during semiconductor fabrication | |
| JPS63269562A (ja) | Ｍｏｓ半導体装置の製造方法 | |
| JPH10270434A (ja) | 半導体ウエーハの洗浄方法及び酸化膜の形成方法 | |
| JP2001085392A (ja) | 半導体装置の製造方法 | |
| JPS63244875A (ja) | Ｍｏｓ半導体装置の製造方法 | |
| JPH01276754A (ja) | Ｃｍｏｓ半導体装置の製造方法 | |
| KR100256246B1 (ko) | 반도체 소자의 게이트 전극 형성 방법 | |
| JPH03173131A (ja) | 半導体装置の製造方法 | |
| KR850001097B1 (ko) | 고주파 반도체 소자의 제조방법 | |
| JPH02186627A (ja) | 半導体装置の製造方法 | |
| JPS60192363A (ja) | シヨツトキ障壁接合の製造方法 | |
| JPH08172214A (ja) | 光電変換半導体装置の製造方法 | |
| JPS63124411A (ja) | 半導体装置の製造方法 | |
| JPH01175229A (ja) | 半導体装置の製造方法 | |
| JPS5968950A (ja) | 半導体装置の製造方法 | |
| JPS6378519A (ja) | 半導体装置の製造方法 | |
| JPH08306699A (ja) | 半導体装置の製造方法 | |
| JPS6276559A (ja) | 半導体装置の製造方法 | |
| JPS62125648A (ja) | 半導体集積回路装置の製造方法 | |
| JPS6396957A (ja) | 半導体装置およびその製造方法 |