JP2005057147A

JP2005057147A - 半導体装置の製造方法

Info

Publication number: JP2005057147A
Application number: JP2003288375A
Authority: JP
Inventors: Naoki Izumi; 直希泉
Original assignee: Semiconductor Leading Edge Technologies Inc
Current assignee: Semiconductor Leading Edge Technologies Inc
Priority date: 2003-08-07
Filing date: 2003-08-07
Publication date: 2005-03-03

Abstract

【課題】アクティブ領域を減少させず、ボイドを発生させずに、ウェハ面内で均一な高さの素子分離領域を形成する。
【解決手段】シリコン基板１１上にシリコン酸化膜１２，１３を形成する工程と、このシリコン酸化膜１２，１３をシリコン基板１１が露出するまで選択エッチングする工程と、露出したシリコン基板１１上にシリコンゲルマニウム膜１５，１６をエピタキシャル成長する工程を有する。そして、選択エッチングで残ったシリコン酸化膜１２，１３を素子分離領域とし、シリコンゲルマニウム膜１５，１６をアクティブ領域とする。
【選択図】図１

Description

本発明は素子分離としてＳＴＩを有する半導体装置の製造方法に関するものである。

デザインルールの縮小に伴い、素子分離としてＳＴＩ（Shallow Trench Isolation）が用いられるようになってきた。このＳＴＩを形成する従来の半導体装置の製造方法を図３及び図４に示す。

まず、図３（ａ）に示すように、シリコン基板４１上に、熱酸化によりシリコン酸化膜４２を形成する。そして、このシリコン酸化膜４２上に、ＣＶＤ法（Chemical Vapor Deposition）によりシリコン窒化膜４３を形成する。

次に、図３（ｂ）に示すように、レジスト４４を塗布し、トレンチのパターンを転写する。そして、レジスト４４をマスクにしたＲＩＥ（Reactive Ion Etching）により、シリコン窒化膜４３をパターニングする。その後、レジスト４４は除去する。次に、図３（ｃ）に示すように、パターニングされたシリコン窒化膜４３をマスクとしてシリコン酸化膜４２及びシリコン基板４１を選択エッチングしてトレンチ４５を形成する。

そして、図３（ｄ）に示すように、トレンチ４５の表面を薄く酸化し、シリコン酸化膜４６を形成する。この膜を形成したのは、前工程のトレンチエッチングによるダメージを除去するためと、次工程のＨＤＰ−ＣＶＤ（High Density Plasma−CVD）プロセスでのダメージの防止のためである。

次に、図４（ａ）に示すように、ＨＤＰ−ＣＶＤ法により、トレンチ４５をシリコン酸化膜４７で埋め込む。そして、図４（ｂ）に示すように、ＣＭＰ（Chemical Mechanical Polish）により、シリコン酸化膜４７を研磨して、トレンチ４５内のみシリコン酸化膜４７が残るようにする。

次に、図４（ｃ）に示すように、燐酸を用いてシリコン窒化膜４３を除去する。また、弗酸を用いてシリコン酸化膜４２を除去する。以上の工程によりＳＴＩが形成される（例えば、特許文献１参照）。

特開２００２−２１７２８０号公報

しかし、上記の従来の半導体装置の製造方法において、図３（ｄ）に示すトレンチ４５の側壁の熱酸化により、実質的にアクティブ領域が減少するという問題がある。

また、デザインルールの縮小に伴ってトレンチ４５のアスペクト比が増大するため、図４（ａ）に示すシリコン酸化膜４７の埋め込みにおいてボイドが形成されるという問題がある。

さらに、図４（ｂ）に示すＣＭＰでは研磨性能がレイアウトパターンに依存するため、ＳＴＩの高さをウェハ面内で均一に形成することができないという問題がある。

本発明は、上述のような課題を解決するためになされたもので、その目的は、アクティブ領域を減少させず、ボイドを発生させずに、ウェハ面内で均一な高さの素子分離領域を形成することができる半導体装置の製造方法を得るものである。

本発明に係る半導体装置の製造方法は、シリコン基板上にシリコン酸化膜を形成する工程と、このシリコン酸化膜を前記シリコン基板が露出するまで選択エッチングする工程と、露出したシリコン基板上にシリコンゲルマニウム膜をエピタキシャル成長する工程とを有する。そして、選択エッチングで残ったシリコン酸化膜を素子分離領域とし、シリコンゲルマニウム膜をアクティブ領域とする。本発明のその他の特徴は以下に明らかにする。

本発明により、アクティブ領域を減少させず、ボイドを発生させずに、ウェハ面内で均一な高さの素子分離領域を形成することができる。

実施の形態１．
図１は本発明の実施の形態１における半導体装置の製造方法を示す断面図である。まず、図１（ａ）に示すように、熱酸化法によりシリコン基板１１上にシリコン酸化膜１２を形成し、その上にＣＶＤ法を用いてシリコン酸化膜１３を形成する。シリコン酸化膜１２，１３の膜厚の合計は、所望の素子分離領域の深さにし、ここでは２００〜４００ｎｍ程度とする。具体的には、１３０ｎｍプロセスの場合は２８０ｎｍ、６５ｎｍプロセスの場合は２５０ｎｍとする。なお、シリコン酸化膜１３を形成せず、シリコン酸化膜１２だけでもよい。

次に、図１（ｂ）に示すように、シリコン酸化膜１３上にレジスト１４を形成し、マスクを用いた露光及び現像によりレジスト１４をパターニングする。このレジスト１４のパターンは、図３（ｂ）に示すレジスト４４のパターンを反転させたものである。即ち、アクティブ領域を形成する部分を開口したものである。

そして、レジスト１４をマスクとしたＲＩＥ(Reactive Ion Etching)により、シリコン酸化膜１２及びシリコン酸化膜１３をシリコン基板１１が露出するまで選択エッチングする。その後、レジスト１４を除去すると図１（ｃ）に示すようになる。この選択エッチングで残ったシリコン酸化膜１２，１３を素子分離領域とする。

次に、図１（ｄ）に示すように、露出したシリコン基板１１上にシリコンゲルマニウム膜１５をＣＶＤ法を用いてエピタキシャル成長する。ここで、ＳｉＨ_４＋Ｈ_２＋ＧｅＨ_４のガスを用い、成長温度６００〜１０００℃程度で行う。ただし、エピタキシャル成長であるため、シリコンゲルマニウム膜１５は、シリコン酸化膜１２，１３上には成長せず、シリコン基板１１上のみに成長する。そして、シリコンゲルマニウム膜１５中のゲルマニウムの添加度はＳｉＨ_４とＧｅＨ_４の流量比で調整し、Ｓｉ_１-ｘＧｅ_ｘと表記した場合のｘが０．１〜０．３程度になるようにする。また、シリコンゲルマニウム膜１５は、素子分離領域の深さが２５０ｎｍの場合、膜厚２２０〜２４０ｎｍ程度成長させる。そして、シリコンゲルマニウム膜１５上に、引き続き同じＣＶＤ法を用い徐々にゲルマニウム濃度を低下させ最終的にゲルマニウム添加量を０として、シリコンゲルマニウム膜１６を膜厚１０〜３０ｎｍ成長させる。このエピタキシャル成長後、ＣＭＰで平坦化を行っても良い。このようにして形成したシリコンゲルマニウム膜１５，１６をアクティブ領域とする。さらに、シリコンゲルマニウム膜１５をシリコン基板１１とシリコンゲルマニウム膜１６の間のバッファ層とし、シリコンゲルマニウム膜１６を歪みシリコンチャンネル層とする。

以上説明した本実施の形態１における半導体装置の製造方法では、マスク寸法の通り素子分離を形成することができ、アクティブ領域を減少させることがない。即ち、ダミーのアクティブ領域を形成しなくてよいため、レイアウトの制約がなくなる。また、高いアスペクト比のトレンチを埋め込む必要がないため、ボイドが発生することもない。そして、ＣＭＰを用いる必要がないため、素子分離領域の高さはシリコン酸化膜成膜の均一性で決まり、ウェハ面内で均一な高さの素子分離領域を形成することができる。さらに、シリコンゲルマニウム膜中のゲルマニウムのコンセントレーションを段階的に変えることで、移動度を向上することができる。

実施の形態２．
図２は本発明の実施の形態２における半導体装置の製造方法を示す断面図である。図１と同様の構成要素には同じ番号を付し、説明を省略する。まず、図１（ａ）と同様に、熱酸化法によりシリコン基板１１の上にシリコン酸化膜１２を形成し、その上にＣＶＤ法を用いてシリコン酸化膜１３を形成する。さらに、図３（ａ）に示すように、シリコン酸化膜１３上にＣＶＤ法によりシリコン窒化膜３１を形成する。なお、シリコン酸化膜１３を形成せず、シリコン酸化膜１２上に直接シリコン窒化膜３１を形成してもよい。

次に、図２（ｂ）に示すように、シリコン窒化膜３１上にレジスト３２を形成し、マスクを用いた露光及び現像によりレジスト３２をパターニングする。このレジスト３２のパターンは、図３（ｂ）に示すレジスト４４のパターンを反転させたものである。即ち、アクティブ領域を形成する部分を開口したものである。

次に、レジスト３２をマスクとしたＲＩＥにより、シリコン窒化膜３１をエッチングする。その後、レジスト３２は除去すると図２（ｃ）に示すようになる。

次に、図２（ｄ）に示すように、シリコン窒化膜３１をマスクとしたＲＩＥにより、シリコン酸化膜１２及びシリコン酸化膜１３をシリコン基板１１が露出するまで選択エッチングする。この選択エッチングで残ったシリコン酸化膜１２及びシリコン酸化膜１３を素子分離領域とする。

そして、燐酸、ＣＤＥ（Chemical Dry Etching）又はＲＩＥにより、マスクとして用いたシリコン窒化膜３１を除去する。次に、図１（ｄ）に示すように、露出したシリコン基板１１上にシリコンゲルマニウム膜１５，１６をエピタキシャル成長する。そして、このシリコンゲルマニウム膜１５，１６をアクティブ領域とする。

以上説明した本実施の形態２における半導体装置の製造方法は、実施の形態１における半導体装置の製造方法と同様の効果を有する。

本発明の実施の形態１における半導体装置の製造方法を示す断面図である。本発明の実施の形態２における半導体装置の製造方法を示す断面図である。従来の半導体装置の製造方法を示す断面図（その１）である。従来の半導体装置の製造方法を示す断面図（その２）である。

符号の説明

１１シリコン基板
１２シリコン酸化膜
１３シリコン酸化膜
１５シリコンゲルマニウム膜
１６シリコンゲルマニウム膜

Claims

シリコン基板上にシリコン酸化膜を形成する工程と、
このシリコン酸化膜を前記シリコン基板が露出するまで選択エッチングする工程と、
前記露出したシリコン基板上にシリコンゲルマニウム膜をエピタキシャル成長する工程とを有し、
前記選択エッチングで残ったシリコン酸化膜を素子分離領域とし、
前記シリコンゲルマニウム膜をアクティブ領域とすることを特徴とする半導体装置の製造方法。
前記シリコンゲルマニウム膜をエピタキシャル成長する工程において、前記シリコンゲルマニウム膜中のゲルマニウムのコンセントレーションを段階的に変えることを特徴とする請求項１記載の半導体装置の製造方法。
前記シリコンゲルマニウム膜をエピタキシャル成長する工程において、前記シリコンゲルマニウム膜を膜厚２３０〜２７０ｎｍ成長することを特徴とする請求項１記載の半導体装置の製造方法。