KR20020088552A - 실리콘 게르마늄의 선택적 에피택시얼 성장 기술을 사용한트렌치 소자분리 방법 - Google Patents

실리콘 게르마늄의 선택적 에피택시얼 성장 기술을 사용한트렌치 소자분리 방법 Download PDF

Info

Publication number
KR20020088552A
KR20020088552A KR1020010027288A KR20010027288A KR20020088552A KR 20020088552 A KR20020088552 A KR 20020088552A KR 1020010027288 A KR1020010027288 A KR 1020010027288A KR 20010027288 A KR20010027288 A KR 20010027288A KR 20020088552 A KR20020088552 A KR 20020088552A
Authority
KR
South Korea
Prior art keywords
trench
silicon germanium
epitaxial layer
silicon
semiconductor substrate
Prior art date
Application number
KR1020010027288A
Other languages
English (en)
Inventor
김상수
이내인
배금종
이화성
최태희
Original Assignee
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사 filed Critical 삼성전자 주식회사
Priority to KR1020010027288A priority Critical patent/KR20020088552A/ko
Publication of KR20020088552A publication Critical patent/KR20020088552A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76294—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using selective deposition of single crystal silicon, i.e. SEG techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Element Separation (AREA)

Abstract

실리콘 게르마늄의 선택적 에피택시얼 성장 기술을 사용한 트렌치 소자분리 방법을 제공한다. 이 방법은 반도체 기판 내에 트렌치를 형성하고, 트렌치 내벽을 덮는 절연막을 형성하고, 트렌치의 하부면을 덮는 절연막을 식각하여 트렌치 하부의 반도체기판을 노출시킨 후, 노출된 반도체기판에 선택적 에피택시얼 공정으로 실리콘 게르마늄을 성장시키는 단계를 포함한다. 절연막은 열산화막 및 질화막을 혼용하여 형성될 수 있다. 선택적 에피택시얼 성장은 사일렌(silane) 가스, GeH4가스 및 수소(H2) 가스의 혼합 가스를 사용하여 LPCVD 또는 UHV-CVD의 방법으로 실시된다. 그 결과 트렌치의 매립특성을 향상시키고, 스트레스 또는 실리콘 격자결함의 문제를 억제할 수 있다.

Description

실리콘 게르마늄의 선택적 에피택시얼 성장 기술을 사용한 트렌치 소자분리 방법{Trench Isolation Method Using SiGe Selective Epitaxial Growth Technique}
본 발명은 반도체 장치의 제조방법에 관한 것으로서, 특히 실리콘 게르마늄의 선택적 에피택시얼 성장 기술을 사용한 트렌치 소자분리 방법에 관한 것이다.
반도체 소자는 고집적화 및 저소비전력화의 특성이 요구되고 있다. 이와같이 소자의 고집적화 및 저소비전력화를 위해선, 소자활성 영역의 크기 및 후속 공정에서의 공정 마진(margin)을 좌우하는 소자분리 영역을 미세하면서도 안정적으로 형성하는 것이 필요하다. 이를 위하여, 트렌치 소자분리 방법이 널리 사용되고 있다.
통상의 트렌치 소자분리 방법은 실리콘 기판을 식각하여 트렌치를 형성하고, 여기에 절연 물질을 CVD 방법에 의하여 매립하는 단계를 포함하는 방법으로 이루어진다. 하지만, 상기 방법은 반도체 소자의 고집적화로 인한 상기 트렌치의 종횡비 증가때문에, 상기 트렌치 내부에 공극(void)이 발생되는 문제점을 가진다. 이를 극복하고자, 실리콘의 선택적 에피택시얼 성장을 이용한 소자분리 방법이 제시되었다.
도 1은 실리콘의 선택적 에피택시얼 성장을 이용하는 소자분리 방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체기판(10) 상에 차례로 적층된 패드 산화막(20) 및 연마저지막 패턴(30)을 형성한 후, 상기 연마저지막 패턴(30)을 식각마스크로 사용하여 상기 반도체 기판(10)을 식각함으로써 트렌치 영역을 형성한다. 그 후, 상기 트렌치 영역의 내벽에 열산화막(40)을 형성한다. 건식 식각을 통해 상기 트렌치 영역의 하부면을 덮는 열산화막(40)을 제거하여, 그 하부의 상기 반도체 기판(10)을 노출시킨다. 선택적 에피택시얼 성장 기술을 사용하여 상기 노출된 반도체기판(10)의 상부면에 실리콘 에피택시얼층(50)을 성장시킨다. 그 결과로 상기 트렌치 영역의 종횡비는 감소되기때문에, 상기 결과물 전면에 증착되는 산화막(60)은 공극없이 상기 트렌치 상부의 나머지 영역을 채울 수 있다.
하지만 상기 실리콘 에피택시얼층(50)을 성장시키기 위한 선택적 에피택시얼 성장 기술은 700℃ 이상의 고온에서 실리콘을 성장시키는 기술이다. 상기와 같이 고온에서 실리콘을 성장시킬 경우 실리콘과 실리콘산화물의 다른 열팽창계수 등과같은 물리적 특성으로 인하여, 실리콘 에피택시얼층(50)이 트렌치의 좌우 측벽과 만나는 계면에서 실리콘 격자 결함 혹은 스트레스 등의 문제가 발생한다. 이러한 스트레스나 격자 결함은 누설 전류의 원인이 된다.
본 발명이 이루고자 하는 기술적 과제는 저온에서 실시가능한 선택적 에피택시얼 성장 기술을 사용하여 트렌치를 매립하는 소자분리 방법을 제공하는 것이다.
도 1은 종래 기술에 따른 트렌치 소자분리 방법을 설명하기 위한 단면도이다.
도 2 내지 도 8은 본 발명의 바람직한 실시예에 따른 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.
도 9 및 도 10은 본 발명의 또다른 실시예에 따른 트렌치 소자분리 방법을 나타내는 단면도들이다.
상기한 기술적 과제를 달성하기 위하여, 본 발명은 실리콘 게르마늄의 선택적 에피택시얼 성장 기술을 사용하는 소자분리 방법을 제공한다. 이 방법은 반도체 기판 내에 트렌치를 형성하고, 상기 트렌치 내벽을 덮는 절연막을 형성하고, 상기 트렌치의 하부면을 덮는 상기 절연막을 식각하여 상기 트렌치 하부의 상기 반도체기판을 노출시킨 후, 상기 노출된 반도체기판 상에 선택적 에피택시얼 공정으로 실리콘 게르마늄을 성장시키는 단계를 포함한다.
상기 절연막은 트렌치 내벽에 형성되는 열산화막인 것이 바람직하다. 상기 선택적 에피택시얼 성장은 사일렌(silane) 가스, GeH4가스 및 수소(H2) 가스의 혼합 가스를 사용하여 LPCVD 또는 UHV-CVD의 방법에 의해 실시되는 것이 바람직하다. 상기 LPCVD 및 UHV-CVD의 방법은 각각 650~700℃ 및 600℃의 온도에서 진행된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
첨부한 도 2 내지 도 8은 본 발명에 따른 바람직한 실시예에 따른 실리콘 게르마늄의 선택적 에피택시얼 성장 기술을 사용한 트렌치 소자분리 방법을 설명하기 위한 공정단면도들이다.
도 2를 참조하면, 반도체기판(110) 상에 차례로 적층된 패드 산화막 및 연마저지막을 형성한다. 그후 상기 연마저지막 및 상기 패드 산화막을 차례로 패터닝하여 연마저지막 패턴(130) 및 패드산화막 패턴(120)을 형성한다. 상기 연마저지막 패턴(130)을 식각마스크로 사용하여 상기 반도체기판(110)을 식각함으로써, 상기 반도체기판(110) 내에 트렌치(100)를 형성한다.
상기 연마저지막 패턴(130)은 실리콘 질화막으로 형성하는 것이 바람직하다. 또한 상기 연마저지막 패턴(130) 상에는 상기한 식각마스크의 용도로 사용될 수 있는 HTO 패턴(도시하지 않음)을 더 형성할 수도 있다. 또한 상기 트렌치(100) 형성을 위한 식각 공정 및 상기 연마저지막 패턴(130) 형성을 위한 식각 공정은 각각 이방성 식각의 방식으로 실시되는 것이 바람직하다.
도 3를 참조하면, 상기 트렌치(100)의 내벽을 덮는 절연막(140)을 형성한다.상기 트렌치(100) 형성을 위한 이방성 식각 공정의 결과 상기 반도체기판(110)은 실리콘 격자결함 등의 손상을 받게된다. 상기 손상을 치유하면서 반도체 트랜지스터들 사이의 양호한 소자분리 특성을 얻기 위하여, 상기 절연막(140)은 열산화 공정을 통해 형성되는 열산화막인 것이 바람직하다.
하지만 상기와 같이 열산화막 만으로 구성되는 절연막(140)에 비해 더 좋은 소자 특성을 얻기 위해 또다른 물질이 더 적층된 절연막을 구성할 수도 있다. 그러한 또다른 실시예는 도 9 및 도 10에서 다시 설명하기로 한다.
도 4를 참조하면, 상기 절연막(140)을 이방성식각하여 상기 트렌치(100)의 하부면을 덮는 상기 절연막(140)을 제거한다. 그 결과, 상기 트렌치(100)의 하부면, 즉 상기 반도체기판(110)이 노출되고, 그 측벽은 여전히 상기 절연막(140)에 의해 덮여진다.
상기 이방성식각에 의해 상기 트렌치(100) 측벽의 절연막(140) 역시 식각될 수 있으므로, 상기 트렌치(100) 측벽의 절연막(140)에 대한 손상을 최소화할 필요가 있다. 그러한 방법으로 상기 절연막(140)을 형성한 후, 상기 트렌치(100) 측면에 스페이서를 추가로 형성할 수도 있다. 상기 스페이서를 형성하는 단계는 상기 절연막(140)을 포함하는 반도체기판 전면을 덮는 스페이서 절연막을 형성하고, 상기 스페이서 절연막을 이방성 식각함으로써 이루어진다. 상기 스페이서 절연막은 실리콘 산화막 또는 실리콘 질화막으로 형성하는 것이 바람직하다.
도 5를 참조하면, 상기 결과물에 대하여 LP CVD(low pressure chemical vapor deposition) 또는 UHV CVD(ultra high vacuum chemical vapor deposition)의방법으로 실시되는 실리콘 게르마늄의 선택적 에피택시얼 성장 공정을 이용하여, 상기 트렌치(100) 하부에 실리콘게르마늄으로 이루어진 에피택시얼층(150)을 형성한다.
상기 실리콘게르마늄의 선택적 에피택시얼 성장은 사일렌(silane) 가스, GeH4가스 및 수소(H2) 가스를 각각 200 sccm, 35 sccm 및 3000~25000 sccm의 유량으로 주입하여 실시하는 것이 바람직하다. 또한 상기 선택적 에피택시얼 성장 공정을 LP CVD 방법으로 실시하는 경우, 50 ~ 200 Torr의 압력 및 650 ~ 700℃의 온도에서 실시하는 것이 바람직하다. 반면 상기 UHV CVD 방법으로 실시하는 경우에는, 1~1000 mTorr의 압력 및 600℃의 온도에서 실시하는 것이 바람직하다.
그런데, 실리콘을 선택적 에피택시얼 성장시키는 상기 종래기술의 경우, 상기 LP CVD 및 UHV CVD 방법은 각각 850℃의 온도 및 700 ~ 750℃의 온도에서 이루어진다. 따라서 종래 기술에 비해 낮은 온도에서 실시가능한 실리콘게르마늄을 사용하는 본 발명의 경우, 스트레스 혹은 실리콘 격자 결함의 문제를 방지할 수 있는 장점이 있다. 나아가 본 발명에 따른 소자분리방법은 상기 실리콘 격자 결함에서 유발되는 누설전류를 방지할 수도 있다.
상기 선택적 에피택시얼층의 성장단계는 상기 에피택시얼층(150) 내에 포함된 게르마늄의 조성비를 깊이에 따라 다르게 조절하는 방법을 사용할 수도 있다. 상기 에피택시얼층(150) 내에 포함된 상기 게르마늄의 조성비는 0 ~ 20 %의 범위를 갖는 것이 바람직하다. 상기 게르마늄 조성비의 조절은 실리콘게르마늄의 선택적에피택시얼 성장에 사용되는 반응가스 중, 상기 GeH4가스의 유량을 시간에 따라 변화시킴으로써 얻어질 수 있다.
도 6를 참조하면, 상기 에피택시얼층(150)을 포함하는 반도체기판 전면에 소자분리막(160)을 형성한다. 상기 소자분리막(160)은 통상의 CVD 방식으로 형성되는 산화막인 것이 바람직하다. 그 결과 상기 에피택시얼층(150)에 의해 채워지지 않은 상기 트렌치(100)의 나머지 영역은 상기 소자분리막(160)으로 채워진다.
이때, 상기 트렌치(100)의 하부는 상기 에피택시얼층(150)에 의해 채워진 상태이므로, 상기 소자분리막(160)으로 매립해야하는 영역의 종횡비는 상기 에피택시얼층(150)이 형성되지 않은 트렌치(100) 영역의 종횡비보다 작다. 따라서 상기 소자분리막(160)은 공극없이 상기 에피택시얼층(150) 상부의 나머지 트렌치(100) 영역을 채울 수 있다.
도 7를 참조하면, 상기 소자분리막(160)이 형성된 반도체기판을 전면식각한다. 상기 전면식각은 CMP의 방법으로 실시되는 것이 바람직하다. 상기 연마저지막 패턴(130)은 상기 전면식각에서 식각저지막의 역할을 하게되지만, 후속공정의 편리를 위해 최대한 리세스되는 것이 바람직하다. 그 결과 소자활성 영역을 한정하는 소자분리막 패턴(161) 및 상부가 리세스된 연마저지막 패턴(131)이 형성된다.
도 8를 참조하면, 상기 연마저지막 패턴(131) 및 상기 패드산화막 패턴(120)을 차례로 제거하여 상기 소자활성영역을 노출시킨다.
그 결과 반도체기판(110) 내에 형성된 트렌치(100) 영역, 상기 트렌치(100)영역의 측벽을 덮는 상기 절연막(140), 상기 절연막(140)에 둘러싸이면서 상기 트렌치(100) 영역의 하부를 채우는 에피택시얼층(150) 및 상기 에피택시얼층(150)을 덮으면서 상기 트렌치(100) 영역의 상부를 채우는 소자분리막 패턴(161)이 형성된다.
첨부한 도 9 및 도 10은 본발명의 또다른 실시예에 따른 트렌치 소자분리 방법을 설명하기 위한 공정단면도들이다.
도 9를 참조하면, 상기 실시예에서 설명한 공정 방법을 사용하여, 반도체기판(210) 내에 형성되어 소자활성영역을 한정하는 트렌치(200) 영역, 상기 소자활성영역 상에 차례로 적층된 패드산화막(220) 및 연마저지막 패턴(230) 그리고 상기 트렌치(200)의 내벽을 덮는 열산화막(240)을 포함하는 반도체기판을 준비한다.
상기 결과물 전면에 질화막라이너(250)를 형성한다. 상기 질화막라이너(250)을 포함하는 반도체기판 전면에 스페이서절연막을 형성한 후, 전면식각하여 스페이서(260)를 형성한다. 상기 스페이서(260) 형성을 위한 전면식각은 이방성 식각의 방법이 바람직하며, 또한 상기 트렌치(200) 하부의 질화막라이너(250) 및 열산화막(240)을 차례로 식각하여 상기 반도체기판(210)을 노출시키는 것이 바람직하다. 여기서 상기 질화막라이너(250) 및 상기 열산화막(240)은 절연막(300)을 구성한다. 상기한 바와 같이, 상기 스페이서(260)는 상기 반도체기판(210)을 노출시키는 동안 상기 질화막라이너(250)가 손상되는 것을 방지한다.
도 10을 참조하면, 상기 스페이서(260)를 제거한 후, 상기한 실리콘게르마늄의 선택적 에피택시얼 성장 기술을 사용하여 상기 노출된 반도체기판(210) 상에 에피택시얼층(270)을 형성한다. 그후 도 2 내지 도 8에서 설명한 실시예와 동일한 방법을 사용하여, 상기 에피택시얼층(270)을 덮으면서 상기 트렌치(200) 영역의 상부를 채우는 소자분리막 패턴(280)을 형성한다.
상기 결과물은 상기 절연막(300)이 상기 열산화막(240) 및 상기 질화막라이너(250)으로 구성된다는 점에서 열산화막으로만 구성된 앞서의 실시예의 절연막(140)과 구별되는 특징을 가진다. 상기 절연막(300)에 질화막 라이너를 더 포함하게 함으로써 접합누설전류(junction leakage current)가 개선되는 효과를 얻을 수 있다.
본 발명에 따르면, 트렌치의 하부에 실리콘게르마늄 에피택시얼층을 성장시킴으로써 트렌치의 종횡비를 낮추고, 그 결과 우수한 트렌치 매립 특성을 얻을 수 있다. 또한 실리콘 에피택시얼 성장 방법에 비해 저온에서 실시되는 실리콘게르마늄 에피택시얼 성장 방법을 사용함으로써, 고온 공정에 의한 트렌치 측벽에서 발생하는 스트레스, 격자결함 및 격자결함에서 유발되는 누설전류 등을 방지할 수 있다.

Claims (8)

  1. 반도체 기판 내에 트렌치를 형성하는 단계;
    상기 트렌치 내벽을 덮는 절연막을 형성하는 단계;
    상기 트렌치의 하부면을 덮는 상기 절연막을 식각하여 상기 트렌치 하부의 상기 반도체기판을 노출시키는 단계; 및
    상기 노출된 반도체기판 상에 실리콘 게르마늄 에피택시얼층을 성장시키는 단계를 포함하는 트렌치 소자분리 방법.
  2. 제 1 항에 있어서,
    상기 절연막은 상기 트렌치 내벽을 열산화시킴으로 형성되는 열산화막인 것을 특징으로 하는 트렌치 소자분리 방법.
  3. 제 1 항에 있어서,
    상기 절연막은 차례로 적층된 열산화막 및 실리콘 질화막인 것을 특징으로 하는 트렌치 소자분리 방법.
  4. 제 1 항에 있어서,
    상기 트렌치 하부의 상기 반도체기판을 노출시키는 단계 전에
    상기 트렌치 측벽의 절연막을 덮는 스페이서를 형성하는 단계를 더 포함하되, 상기 실리콘 게르마늄 에피택시얼층을 성장시키기 전에 상기 스페이서를 제러하는 것을 특징으로 하는 트렌치 소자분리 방법.
  5. 제 1 항에 있어서,
    상기 실리콘게르마늄 에피택시얼층을 성장시키는 단계는 사일렌(silane) 가스, GeH4가스 및 수소(H2) 가스를 각각 200 sccm, 35 sccm 및 3000~25000 sccm의 유량으로 주입하여 실시하는 것을 특징으로하는 트렌치 소자분리 방법.
  6. 제 1 항에 있어서,
    상기 실리콘게르마늄 에피택시얼층을 성장시키는 단계는 50 ~ 200 Torr의 기압 및 650 ~ 700℃의 온도에서 LPCVD 방식을 사용하여 실시하는 것을 특징으로 하는 트렌치 소자분리 방법.
  7. 제 1 항에 있어서,
    상기 실리콘게르마늄 에피택시얼층을 성장시키는 단계는 1 ~ 1000 mTorr의 기압 및 600℃의 온도에서 UHV-CVD 방식을 사용하여 실시하는 것을 특징으로 하는 트렌치 소자분리 방법.
  8. 제 5 항에 있어서,
    상기 실리콘게르마늄 에피택시얼층을 형성하는 단계는 상기 GeH4가스의 유량을 시간에 따라 변화시키어, 상기 실리콘게르마늄 에피택시얼층 내에서 게르마늄 원자의 조성비를 깊이에 따라 다르게 형성하는 방법으로 실시하는 것을 또다른 특징으로 하는 트렌치 소자분리 방법.
KR1020010027288A 2001-05-18 2001-05-18 실리콘 게르마늄의 선택적 에피택시얼 성장 기술을 사용한트렌치 소자분리 방법 KR20020088552A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010027288A KR20020088552A (ko) 2001-05-18 2001-05-18 실리콘 게르마늄의 선택적 에피택시얼 성장 기술을 사용한트렌치 소자분리 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010027288A KR20020088552A (ko) 2001-05-18 2001-05-18 실리콘 게르마늄의 선택적 에피택시얼 성장 기술을 사용한트렌치 소자분리 방법

Publications (1)

Publication Number Publication Date
KR20020088552A true KR20020088552A (ko) 2002-11-29

Family

ID=27705442

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010027288A KR20020088552A (ko) 2001-05-18 2001-05-18 실리콘 게르마늄의 선택적 에피택시얼 성장 기술을 사용한트렌치 소자분리 방법

Country Status (1)

Country Link
KR (1) KR20020088552A (ko)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030002761A (ko) * 2001-06-29 2003-01-09 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성 방법
KR20040038119A (ko) * 2002-10-31 2004-05-08 주식회사 하이닉스반도체 반도체소자의 소자분리막 제조방법
KR100434698B1 (ko) * 2001-09-05 2004-06-07 주식회사 하이닉스반도체 반도체소자의 선택적 에피성장법
KR100642646B1 (ko) * 2005-07-08 2006-11-10 삼성전자주식회사 고진공 화학기상증착 기술을 사용하여 에피택시얼반도체층을 선택적으로 형성하는 방법들 및 이에 사용되는배치형 고진공 화학기상증착 장비들
US7239003B2 (en) * 2002-11-12 2007-07-03 Micron Technology, Inc. Isolation techniques for reducing dark current in CMOS image sensors
CN102117763A (zh) * 2010-01-06 2011-07-06 上海华虹Nec电子有限公司 获得倾斜沟槽结构或改变沟槽结构倾斜角的制作工艺方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030002761A (ko) * 2001-06-29 2003-01-09 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성 방법
KR100434698B1 (ko) * 2001-09-05 2004-06-07 주식회사 하이닉스반도체 반도체소자의 선택적 에피성장법
KR20040038119A (ko) * 2002-10-31 2004-05-08 주식회사 하이닉스반도체 반도체소자의 소자분리막 제조방법
US7239003B2 (en) * 2002-11-12 2007-07-03 Micron Technology, Inc. Isolation techniques for reducing dark current in CMOS image sensors
KR100642646B1 (ko) * 2005-07-08 2006-11-10 삼성전자주식회사 고진공 화학기상증착 기술을 사용하여 에피택시얼반도체층을 선택적으로 형성하는 방법들 및 이에 사용되는배치형 고진공 화학기상증착 장비들
CN102117763A (zh) * 2010-01-06 2011-07-06 上海华虹Nec电子有限公司 获得倾斜沟槽结构或改变沟槽结构倾斜角的制作工艺方法

Similar Documents

Publication Publication Date Title
CN104282616B (zh) 形成浅沟槽隔离结构的方法
US7767541B2 (en) Methods for forming germanium-on-insulator semiconductor structures using a porous layer and semiconductor structures formed by these methods
US7238588B2 (en) Silicon buffered shallow trench isolation
US6051478A (en) Method of enhancing trench edge oxide quality
US7732336B2 (en) Shallow trench isolation process and structure with minimized strained silicon consumption
JP4394846B2 (ja) 半導体素子の素子分離膜形成方法
WO2024114560A1 (zh) 消除环栅纳米片沟道损伤的方法
KR100555472B1 (ko) 선택적 에피택셜 성장을 이용한 트렌치 소자 분리 방법
KR20010009810A (ko) 실리콘-게르마늄 에피택셜층을 이용한 트렌치 소자분리방법
KR20020088552A (ko) 실리콘 게르마늄의 선택적 에피택시얼 성장 기술을 사용한트렌치 소자분리 방법
JP3953563B2 (ja) 絶縁物上シリコン技術のための分離酸化物形成方法
TW202038379A (zh) 半導體裝置的製造方法
JPH0697400A (ja) Ｓｏｉウェーハ及びその製造方法
US20200381540A1 (en) Semiconductor device, manufacturing method thereof, and electronic device including the device
KR20020019287A (ko) 반도체소자의 트렌치 형성방법
KR950009888B1 (ko) 반도체장치의 제조방법
KR20090006661A (ko) 반도체 소자의 소자 분리막 형성방법
KR20010017325A (ko) 선택적 에피택셜 성장법 및 부분 산화를 이용한 반도체소자의트렌치 소자분리방법
KR100960925B1 (ko) 반도체 소자의 제조방법
JP2005057147A (ja) 半導体装置の製造方法
KR100379524B1 (ko) 반도체 소자의 격리막 형성 방법
KR20020055883A (ko) 반도체 소자의 소자 분리막 형성 방법
US20040253834A1 (en) Method for fabricating a trench isolation structure
KR20100110534A (ko) Ｓｏｉ 구조를 갖는 반도체 소자의 제조방법
KR20020002726A (ko) 반도체 소자의 소자 분리막 형성 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination