KR950009888B1 - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

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Abstract

내용 없음.

Description

반도체장치의 제조방법
제1a도 내지 제1f도는 종래 기술에 따른 반도체장치의 제조 공정도.
제2a도 내지 제2j도는 이 발명에 따른 반도체장치의 일실시예를 나타내는 제조 공정도이다.
이 발명은 반도체장치의 제조방법에 관한 것으로, 더욱 상세하게는 소자분리영역을 형성하는 공정에서 실리콘 기판을 식각하여 절연물질로 채운후 평탄화 할때 질화막을 이용하여 실리콘 기판의 손상을 적게하고 전기적으로 완전한 소자분리영역을 형성하는 반도체장치의 제조방법에 관한 것이다.
최근 반도체장치의 고집적화, 메모리 용량의 증가등의 추세에 따라 반도체장치의 미세패턴 기술의 발달이 필수적이다. 특히, 반도체장치에서 많은 면적을 차지하는 소자분리영역의 면적을 최소화하는 것이 중요한 과제가 되고 있다.
반도체산업의 초기에는 바이플라형 집적회로가 주류를 형성하게 되었으며, 따라서 바이플라형 집적회로 구조의 분리를 위하여 접합분리 방법이 개발되었다. 그리고 점차적으로 실리콘 기판에 비교적 큰 분리영역을 필요로 하게 되었으며, 또한 MOS 집적회로에 있어서는 접합분리방법은 필요하지 않지만 인접하는 소자간 기생채널(parasitic channel)의 형성을 방지할 수 있는 분리구조가 필요하게 되었다. 이때 소위 실리콘의 선택 산화법(Local Oxidation of Silicon ; 이하 LOCOS법이라 한다)이 개발되었다.
상기 LOCOS법은 종래의 PN접합에 의한 분리법에 비하여 (i) 접합용량의 감소, (ii) 기생효과의 저감, (iii) 셀프-얼라인 공정의 가능, (iv) 횡방향에의 퍼짐성이 적다는 등의 장점이 있어 널리 사용되었다.
그러나 반도체의 고집적화에 따라 미크론 이하의 분리공정을 실시하는데 있어서 상기 LOCOS법의 사용시 다음과 같은 문제점들이 제기되었다. 즉, (1) 소자활성영역내로 필드 산화물이 과량으로 침투하여 버스 비크(bird's beak) 구조가 형성된다. (ii) 표면형상의 굴곡(예를 들면, 버스 헤드(bird's head)은 미크론 이하의 리소그래피 기술을 적용하는데 부적당하다. (iii) 장기간 산화에 의해 불순물이 재분포되어 결함이 발생한다. (iv) 실리콘 질화막(Si3N4)이 내산화 마스크성을 갖는다.
상기한 LOCOS법의 단점을 극복하기 위하여 변형된 여러가지 LOCOS법이 제안되었다.
이와 같은 방법으로서는 예를 들면, 필드 산화물의 성장 후 필드의 일부를 에치 백(etch back)하여 버스비크를 감소시키고 보다 평탄한 표면을 얻을 수 있는 에치 백 LOCOS법과 통상적인 패드 산화물층(pad-oxide layer) 대신에 폴리버퍼드 패드층(polybuttered pad layer(poly(50mm)/oxide(5∼10mm)) 및 보다 두꺼운 질화물(100∼240mm)을 사용하는 폴리버퍼드 LOCOS법, 실리콘 표면상에 산호물 패드층을 증착하기 전에 질화실리콘층을 형성함으로써 버스 비크의 길이를 약 0.2㎛로 감소시키는 SILO(Seald Interface Local Oxidation)법, 질화물을 실리콘과 간접 접촉시킬때 유도되는 단점을 감소시키면서 SILO법에서와 동일하게 버스 비크를 감소시킬 수 있는 래터럴리-실드-LOCOS법(Laterally sealed LOCOS Isolation)등을 들 수 있다.
이외에도 다수의 개량방법이 제안되어 있으나 미크론 이하의 반도체 제조에 적합하면서 상기 단점을 충분히 극복하기는 어려웠다.
현재 VLSI의 소자분리 기술로서는 실리콘 반도체 기판에 홈을 형성하여 홈안에 유전체 재료를 충전하여서 반도체 소자간의 절연분리를 행하는 방법인 트렌치(trench) 소자 격리기술과 선택적 에피택셜 성장기술이 주목을 끌고 있다.
이러한 트렌치소자분리 기술은 보다 나은 산화막 분리를 얻기 위하여 실리콘 기판에 홈을 형성하여 홈안에 열산화막 대신에 증착방법으로 절연물을 충전하는 방법이다. 이렇게 함으로써 분리 영역을 줄이고 표면평탄화를 이루어 집적도를 더욱 증가시킬 수 있으며 또한, 소자 특성을 양호하게 할 수 있다.
상기한 트렌치소자 분리 기술로서는 산화물 매립분리 기술(Buried Oxideisolati on technology ; 이하 BOX이라한다), U-홈 분리법(U-Ggroove Insolationmethode), 포토-CVD 산화막을 이용한 소자격리기술, 깊은 트렌치 분리 기술(Deep Trench Isolation Teching)등을 들수 있으며, 그중에서 BOX법이 대표적이다.
기본적으로 BOX법에서는 실리콘 기판을 드라이 에칭에 의해 이방성 에칭하여 0.5∼0.8㎛ 깊이의 트렌치인 홈을 형성한다. 다음에 실리콘 기판의 표면상에 CVD산화물을 증착시킨후 에치 백하여 그 상부 표면이 본래 실리콘 기판의 표면과 같은 정도로 납도록 한다. 이때 에치 백은 포토레지스트와 실리콘 산화막(SiO2)을 동일한 속도로 에칭하여 수행한다.
그러나 반도체장치의 고집적화에 따라 트렌치의 미세화와 높은 에스팩트비(aspect ratio : 깊이/개구폭)가 요구되게 되었다. 따라서 상기한 트렌치 분리 기술의 해결할 과제로서 (1) 평탄화 프로세스의 트렌치 개구 의존성, (2) 소자분리 형성시의 스트레스(stress). (3) 드레인 전류의 비틀림 현상등을 들 수 있으며, 또한 충전재료나 평탄화 프로세스에 대하여 여러가지 방법이 제시되고 있다.
특히, 트렌치에의 충전재료로는 리풀로우(reflow) 특성이 좋은 보로포스포 실리케이트 글래스(Boro-phospho silicate glass ; 이하 BPSG이라 한다)를 사용하는 방법이 제시되어 있다.[참고문헌 : N.Sugiyama, T. Shimizu, H. Takemura, A. Yoshino, N. Oda, T. Tashiro. Y. Minato, Y. Takahashi and M. Nakacmae ; “Bipolar-VLSI Memory Cell Technology Utilizing BPSG-filled Trench Isolation ; Symp. VLST Teck. Dig, Papers, pp59(1989)]
이 방법에 의하면, BPSG의 침적→리플로우→에치 백 공정을 수회 반복함으로서 평탄화 프로세스에 있어 트렌치 개구폭의 의존성을 완화할 수 있다.
종래의 기술을 이용하여 소자분리영역을 형성하는 경우에는, 먼저 제1a도에 나타낸 바와 같이 , 단결정 실리콘 기판(10) 상에 포토레지스트(photoresist)를 도포한 후 통상의 사진식각법으로 실리콘 기판(10) 상에 트렌치 패턴(trench pattern)을 형성하고, 이방성 에칭에 의해 트렌치인 함몰부(12)를 형성한다.
이 경우, 이방성 에칭은 드라이 에칭 기술인 반응성 이온 에칭법(RIE ; Recactive Ion Etching)을 이용한다. 그리고 이때 형성된 트렌치인 함몰부(12)는 소자간 분리영역을 패턴화한 것이다.
이어, 제1b도에 나타낸 바와 같이, 상기 형성된 함몰부(12)내와 실리콘 기판(10)의 표면에 열산화막(14)을 성장시킨 후 질화막(16)을 침적하는 공정도로서, 상기 공정에서 형성된 트렌치(12)에 통상의 결산화법으로 열산화막(14)을 성장시킨 후, CVD(Chemical Vapor Deposition)법으로 질화막(16)을 형성시킨다.
계속해서, 제1c도에 나타낸 바와 같이, 상기 한 공정후 전표면에 저융점을 갖는 실리게이트 유리층(silicate glass layer) 예컨대, BPSG막(Boron Phosphorus Silicate Glass layer)(18)을 침적시키고, 어닐링(annealing)하여 표면을 평탄화시킨다.
그 다음에는, 제1d에 나타낸 바와 같이, 상기 절연물질인 BPSG막(18)을 이방성 에칭으로 함몰부(12)의 중간까지 에치 백(etch back)한다.
이 경우, 이방성 에칭은 미세 패턴의 가공에 적합하며 다결정 실리콘이나 질화막과 같이 화학적 에칭등 직접 포토레지스트를 마스크로서 이용할 수 없는 것에 유용하게 사용되는 플라즈마 에칭(plasma etchong)법 또는 반응성 이온 에칭법을 이용한다.
이어서, 제1e도에 나타낸 바와 같이, 상기한 공정의 결과적인 구조의 전표면에 통상적인 CVD법에 의해 이산화 실리콘(SiO2)의 산화막(20)을 침적시킨 후 질화막(16)을 식각 검출용으로 하여 기계적 화학연마 방법인 폴리싱(polishing)으로 연마하여 상기 산화막(20)을 제거하면서 표면을 평탄화한다.
계속해서, 제1f도에 나타낸 바와 같이, 상기 질화막(16)과 열산화막(14)을 화학적 에칭에 의해 제거하여 함몰부(12)인 소자분리영역을 제외하고 단결정 실리콘 기판(10)의 표면을 노출시킨다. 이렇게 하여 소자간을 분리하는 소자분리영역을 완성한다.
이와 같은 종래 기술에 의해 소자분리영역을 형성하면 소자 동작 영역이 넓게 형성되며, 또한 깊이가 깊은 바이폴라 구조의 소자간 분리 영역 형성과정중 제1c도에 나타낸 바와 같이 BPSG막(18)을 에치 백에 의해 함몰부(12)의 중간까지 에칭할 때 단결성 실리콘 기판(10)의 표면 부분과 함몰부(12) 측벽에 있는 질화막(16)과 열산화막(14)은 BPSG막(18)과 질화막(16)의 에칭 선택비가 매우 높지 않고 제한성을 갖는 관계로 인하여 일반적으로 에칭된다.
즉, 단결정 실리콘 기판(10)의 표면 부분에 있는 질화막(16)이 먼저 에칭되고, 이어서 열산화막(14)도 에칭되고, 또한 함몰부(12)의 모서리 부분에서는 에칭 반응이 더욱 촉진되므로 질화막(16)과 열산화막(14)으로 구성된 스페이서(spacer) 형태로 에칭된다.
그러므로 제1d도에 나타낸 바와 같은 구조물을 얻을 수 없으므로 플라즈마 CVD 산화막을 침적하고, 그 다음 기계적 화학 연마 공정시 엔드 포인트 검출(end point detection)이 어렵고, 또한 소자가 형성되는 동작 영역에 대해 기계적 화학 연마의 손상 가능성이 높아 소자 제조 후 특성 불량의 원인이 되는 문제점이 있었다.
그리고 BPSG막을 단지 플라스마 CVD 산화막으로 캡핑(capping)하여 절연하므로 후속의 고온 공정 진행시 B 또는 P원자의 자동도핑(auto-doping) 가능성이 높으며, 특히 BPSG막을 에치 백할 경우에 특히 트렌치 개구폭이 작은 부분에서 질화막과 열산화막이 과도하게 에칭되어 스페이서 형태가 나타나는 함몰부의 모서리 부분이 도핑될 가능성이 높아 완전한 소자분리영역 형성이 어렵게 되는 문제점이 있었다.
이 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, 이 발명의 목적은 CVD 산화막 침적전에 얇은 저압 CVD 산화막과 질화막을 침적하여 앤드포인트검출용으로 사용하고 또한 함몰부내에 충전된 BPSG막을 완전히 절연할 수 있는 반도체장치의 제조방법을 제공하는데 있다.
이 발명의 또 다른 목적은 상기 분리 방법을 효율적으로 수행하고 최종적으로 평탄한 표면을 갖는 반도체장치의 제조방법을 제공하는데 있다.
상기한 목적을 달성하기 위하여 이 발명에 따른 반도체장치의 제조방법은, 단결정 실리콘 기판상에 제1열산화막을 형성한 후 통상적인 포토리소그래피 공정과 에칭 공정에 의해 소자분리영역인 함몰부를 형성하는 공정과, 상기한 공정의 결과적인 구조의 전표면에 제2열산화막과 제1질화막을 침적한 다음 절연물을 침적하여 제1절연막을 형성한 후 평탄화 하는 공정과, 상기 절연물을 에치 백에 의해 함몰부 중간까지 남도록 에칭하는 공정과, 상기한 공정의 결과적인 구조의 전표면에 제1산화막과 제2질화막을 침적한 후 제2절연막을 함몰부 표면 이상으로 침적하고 평탄화하는 공정과, 에칭 공정에 의해 상기 제2질화막과 제1산화막을 제거하는 공정으로 이루어지는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 이 발명에 따른 반도체장치 제조방법의 일실시예를 상세하게 설명한다.
제2a도 내지 제2j도는 이 발명에 따른 반도체장치의 제조 공정도를 나타낸 것이다.
먼저, 제2a도에 나타낸 바와 같이, 단결정 실리콘 기판(40)의 표면을 900∼1100℃에서 O2또는 H2+O2가스 분위기 또는 수증기 분위기하에서 열산화법에 의해 산화시켜 500∼1000Å 두께 정도의 제1열산화막(42)을 성장시킨다. 그 다음 상기 제1열산화막(42) 위에 포토레지스터(44)를 도포한 다음 이 포토레지스트(44)를 노광시킨 후 현상시켜 불필요한 부분을 제거하여 배턴을 형성한다.
상기 제1열산화막(42)상에 레지시트를 도포하여 패턴을 형성하는 방법은 통상적으로 자외선을 이용한 포토리소그래피 공정이나, 전자빔이나 이온빔을 이용한 리소그래피공정에 의하여 수행한다.
이어, 제2b도에 나타낸 바와 같이, 상기 남겨진 레지스트(44)를 에칭용 마스크로 하여 이방성 드라이 에칭법에 의해 상기 제1열산화막(42)을 에칭한다. 그 다음 상기 레지스트(44)를 제거한다.
이 경우, 레지스트(44)를 에칭용 마스크로 하여 상기 제1열산화막(42)을 에칭하는 공정은 CF4등의 가스를 이용한 이방성 드라이에칭법을 사용한다. 이와 같은 이방성드라이에칭법으로서는 반응성스파터에칭이나 반응성 이온 에칭법을 사용할 수 있다.
계속해서, 제2c도에 나타낸 바와 같이, 상기 제1열산화막(42)을 에칭용 마스크로 하여 반응성 이온 에칭법을 이용한 이방성 에칭법에 의해 단결정 실리콘 기판(40)을 선택적으로 에칭하여 깊이가 5000Å에서 1㎛ 정도되게 소자분리영역인 함몰부(46)을 형성한다. 그 다음 에칭용 마스크로 사용한 제1열산화막(42)을 화학적 에칭으로 제거한다.
이 경우, 에칭 공정시 이방성이 갖는 특성에 의해 함몰부(46)의 측면은 실리콘 반도체 기판(40)의 평탄면에 대하여 수직이거나 거의 수직이 되도록 형성한다.
그 다음에는, 제2d도에 나타낸 바와 같이, 상기한 공정의 결과적인 구조의 전표면에 통상적인 열산화 공정을 실시하여 얇게 제2열산화막(48)을 형성한다. 그 다음 상기 제2열산화막(48)상에 저압 CVD법인 LPCVE(Low Pressure Chemical Vapor Deposition)법에 의해 CVD(SiH2Cl2)와 NH3가스를 반응시켜 500∼1000Å 정도의 두께가 되는 실리콘 질화막(Si3N4)인 제1질화막(50)을 침적한다.
상기 CVD법을 저압하에서 수행하는 경우에는 보다 균일한 박막을 형성시킬 수 있다. 또한 플라즈마를 이용한 저온 CVD법에 의하여 실리콘 질화막인 제1질화막(50)을 형성시킬 수도 있다.
이어서, 제2e도에 나타낸 바와 같이, 절연물인 BPSG막(52)을 전면에 두께가 약 0.5∼1㎛ 정도 되도록 침적한 후, 750∼950℃의 질소(N2) 또는 수증기 분위기하에서 30∼60분간 처리하여 평탄화 시킨다.
상기 BPSG(52)는 대기압의 800∼850℃ 온도에서 유동성이며, 가입하면 그보다 낮은 온도에서 리플로우 특성을 갖는다. 따라서 개구쪽이 작은 트렌치에 있어서도 균일한 밀도로 트렌치를 충전할 수 있다.
또한, 상기 BPSG의 충전 공정은 CVD법에 의해 수생할 수 있다. 예를 들면, APCVD(Atmosphreic Pressure Chemical Vapor Depositon), LPCVD(Low pressure Chemical Vapor Deposition) 및 PECVD(Plasma Enhanced Chemical Vapor Deposition)등을 들수 있다.
상기한 BPSG의 침적은 TEOS(Tetra-Ethyl-Ortho-Silicate)와 TMB(Trimethyl borate), TMP(Trimethyl phosphite)을 소오스로 하여 플라즈마 CVD법에 의해 수행한다. 형성된 BPSG막 내에 존재하는 B 및 P 원자의 함량은 3∼5중량%이다. 상기에서 절연물이 충전된 실리콘 기판(40)을 750∼950℃의 온도에서 질소 또는 수증기 분위기하에서 열처리하여 절연물에 리플로우 특성을 부여한다. 이렇게 함으로서 BPSG는 트렌치인 함몰부(46)내에서 균일하게 된다.
그 다음에는 , 제2e도에 나타낸 바와같이, 상기 BPSG막(52)을 에치 백 하여 함몰부(46)내에 BPSG막(52)이 대략 3000∼5000Å 두께 정도만 남도록 상기 함몰부(46)의 중간 부분까지 에칭한다.
상기한 에치 백은 CF4, CHF2, Ar 등의 가스를 이용한 드라이 에칭법인 반응성 이온 에칭법로 한다.
이 경우, 에칭과정을 살펴보면 처음에 함몰부(46)를 제외한 단결정 실리콘기판(40)상에 있는 제1질화막(50)을 엔트포인트 검출용으로 하여 에칭하면 상기 BPSG막(52) 상부 표면과 제1질화막(50) 표면이 평탄한 동일 수준에 이른다. 그러면 이 상태에서 BPSG막(52)을 함몰부(46)의 중간 부분까지 에칭하여야 한다. 이때 상기 BPSG막(52)과 제1질화막(50) 사이의 에칭 선택비를 매우 크게 하여 제1질화막(50)이 에칭되지 않게 할 수 없으므로 추가적인 에칭과정에서 표면에 노출된 부분과 함몰부(46) 모서리 부분에 있는 제1질화막(50)이 에칭된다. 또한 심한 경우에는 제1질화막(50)의 아래에 있는 제2열산화막(48)까지 BPSG막(52)의 에칭 공정시에 에칭되어 단결정실리콘 기판(40)의 표면이 노출되고 함몰부(46)에는 제1질화막(50)과 제2열산화막(48)으로 구성된 스페이서가 형성된다.
계속해서, 제2g도에 나타낸 바와 같이, 후속 공정인 기계적 화학연마 공정시 앤드 포인트 검출을 위해 상기한 공정의 결과적인 구조의 전표면에 LPCVD법에 의해 SiH4와 O2가스를 반응시켜 두께가 500∼1000Å 정도되게 얇게 산화막(54)을 침적하고, 다시 LPCVD 방법으로 제2질화막(56)을 500∼1000Å두께 정도 침적한다.
이어, 제2h도에 나타낸 바와 같이, 상기 제2질화막(56)상에 TEOS를 사용하여 단차피복성(step coverage) 이 우수한 플라즈마 CVD산화막인 절연막(58)을 약 0.5∼1㎛의 두께로 침적 형성한다.
상기 절연막(58)은 단차피복성이 양호하여야 하기 때문에 TEOS를 사용한 플라즈마 CVD법이나 상압 CVD 조건하에서 O3-TEOS계를 사용하여 저온에서 수행한다.
또한, 이때 형성된 상기 절연막(58)의 두께는 함몰부(46)를 표면까지 모두 충전할 수 있는 두께 이상이 되어야 한다.
그 다음에는, 제2i도에 나타낸 바와 같이, 상기 제2질화막(56)을 엔트 포인트 검출용으로 하여 기계적 화학 연마 방법이 폴리싱에 의해 연마하여 제거한다. 이와 같은 연마방법에 의해 폴라즈마 CVD 산화마인 상기 절연막(58)은 평탄화된다.
계속해서, 제2j도에 나타낸 바와 같이, 상기 제2질화막(56)과 얇은 산화막(54)을 화학적 에칭에 의해 제거한다.
그러만 이후의 공정과 고온 공정에서 자동 도핑을 일으킬 수 있는 상기 BPSG막(52)이 산화막(54)과 제2질화막(56)에 의해 완전 절연된 반도체 소자의 분리영역이 형성된다.
이상과 같은 반도체장치의 제조방법에 의하면 반도체장치의 제조에서 BPSG 절연막을 이용한 소자 동작 영역의 분리 공중중 함몰부 깊이가 깊은 경우 BPSG막의 에지 백 공정시에 기계적 화학 연마 공정의 엔드 포인트 검출용으로 적용되는 질화막이 에칭되어 기계적 화학 연마 공정의 과정에서 소자 동작 영역에 발생할 수 있는 표면 손상 가능성을 해소 할 수 있다.
또한, 소자들은 형성하기 위한 고온의 후속 공정들에 의해 BPSG막내 B 또는 P원자들에 의한 자동 도핑을 질화막과 CVD산화막으로 완전 절연함으로서 소자 분리 능력이 보다 향상된 구조를 얻을 수 있다.
또한, 이 발명은 기술적 요지를 이탈하지 않는 범위내에서 상기한 실시예를 여러가지로 변형하여 실시할 수 있게 된다.

Claims (26)

  1. 반도체장치의 제조방법에 있어서, 단결정 실리콘 기판상에 제1열산화막을 형성한 후 통상적은 포토리소그래피 공정과 에칭 고정에 의해 소자분리영역인 함몰부를 형성하는 공정과, 상기한 공정의 결과적인 구조의 전표면에 제2열산화막과 제1질산화막을 침적한 다음 절연몰을 침적하여 제1절연막을 형성한 후 평탄화하는 공정과, 상기 절연물을 에치 백에 의해 함몰부 중간까지 남도록 에칭하는 공정과, 상기한 공정의 결과적인 구조의 전표면에 제1산화막과 제2질화막을 침적한 후 제2절연막을 함몰부 표면 이상으로 침적하고 평탄화 하는 공정과, 에칭 공정에 의해 상기 제2질화막과 제1산화막을 제거하는 공정으로 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제1항에 있어서, 제1열산화막은 열산화법에 의해 실리콘 기판을 산화시켜 형성하는 반도체장치의 제조방법.
  3. 제2항에 있어서, 열산화법은 900∼1100℃에서 O2또는 H2+O2가스 분위기 또는 수증기 분위기하에서 수행하는 반도체장치의 제조방법.
  4. 제1항에 있어서, 제1열산화막은 에칭용 마스크로 이용한 반도체장치의 제조방법.
  5. 제1항에 있어서, 함몰부는 이방성 에칭법에 의해 단결정 실리콘 기판을 선택적으로 에칭하여 형성하는 반도체장치의 제조방법.
  6. 제5항에 있어서, 이방성 에칭은 반응성 이온 에칭법(RIE : Reactive Ion Etching)을 이용한 반도체장치의 제조방법.
  7. 제1항에 있어서, 함몰부는 측면을 실리콘 기판의 평탄면에 대하여 수직 또는 거의 수직으로 이루어진 반도체장치의 제조방법.
  8. 제1항에 있어서, 함몰부 깊이가 5000Å에서 1㎛ 정도되는 반도체장치의 제조방법.
  9. 제1항에 있어서, 제2열산화막은 통상적인 열산화 공정에 의해 형성되는 반도체장치의 제조방법.
  10. 제1항에 있어서, 제2질화막은 저압 CVD법인 LPCVD(Low Pressure Chemical Vapor Deposition)법에 의해 CVD(SiH2Cl2)와 NH3가스를 반응시켜 형성하는 반도체장치의 제조방법.
  11. 제1항에 있어서, 제2질화막은 500∼1000Å 정도의 두께가 되는 반도체장치의 제조방법.
  12. 제1항에 있어서, 제1절연막은 저융점을 갖는 실리게이트 유리층(silicate glass layer) 예컨대, BPSG(Boron Phosphorus Silicate Glass layer)으로 이루어진 반도체장치의 제조방법.
  13. 제1항에 있어서, 제1절연막은 두께가 0.5∼1㎛ 정도되는 반도체장치의 제조방법.
  14. 제1항에 있어서, 제1절연막은 TEOS(Tetra-Ethyl-Ortho-Silicate)와 TMB(Trimethyl borate), TMP(Trimethyl phosphite)을 소오스로 하여 플라즈마 CVD법에 의해 수행하는 반도체장치의 제조방법.
  15. 제1항에 있어서, 평탄화 공정은 750∼950℃의 질소(N2) 또는 수증기 분위기하에서 30∼60분간 처리하여 수행하는 반도체장치의 제조방법.
  16. 제1항에 있어서, 에치 백은 CF4, CFH2, Ar등의 가스를 이용한 드라이 에칭법인 반응성 이온 에칭법으로 수행하는 반도체장치의 제조방법.
  17. 제1항에 있어서, 함몰부내에 남아있는 제1절연막은 에치 백에 의해 두께가 3000∼5000Å 정도되는 반도체장치의 제조방법.
  18. 제1항에 있어서, 제1산화막은 LPCVD법에 의해 SiH4와 O2가스를 반응시켜 형성하는 반도체장치의 제조방법.
  19. 제1항에 있어서, 제1산화막은 두께가 500∼1000Å 정도되는 반도체장치의 제조방법.
  20. 제 1항에 있어서, 제2질화막은 LPCVD법에 의해 형성하는 반도체장치의 제조방법.
  21. 제 1항에 있어서, 제2질화막은 두께가 500∼1000Å 정도되는 반도체장치의 제조방법.
  22. 제1항에 있어서, 제2절연막은 단차피복성이 양호하여야 하기 때문에 TEOS를 사용한 플라즈마 CVD법이나 상압 CVD 조건하에서 O3-TEOS계를 사용하여 저온에서 수행하는 반도체장치의 제조방법.
  23. 제1항에 있어서, 제2절연막은 함몰부 표면까지 모두 충전할 수 있도록 두께가 0.5∼1㎛ 정도되는 반도체장치의 제조방법.
  24. 제1항에 있어서, 제2산화막의 평탄화 공정은 기계적 화학적 연마 방법인 폴리상(ploishing)에 의해 수행하는 반도체장치의 제조방법.
  25. 제1항에 있어서, 제2질화막은 기계적 화학적 연마법을 실시하는 경우에 엔드 포인트 검출용(end point deteion)으로 이용하는 반도체장치의 제조방법.
  26. 제1항에 있어서, 제1산화막과 제2질산화막은 고온 공정에서 자동 도핑(auto-doping)을 일으킬 수 있는 절연물인 BPSG막을 완전 절연시킬 수 있는 반도체장치의 제조방법.
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