KR940009350B1 - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

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Abstract

내용 없음.

Description

반도체장치의 제조방법
제1a도 내지 l도는 종래 CAST법에 따른 공정을 나타낸 도면이고, 제2a도 내지 h도는 본 발명에 따른 실시예의 공정을 나타낸 도면이다.
본 발명은 반도체장치의 제조방법에 관한 것이다. 보다 구체적으로 본 발명은 반도체기판에 트렌치(trench)를 형성시키고, 이 트렌치에 산화물과 같은 절연물을 충전시켜 여러개의 반도체소자를 서로 전기적으로 분리하는 분리영역을 포함하는 반도체장치의 제조방법에 관한 것이다.
IC, LSI에 있어서, 실리콘기판면에 형성된 각 소자를 전기적으로 분리하는 것이 필요하다. 최근 반도체의 고집적화 고밀도화에 따라서 개개소자의 크기를 축소시키기 위한 기술뿐만 아니라 동시에 분리대(isolation 영역)의 쪽, 면적을 축소시키기 위한 기술이 개발되어 왔으며, 반도체소자의 분리기술은 현재 반도체 메이커간의 기술개발 경쟁에 있어서, 최대의 초점이라 할 수 있다.
반도체산업의 초기에는 바이폴라형 집적회로가 주류를 형성하게 되었고, 따라서 바이폴라형 집적회로구조의 분리를 위하여 접합분리방법이 개발되었다. 이 방법은 오랫동안 사용되어 왔지만 기판에 비교적 큰 분리영역을 필요로 하게 되었고, 또한 MOS 집적회로에 있어서는 접합분리방법은 필요하지 않지만 인접하는 소자간 기생채널(parasitic channel)의 형성을 방지할 수 있는 분리구조가 필요하였다. 이와 같은 상황에서 소위 실리콘의 부분산화법(Local Oxidation of silicon ; 이하 “LOCOS”법이라 한다)이 개발되었다.
LOCOS법은 이전의 접합분리방식에 비해 ① 접합용량의 감소, ② 기생효과의 저감, ③ 셀프-얼라인 공정의 가능 및 ④ 횡방향에의 퍼짐성이 적다는 등의 장점이 있어 널리 사용되었다. 그렇지만 반도체 고집적화에 따라 미크론 이하의 분리공정을 실시하는데 있어서는 LOCOS법에 대하여는 다음과 같은 문제점이 제기되었다. 즉, 1) 소자활성영역내로 필드산화물이 지나치게 다량으로 침투하여 버즈비크(Bird's-beak)구조가 생성된다. 2) 표면형상의 굴곡(예 : 버즈헤드(Bird's-head)은 미크론 이하의 리토그래피 기술을 적용하는데는 부적당하다. 3) 장기간 산화에 의해 불순물이 재분포되어 결함이 발생한다. 4) Si3N4막이 내산화 마스크성을 갖는다.
상기한 LOCOS법의 단점을 극복하기 위하여 많은 변형 LOCOS법이 제안되어 있다. 이와 같은 방법으로서는 예를 들면, 필드산화물의 성장후 필드의 일부를 에치백(etch back)하여 버즈비크를 감소시키고 보다 평탄한 표면을 수득하는 에치백 LOCOS법(Etched back LOCOS), 통상적인 패드산화물층(pad-oxide layer) 대신에 폴리버퍼드 패드층{polybuttered pad layer(poly[50nm]/oxide[5~10nm]} 및 보다 두꺼운 질화물(100~240nm)을 사용하는 폴리버퍼드 LOCOS법(Poly buttered LOCOS), 실리콘 표면상에 산화물 패드층을 증착하기 전에 질화실리콘층을 형성함으로써 버즈비크의 길이를 약 0.2μm로 감소시키는 SILO(Sealed-Interface Local Oxidation)법, 질화물을 실리콘과 간접 접촉시킬때 유도되는 단점을 감소시키면서 SILO법에서와 동일하게 버드비크를 감소시킬 수 있는 래터럴리-실드-LOCOS법(Laterally sealed LOCOS Isolation)등을 들 수 있다. 이외에도 다수의 개량방법이 제안되어 있으나 미크론 이하의 반도체제조에 적합하면서 상기 단점을 충분히 극복하기는 어려웠다.
현재 VLSI의 소자분리기술로서는 홈을 판후 다시 채우는 트렌치소자 격리기술과 선택적 에피택시얼 실리콘 성장기술이 주목을 끌고 있다. 트렌치소자 분리기술은 보다 나은 산화막 분리를 얻기 위하여 실리콘기판에 홈을 판후 그 홈을 열산화막 대신에 증착방법으로 절연물을 채우는 방법이다. 이렇게 함으로써 분리영역을 줄이고 표면평탄화를 이루어 집적도를 더욱 증가시킬 수 있으며 소자특성을 양호하게 할 수 있다.
트렌치소자 분리기술로서는 산화물 매립분리기술(Buried Oxide isolation technology ; 이하 “BOX”이라 한다), U-홈 분리법(U-Groove Isolation methode), 포토-CVD 산화막을 이용한 소자격리기술(Photox), 깊은 트렌치분리기술(Deep Trench Isolation Teching)등을 들 수 있으며, 그 중에서 BOX법이 대표적이다.
기본적인 BOX법에서는, 실리콘기판을 드라이에칭에 의해 이방성 에칭하여 0.5 내지 0.8μm깊이의 트렌치를 형성시킨다. 다음에 웨이퍼 표면상에 CVD산화물을 증착시킨 후 에치백(etch back)하여 그 상부 표면이 본래 실리콘 표면과 같은 정도로 남도록 한다. 에치백은 포토레지스트와 SiO2를 동일한 속도로 에칭하여 수행한다.
그렇지만, 장치의 고집적화에 따라 트렌치의 미세화와 높은 어스펙트비(aspect ratio ; 깊이/개구폭)이 요구되게 되었고, 종래의 BOX법에 의하면 트렌치내에 매립재료를 균일하게 매립하는 것이 곤란하게 되었다.
트렌치 분리기술의 해결할 과제로서 ① 평탄화 프로세스의 트렌치 개구의존성, ② 소자분리형성시의 스트레스, ③ 드레인전류의 비틀림현상 등을 들 수 있고, 매립재료나 평탄화 프로세스에 대하여 각종의 방법이 제시되고 있다.
특히 트렌치에의 매립재료로서 리플로우(reflow)특성이 좋은 보로포스포실리케이트글래스(Borophos phosilicate glass ; 이하 “BPSG”라 한다)를 사용하는 방법이 제시되어 있다[참조문헌 : M. Sugiyama, T. Shimizu, H. Takemura, A. Yoshino, N. Oda, T. Tashiro, Y. Minato, Y. Takahashi and M. Nakacmae ; “Bipoha-VLSI Memory Cell Txchnology Utilizing BPSG-filled Treach Isolation ; Symp. VLSI Teck. Dig. Papers(1989) p.59]. 이 방법에 따르면, BPSG의 누적→리플로우→에치백 공정을 수회 반복함으로써 평탄화 프로세스에 트렌치 개구폭 의존성을 완화할 수 있다. 또한 LOCOS법이나 매립재료로서 폴리실리콘을 사용한 경우등에 볼 수 있는 실리콘기판의 스트레스발생은 거의 없다. 그렇지만 BPSG를 매립재료로서 사용하면 그 이후의 열처리시에 B 또는 P원자가 오토도핑(autodoping)된다. 이러한 오토도핑을 방지하기 위하여 BPSG상에 셀프얼라인으로써 논도프(VD-SiO2)의 캡을 형성하는 캐스트법(A Capped Self-Aligned Trench Isolation process ; 이하 “CAST법”이라 한다)이 제안되어 있다(堀田昌義 ; CVDSiO2/BPSG 매립법을 사용한 트렌치소자분리, 일본국 Semioonductor World, 1991(3) p.123~p.127).
상기한 CAST법을 제1a도 내지 제1l도에 나타낸다. 제1a도 내지 제1l도에서 좌측은 트렌치폭이 0.5μm인 경우의 예를 나타내고, 우측의 트렌치폭이 1.5μm인 경우의 예를 나타낸다.
제1a도~f도는 BPSG의 매립공정을 나타내고, g도~l도는 CVD-SiO2캡의 형성과정을 나타낸다.
우선 실리콘기판상에 RIE법에 의해 트렌치(깊이 ; 0.7μm, 테이피각 70°)을 형성하고, 트렌치내에 SiO2와 Si3N4를 각각 50nm 형성하고, BPSG(B, P ; 3~4중량%)를 800nm 침적한다(제1a도). 다음에 1,000Å에서, 질소분위기하에서 리플로우에 의해 평탄화시킨후(제1b도), 완충된 HF(Buffered hydrofloriceaicd)를 사용하여 에치백을 행한다(제1c도). 이때 트렌치내의 BPSG의 막두께는 트렌치폭에 따라 다르다. 예를 들면, 개구폭 0.5μm에서는 400nm이고, 1.5μm에서는 150nm정도인 것으로서 개구폭이 넓을수록 BPSG의 막두께는 감소한다. 따라서 BPSG의 침적→리플로우→에치백(공정 제1d도~f도)의 일련의 공정을 반복함으로써 상이한 개구폭을 갖는 트렌치내에 BPSG를 균일하게 매립할 수 있다. 다음에, CVD-SiO2캡형성 공정을 제1g도~l도에 나타낸다. 트렌치내의 BPSG상에 캡을 형성하기 위하여는, 논도프 CVD-SiO2와 BPSG를 각각 600μm 침적하고(제1g도) 900℃에서 리플로우하여 평탄화한 후(제1h도) 완충된 HF를 사용하여 에치백을 행한다(제1i도). 이 경우에, 트렌치의 중심부분에서 단차가 발생하지 않도록 하기 위하여, BPSG에 대한 에칭속도가 CVD-SiO2의 에칭속도보다 늦은 조건하에서 행하는 것이 바람직하다. 또한, 트렌치 개구폭이 넓어지면 에치백후에 트렌치의 에치부에서의 단차가 크게 된다. 이 단차를 해소하기 위하여는 CVD-SiO2와 BPSG의 침적→리플로우→에치백의 일련의 공정(제1g도~i도)을 반복함으로써 CVD-SiO2를 트렌치내에 균일하게 매립할 수 있다(제1k도). 다음에 Si3N4/SiO2를 순차적으로 제거하여 소자분리공정을 종료한다(제1l도).
이와 같은 방법에 의하면 상기한 바와 같이 Si기판의 스트레스발생이 거의 없고, 평탄화 프로세스에서의 개구폭 의존성을 감소시킬 수 있지만, 상기 방법은 너무 공정이 복잡하고, 제1l도에서 보는 바와 같이 최종적으로 수득한 기판의 표면에 굴곡이 심하다.
따라서, 본 발명의 목적은 트렌치의 매립재료로서 BPSG를 사용하고 BPSG상에 실리콘산화막을 형성시켜 반도체소자간 분리를 하는 방법에 있어서, 상기 분리방법을 효율적으로 수행하고, 최종적으로 평탄한 표면을 갖는 반도체장치를 제조하는 방법을 제공하는 것이다.
본 발명에 따르면, 반도체기판에 트렌치를 형성시키는 공정, 트렌치의 내주면을 포함한 웨이퍼 전체에 걸쳐서 제1절연막과 제2절연막을 순차적으로 형성시키는 공정, 상기 트렌치에 절연물을 매립하는 공정, 상기 절연물을 트렌치내에 잔존시키는 공정, 상기 절연물상에 캡을 형성하기 위하여 제3절연막을 도포하는 공정, 상기 제3절연막을 기계적 연마법에 의해 제거하여 평탄화하는 공정 및 상기 제1절연막 및 제2절연막을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법이 제공된다.
본 발명의 바람직한 양태에 의하면, 반도체기판에 트렌치를 형성시키기 전에 반도체기판에 트렌치형성시 에칭마스크로서 역할을 하는 실리콘산화막을 형성시키고, 그 위에 레지스트막을 형성시킨 후 이를 광선에 노광시킨 후 현상하여 레지스트에 패턴을 형성한 후 상기 실리콘산화막을 차례로 에칭한 다음 상기 레지스트막을 제거한다. 실리콘산화막의 형성은 드라이 O2, 웨트 O2, 수증기, H2-O2혼합가스등을 사용하여 가열하여 수행한다. 산화는 상압 또는 가압하에서 수행되며, 할로겐을 첨가한 분위기하에서 수행할 수도 있다.
상기 실리콘산화막상에 레지스트를 도포하여 패턴을 형성하는 방법은 통상적인 자외선이나 원자외선을 이용한 포토리토그래피 공정이나 전자빔이나 이온빔을 이용한 리토그래피공정에 의하여 수행된다. 레지스트재료는 포지형이나 네가형등 임의의 것을 사용할 수 있지만 해상도가 좋은 포지형을 사용하는 것이 바람직하다. 현상액은 레지스트재료의 종류에 따라 다르지만 포지형 레지스트재료를 사용하는 경우에는 알칼리수용액을 사용하는 것이 바람직하다.
레지스트막을 에칭용 마스크로서 사용하여 상기 실리콘산화막을 에칭하는 공정은 CF4등의 가스를 이용하여 이방성 드라이에칭법을 사용한다. 이와 같은 이방성 드라이에칭법으로서는 반응성 스파터에칭이나 반응성 이온빔 에칭법을 사용할 수 있다.
본 발명의 바람직한 양태에 의하면, 반도체기판에 트렌치를 형성시키는 공정은 상기와 같이 이방성 에칭법을 사용하여 수행한다. 예를 들면 CF4, CF4/O2, CF3Cl등의 가스를 이용한 반응성 이온에칭법을 들 수 있다. 형성된 트렌치의 측면은 반도체기판의 평탄면에 대하여 수직이거나 거의 수직이 된다.
본 발명의 바람직한 양태에 의하면, 제1절연막을 형성시키기 전에 상기한 실리콘산화막을 제거한다. 실리콘산화막의 제거는 HF를 기재로 한 수용액에 의해 용이하게 수행할 수 있다. 에칭액으로서는 안정성을 유지하기 위하여 완충용액을 사용하는 것이 바람직하다.
본 발명의 바람직한 양태에 의하면, 트렌치의 내주면을 포함한 전체에 걸쳐서 형성된 제1절연막은 실리콘산화막이고, 제2절연막은 실리콘질화막이다. 본 발명의 제1절연막인 실리콘산화막은 상술한 바와 같이 열산화법에 의하여 형성된다. 제2절연막인 실리콘질화막의 형성은 SiCl4, SiH2Cl4, SiH2Cl2, SiH4와 암모니아와의 반응에 의한 CVD법에 의하여 수행한다.
상기 CVD법을 저압하에 수행하는 경우에는 보다 균일한 박막을 형성시킬 수 있다. 또한 플라즈마를 이용한 저온 CVD에 의하여 실리콘질화막을 형성시킬 수도 있다.
본 발명의 바람직한 양태에 의하면 상기 트렌치내에 매립되는 절연물은 BPSG(Borophospho Silicate Glass)이다. BPSG는 대기압에서 800~850℃에서 유동성이며 가압하면 그보다 낮은 온도에서는 리플로우 특성을 갖는다. 따라서 개구폭이 작은 트렌치에 있어서도 유리하게 균일한 밀도로 트렌치를 매립할 수 있다. 상기 BPSG의 매립공정은 CVD법에 의하여 수행할 수 있다. 예를 들면 APCVD(Atmosphoric Pressure Chemical Vapor Deposition), LPCVD(Low Pressure Chemical Vapor Deposition) 및 PECVD(Plasma Enhanced Chemical Vapor Deposition)등을 들 수 있다. 고온내벽 LPCVD 반응기를 사용하면 균일한 BPSG막을 증착시킬 수가 있다. BPSG의 소오스로서는 TEOS(Tetra-Ethyl-Ortho-Silicate)와 TMB(Trimethyl Borate), TMP(Trimethyl phosphite)를 사용할 수 있다. 형성된 BPSG막내에 존재하는 B 및 P의 함량은 약 3~5중량%이다. 상기에서 절연물이 매립된 반도체 웨이퍼를 750~950℃의 온도에서 질소 또는 수증기 분위기하에서 열처리하여 절연물에 리플로우 특성을 부여한다. 이렇게 함으로써 BPSG는 트렌치내에서 균일하게 된다. 또한 본 발명의 바람직한 양태에 의하면, 상술한 완충된 HF를 사용하여 전연물을 에치백한다.
일반적인 개구치수가 상이한 경우에 개구폭을 넓을수록 상기 절연불의 두께가 감소한다. 이와 같은 경우에는 절연물의 매립과 에치백 공정을 반복하여 수행함으로써 상이한 개구폭을 갖는 트렌치내에 BPSG를 균일하게 매립할 수 있다.
또한, 본 발명의 바람직한 양태에 의하면, 제3절연막은 실리콘산화막이다.
상기 실리콘산화막은 단차도포성(Step coverage)가 양호하여야 하기 때문에 TEOS를 사용한 플라즈마 CVD법이나 저압 CVD조건하에서 SiCl2H2-H2O계를 사용하여 고온에서 수행한다. 상기한 제3절연막은 이후에 연마공정에 제공되어야 하기 때문에 실리콘기판의 트렌치를 완전히 매립하도록 도포되어야 한다.
또한 본 발명의 바람직한 양태에 의하면, 상기 제3절연막은 기계적 연마방법(mechanical polishing)에 의하여 제거된다. 연마는 제2절연막을 엔드포인트 검출용으로 사용하여 수행한다.
상기한 연마공정을 거친 실리콘기판에서 제1절연막 및 제2절연막을 제거하면 트렌치내에 절연물이 매립되어 있고 그 위에 캡이 형성되어 있는 분리영역을 포함하는 본 발명의 반도체장치를 수득할 수 있다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명하지만, 본 발명은 이에 한정되는 것은 아니며, 당업계에 통상의 지식을 가진자에 의한 변형은 본 발명의 범위에 포함된다.
제2a도 내지 제2k도는 본 발명의 제조방법에 따라 수행되는 공정단계에서의 반도체장치의 부분단면도를 나타낸다.
실리콘 반도체기판(1)의 표면을 900~1,100℃에서 O2또는 H2＋O2가스분위기 또는 수증기 분위기하에서 열산화법에 의해 산화시켜 막두께 300~500Å의 실리콘산화막(3a)을 형성시킨다. 다음에 상기 실리콘산화막(3a)위에 레지스트막(4)을 도포한 다음 이 레지스트막(4)을 노출시킨 후 현상시켜 불필요한 부분을 제거하여 패턴(2)을 형성한다(제2a도).
다음에, 상기 레지스트막(5)을 에칭용 마스크로 하여 CF4등의 가스를 이용한 이방성 드라이에칭법 즉, 반응성 이온에칭법을 실시하여 상기 실리콘산화막(3a)을 에칭한다(제2b도). 다음에 레지스트막(4)을 제거한 후(제2c도), 실리콘산화막(3a)을 에칭용 마스크로 하여 RIE법을 이용한 이방성 에칭법에 의해 실리콘 반도체기판(1)을 선택적으로 에칭하여 깊이 3,000~5,000Å의 트렌치(5)를 형성한다. 이때 이방성이 갖는 특성에 의해 트렌치(6)의 측면은 실리콘 반도체기판(1)의 평탄면에 대하여 수직이거나 거의 수직이 되도록 형성된다(제2d도). 이후 마스크로서 이용된 실리콘산화막(3a)을 제거한 후(제2e도), 새로이 트렌치(5)의 내면(6)을 포함한 전체면에 걸쳐서 열산화법을 실시하여 실리콘산화막(3b)을 형성시킨다. 다음에 상기 실리콘산화막(3b)위에 저압 CVD법에 의해 SiH4와 NH3가스를 반응시켜 두께가 500Å~700Å인 실리콘산화막(7)을 형성시킨다(제2f도). 다음에 BPSG를 전면에 두께가 3,000~5,000Å이 되도록 도포한 후 750℃~950℃의 질소 또는 수증기 분위기하에서 30분 내지 1시간 처리하여 평탄화시킨다(제2g도).
상기한 BPSG의 도포는 TEOS(Tetra-Ethyl-Ortho-Silicate)와 TMB(Trimethyl borate), TMP(Trimethyl phosphite)를 소오스로 하여 플라즈마 CVD법에 의해 수행한다.
다음에 상기한 BPSG를 에치백하여 트렌치(2)내에 BPSG의 두께가 1,500~3,000Å이 남도록 한다(제2h도). 상기한 에치백은 완충된 HF를 사용하여 수행한다.
다음에 상기한 TEOS를 사용하여 단차도포성(Step coverage)이 우수한 두께 2,500~5,000Å의 플라즈마 실리콘산화막(9)을 도포한다(제2i도). 이때 상기 산화막(9a)의 두께는 트렌치를 모두 채울수 있는 두께이어야 한다.
다음에 상기 산화막(9a)은 실리콘질화막(7)을 엔드포인트검출용(end point detection)으로 하여 기계적 연마방법으로 연마하여 제거할 수 있다. 이와 같은 연마방법으로 상기 산화막을 제거하면 웨이퍼의 표면은 평탄화된다(제2i도).
다음에 실리콘질화막(7)과 실리콘열산화막(3b)을 제거하여 트렌치의 매립재로서 BPSG를 사용하고 그위에 CVD 실리콘산화막(9b)의 캡이 형성되어 있는 반도체소자의 분리영역이 형성된다.
종래의 CAST법에 의한 경우에는 CVD-실리콘산화막을 등방성에 에칭함으로써 반복하여 BPSG 도포-리플로-에치백 공정을 수행하여야 한다. 또한 등방성 에칭에 의하여 표면을 처리하기 때문에 표면에 굴곡이 형성되어 이후의 결함을 초래할 염려가 있다.
그렇지만 본 발명의 방법에 의하여 제조된 반도체장치는 종래의 CAST법과 같이 트렌치의 개구폭 의존성을 감소시키고 실리콘기판의 스트레스발생이 거의 없을 뿐만 아니라 B.P원자의 오토도핑을 방지하기 위하여 CDV-SiO2캡이 형성되어 있지만 종래의 CAST방법에 비하여 공정이 간소화되어 있고, 기계적 연마방법에 의해 제3절연막을 제거하여 평탄화시킴으로써 반도체기판의 표면에 요철이 존재하지 않음을 알 수 있다.

Claims (17)

  1. 반도체기판에 트렌치를 형성시키는 공정, 상기 트렌치의 내주면을 포함한 웨이퍼 전체에 걸쳐서 제1절연막과 제2절연막을 순차적으로 형성시키는 공정, 상기 트렌치에 절연물을 매립하는 공정, 상기 절연물을 트렌치내에만 잔존시키는 공정, 상기 절연물상에 캡을 형성하기 위하여 제3절연막을 도포하는 공정, 상기 제3절연막을 기계적 연마법에 의해 제거하여 평탄화하는 공정 및 상기 제1절연막 및 제2절연막을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제1항에 있어서, 트렌치의 측면을 반도체기판의 평탄에 대하여 수직 또는 거의 수직으로 형성시킴을 특징으로 하는 방법.
  3. 제1항에 있어서, 반도체기판에 트렌치를 형성시키기 전에, 반도체기판에, 트렌치형성시 에칭마스크로서 역할을 하는 실리콘산화막을 형성시키고, 그 위에 레지스트막을 형성시키고, 이 레지스트막을 패터닝하여 상기 실리콘산화막을 에칭한 다음 상기 레지스트막을 제거하는 공정을 포함함을 특징으로 하는 방법.
  4. 제1항에 있어서, 반도체기판에 트렌치를 형성시키는 공정을 RIE(Reactive Ion Etching)법을 이용한 이방성 에칭법에 의하여 실시함을 특징으로 하는 방법.
  5. 제3항에 있어서, 제1절연막을 형성시키기 전에 마스크로서 사용된 실리콘산화막을 제거함을 특징으로 하는 방법.
  6. 제1항에 있어서, 제1절연막이 실리콘산화막임을 특징으로 하는 방법.
  7. 제6항에 있어서, 상기 실리콘산화막은 열산화법에 의하여 형성시킴을 특징으로 하는 방법.
  8. 제1항에 있어서, 상기 제2절연막이 실리콘질화막임을 특징으로 하는 방법.
  9. 제8항에 있어서, 상기 제2절연막은 저압 CVD법에 의하여 형성시킨 것을 특징으로 하는 방법.
  10. 제1항에 있어서, 트렌치내에 매립되는 절연물이 BPSG임을 특징으로 하는 방법.
  11. 제10항에 있어서, BPSG의 매립은 TEOS, TMB 및 TMP를 소오스로 하여 플라즈마 CVD법으로 수행함을 특징으로 하는 방법.
  12. 제1항에 있어서, 트렌치내 절연물을 매립한 후 750°~950°의 질소 또는 수증기 분위기하에서 열처리하여 절연물을 리플로우시킴을 특징으로 하는 방법.
  13. 제1항에 있어서, 절연물을 트렌치내에 잔존시키는 공정은 완충된 HF를 사용한 에치백 방법에 의해 수행함을 특징으로 하는 방법.
  14. 제1항에 있어서, 제3절연막은 TEOS를 사용한 플라즈마 CVD법에 의해 형성된 실리콘산화막을 특징으로 하는 방법.
  15. 제1항에 있어서, 제3절연막을 트렌치를 완전히 매립할 수 있도록 도포함을 특징으로 하는 방법.
  16. 제1항에 있어서, 트렌치내에 절연물을 매립하는 공정 및 트렌치내에 절연물을 잔존시키는 공정을 2회이상 반복함을 특징으로 하는 방법.
  17. 제1항에 있어서, 상기 기계적 연마법을 실시하는 경우에 제2절연막을 엔드포인트 검출용으로 하여 수행함을 특징으로 하는 방법.
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