KR100839894B1 - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
SIO층에 MOSFET를 형성하기 위해 메사(Mesa)형 분리 기술, 또는 STI 분리법을 적용한 경우에도, SOI 활성층에서의 농도 저하를 방지하는 동시에, 기생 MOSFET가 형성되지 않도록 개량된 반도체 장치, 및 그 제조 방법을 제공한다. 복수의 소자 영역을 분리 형성하는 소자 분리 공정에 있어서, 질화막(Si3N4)과 산화막(SiO
2)과의 적층막을 소자 분리 마스크로 하여, 소자 분리 영역으로부터 반도체층(SOI층)을 에칭에 의해 제거한다. 다음에, 질화 산화 처리에 의해 SOI층(3)의 측벽면에 SiON막(7)을 형성하고, 그 후, STI법으로 소자 분리를 실행하고, 최후에 산화막(9) 및 전극(10)을 형성하여 MOSFET가 완성된다.
SOI층, 반도체층, 산화막, 전극, 질화막.
Description
본 발명은 소자 분리 영역에 의해 구분된 소자 영역에 MOS 트랜지스터를 형성하는 반도체 장치 및 그 제조 방법에 관한 것이며, 특히, SOI형 반도체 장치로 SOI 활성층의 단부에서의 절연 기판에 대한 불순물 확산을 억제하는 신규 방법에 관한 것이다.
최근, 반도체 집적 회로의 미세화가 진전되어, 실리콘 기판과 MOS 트랜지스터 사이에 절연체를 배치함으로써, 기판과 접합부(junction) 간의 접합 용량을 저감하여 소비 전력을 낮추도록 한 SOI(Silicon On Insulator) 구조가 주목되고 있다. 이러한 SOI형 반도체 장치에서는, 실리콘 산화막을 절연막으로 하는 소자 간의 분리가 실행되기 때문에, 집적도가 높은 SOI형 반도체 장치에서도 용이하게 소프트 에러 및 래치 업이 억제되어, 높은 신뢰성을 확보할 수 있다. 또, SOI 구조의 집적 회로 장치에서는, 소자 영역에서의 불순물 확산층에서의 접합 용량을 줄일 수 있으므로, 스위칭에 따르는 충방전 전류가 적어져 고속화, 저소비 전력화를 도모하는 데에도 유리하게 된다.
SOI형 반도체 장치에서는, 소자 영역에 트랜지스터를 형성할 때, 게이트 구 조 및 배선 공정 등에는 통상의 벌크 실리콘 웨이퍼에 트랜지스터를 형성하는 것과 동일한 프로세스를 적용할 수 있다. 그러나, 종래부터 잘 알려져 있는 LOCOS(Local Oxidation of Silicon)법을 적용하여 SOI형 반도체 장치의 소자 간 분리를 실행하는 경우에는, 필드 산화 속도에 패턴 의존성이 있기 때문에, 통상의 벌크 실리콘 웨이퍼에 적용되는 프로세스를 사용하면 다음과 같은 문제가 있었다.
이하, 종래의 소자 분리법에 대하여 도면을 참조하면서 설명한다.
도 6은 LOCOS법에 의한 종래의 SOI형 반도체 장치의 소자 간 분리를 설명하는 반도체 장치의 단면도이다. LOCOS 산화막(111)은 패턴화된 질화막을 마스크로 선택 산화에 의해 형성된다. 좁은 소자 분리 영역에서 LOCOS 산화막이 매입(埋入) 산화막에 도달하고, 소자 사이가 완전히 분리될 때까지 산화를 진행하면, 도 6에 나타내는 것과 같이, 넓은 소자 분리 영역의 LOCOS 산화막(111)에서는, SOI층(112)이 매입 산화막(113)으로부터의 순환에 의한 산화의 영향을 받아, 소자 분리 영역에 접하는 부분(114)에서 새의 부리 형상으로 변형된다. (115)는 실리콘 기판이다. SOI층(112)이 변형되면, 변형 부분(114)으로부터의 응력 비틀림(스트레스)이 조장되고, SOI층(112)의 소자 영역에 결정(結晶) 결함이 형성되어 소스, 드레인 간의 리크를 초래한다고 하는 문제가 있었다. 또, 회로의 미세화에 따라, 통상의 벌크 실리콘 웨이퍼와 동일하게 LOCOS 단부에서의 치수 변환차도 문제가 된다.
그래서, LOCOS법에서의 스트레스의 문제, 또는 치수 변환차의 문제를 경감하는 SOI형 반도체 장치의 소자 분리 방법으로서, STI(Shallow Trench Isolation)법, 및 메사(Mesa)형 분리 기술에 의한 소자 간 분리 방법이 유력시되고 있다.
도 7은 STI 분리된 SOI형 반도체 장치의 단면 구조를 나타내는 도면이다. STI 분리법에서는, SOI층(112)을 가공하여 섬 모양의 소자 형성 영역을 형성한 후, 소자 분리 영역을 STI 절연막(116)으로 메운 다음 화학 기계 연마(CMP)에 의해 표면을 평탄화한다. 그 후, 소자 분리 마스크를 제거한다. (117)은 게이트 산화막, (118)은 게이트 전극이다. 이 STI 분리법은 SOI층(112)이 50nm 이상으로 두껍게 형성된 SOI형 반도체 장치에 적용되는 것이 많다.
도 8은 메사형 분리된 SOI형 반도체 장치의 단면 구조를 나타내는 도면이다. 메사형 분리 기술에서는, SOI층(112)을 가공하여 실리콘의 섬을 형성하고, 측벽을 산화한 후, 소자 분리 마스크를 제거한다. 그 후, 불순물을 도입하여 게이트 산화를 실행하고, 다시 게이트 전극(118)의 형성 공정으로 진행한다. 메사형 분리는 SOI층(112)을 선택적으로 분리 가공하는 것만으로 소자 영역의 분리가 가능하며, SOI층(112)이 얇은 SOI형 반도체 장치에 적용된다.
그러나, 도 7, 도 8에 나타내는 어느 분리 방법을 적용한 경우에도, SOI층(112) 내에 확산된 불순물이 그 아래의 매입 산화막(113) 중에도 확산되는 영향으로, SOI 활성층에서의 불순물 농도가 저하된다. 또, 열 산화막을 통해 게이트 전극이 SOI층과 접해 있는 부분(112a)에서는, 가로 방향이나 경사 방향에서의 확산도 생기기 때문에 활성층의 농도 프로파일이 변화되어 불균일하게 되고, 거기에 임계값 전압이 낮은 기생(寄生) MOSFET가 형성된다. 그 결과, 트랜지스터 전체의 서브임계값 특성에 험프가 발생하여, 우수한 턴 오프 특성이 얻어지지 않는다고 하는 문제가 있었다.
본 발명의 목적은 메사형 분리 기술, 또는 STI 분리법을 적용하여 MOSFET를 형성하는 경우, SOI 활성층에서의 농도 저하를 방지하는 동시에, 기생 MOSFET가 형성되지 않도록 개량된 SOI 구조의 반도체 장치 및 그 제조 방법을 제공하는 것에 있다.
상기 목적을 달성하기 위해, 소자 분리 영역에 의해 구분된 소자 영역에 MOS 트랜지스터를 형성하는 반도체 장치가 제공된다. 이 반도체 장치는 절연 기판과, 상기 절연 기판 상의 소자 영역에 형성된 반도체층과, 상기 반도체층의 측벽면을 덮도록 형성된 절연층을 구비하고, 상기 절연 기판의 표면 일부, 및 상기 절연층에 질소 원자가 도입되어 있는 것을 특징으로 한다.
또, 절연 기판 상의 소자 분리 영역에 의해 구분된 소자 영역에 MOS 트랜지스터를 형성하는 반도체 장치의 제조 방법을 제공할 수 있다. 이 반도체 장치의 제조 방법은 상기 절연 기판 상의 반도체층 중 소자 분리 영역으로부터 반도체층을 제거하는 소자 분리용 마스크를 형성하는 마스크 공정과, 상기 소자 분리용 마스크를 사용하여 소자 분리 영역으로부터 반도체층을 제거하는 제거 공정과, 상기 절연 기판에 대하여 질화 산화 처리를 실행하여, 상기 소자 영역의 반도체층 측벽면 및 상기 절연 기판 상의 반도체층과 접하는 부분에 질소 원자를 도입하는 질소 도입 공정과, 상기 소자 영역의 반도체층에 불순물을 도입하여 활성층 영역을 형성하는 소자 형성 공정과, 상기 소자 영역에 산화막 및 전극을 형성하는 게이트 형성 공정으로 구성된다.
본 발명에 의하면, SOI형 반도체 장치로 SOI 활성층의 단부에서의 절연 기판에 대한 불순물 확산을 억제할 수 있다.
도 1은 제1 실시 형태에서의 소자 분리 공정을 설명하는 반도체 장치의 단면도이다.
도 2는 제1 실시 형태에서의 질소 도입 공정을 설명하는 반도체 장치의 단면도이다.
도 3은 제1 실시 형태에서의 절연층 매입 공정, 소자 형성 공정, 및 게이트 형성 공정을 설명하는 반도체 장치의 단면도이다.
도 4는 메사형 분리된 SOI형 반도체 장치의 단면 구조를 나타내는 도면이다.
도 5는 SOI층의 측벽면에 Si3N4에 의한 사이드 월이 형성된 SOI형 반도체 장치의 단면 구조를 나타내는 도면이다.
도 6은 LOCOS법에 의한 종래의 SOI형 반도체 장치의 소자 간 분리를 설명하는 반도체 장치의 단면도이다.
도 7은 종래의 STI형 분리법에 의한 SOI형 반도체 장치의 소자 간 분리를 설명하는 반도체 장치의 단면도이다.
도 8은 종래의 메사형 분리법에 의한 SOI형 반도체 장치의 소자 간 분리를 설명하는 반도체 장치의 단면도이다.
이하, 본 발명의 실시 형태에 대하여, 도면을 참조하여 설명한다.
(제1 실시 형태)
제1 실시 형태에서는, STI법에 의해 복수의 소자 영역이 분리 형성된다. 이 소자 분리 공정에서는, 먼저 질화막(Si3N4)과 산화막(SiO2)과의 적층막을 소자 분리 마스크로 하여, 소자 분리 영역으로부터 반도체층(SOI층)을 에칭에 의해 제거한다. 다음에, 질화 산화 처리에 의해 SOI층 측벽면에 SiON막이 형성된다. 그 후, STI법으로 소자 분리를 실행하고, 최후에 산화막 및 전극을 형성하여 MOSFET가 완성된다.
도 1 내지 도 3은 제1 실시 형태를 설명하는 공정도이다.
(a) 소자 분리 공정(도 1)
최초에, 실리콘 기판(1) 상에 매입 산화막(SiO2)(2)을 절연 기판으로 하는 SOI층(3)을 원하는 두께, 예를 들면 150nm까지 박막화한다. 그 후, SOI층(3)의 표면에 열 산화막(SiO2)(4)을 6nm의 두께로 형성하고, 그 위에 감압 화학적 기상 성장(LP-CVD)법에 의해, 예를 들면, 150nm의 질화막(Si3N4)(5)을 성막한다.
LP-CVD법에 의한 Si3N4 성막의 조건은 다음과 같다.
가스 : SiH2Cl2/NH3/N2(=50/200/200sccm)
압력 : 70Pa
기판 가열 온도 : 760℃
다음에, 리소그래피와 드라이 에칭 공정에 의해, 소자 분리 영역(6)의 질화막(5)과 열 산화막(4)을 에칭 제거하여, SOI층(3)을 노출시킨다. Si3N4/SiO
2 적층막의 에칭 조건은 다음과 같다.
가스 : CF4/Ar(=100/900sccm)
압력 : 105Pa
기판 온도 : 10℃
RF 파워 : 600W
그 후, 포토레지스트는 제거된다. 또한, 질화막(5)을 마스크로 하는 에칭에 의해 소자 분리 영역(6)의 SOI층(3)을 제거한다. SOI층의 에칭 조건은 다음과 같다.
가스 : C4F8/O2/Ar(=5/4/100sccm)
압력 : 5.3Pa
기판 온도 : 10℃
RF 파워 : 400W
(b) 질소 도입 공정(도 2)
질화 산화 처리에 의해 SOI층(3)의 측벽면에 SiON막(7)을 4nm의 두께로 성막한다. 이 때, SOI층(3)의 주변부에 접하는 매입 산화막(SiO2)(2) 중에도 질소가 도입된다(도면에서는 × 표시로 나타냄). 여기에서, SiON막(7)의 성막 조건은 다음과 같다.
제1 스텝(Pyro Ox.)
온도 : 800℃
제2 스텝(질화)
가스 : NO/N2(=200/3800sccm)
온도 : 900℃
(c) 절연층 매입 공정(도 3)
소자 분리 영역(6)을 포함한 전면(全面)에 LP-CVD법에 의한 산화막(SiO2)을, 예를 들면 300nm 성막하여 어닐링한다. 이에 따라, SOI층(3)이 제거된 소자 분리 영역이 STI 절연층(8)으로 메워지고, 소자 분리 영역 이외의 CVD 산화막은 화학적 기계 연마(CMP)에 의해 제거된다. 다음에, HOT 인산에 의한 웨트 에칭 처리에 의해, 소자 영역의 LP-CVD에 의한 질화막(5)을 제거한다. LP-CVD에 의한 SiO2 성막의 조건은 다음과 같다.
가스 : SiH4/O2/N2(=250/250/100sccm)
압력 : 13.3Pa
기판 가열 온도 : 520℃
또, SiO2의 어닐링 조건은 다음과 같다.
어닐링 온도 : 1000℃
어닐링 시간 : 30min
또한, SiO2의 CMP 조건은 다음과 같다.
연마 압력 : 300g/㎠
정반(定盤) 회전수 : 30rpm
연마 헤드 회전수 : 30rpm
연마 패드 : IC-100(상품명)
슬러리 : NH4OH 베이스(흄드 실리카 함유)
유량 : 100cc/min
온도 : 25∼30℃
(d) Vth 조정 공정(도 3)
소자 영역의 SOI층(3)에 각종 불순물을 도입하여, MOSFET 보디부에서의 임계값 전압 Vth의 조정이 실행된다. 그 후에 희불산(希弗酸) 처리를 실행하여, SOI 활성층 영역에 남겨진 열 산화막(4)을 제거한다.
(e) 게이트 형성 공정(도 3)
소자 영역의 SOI층(3)에 소정 패턴으로 게이트 산화막(9)을 형성한 후, 폴리실리콘을 성막하고, 다시 에칭 가공에 의해 소정 형상의 게이트 전극(10)을 형성한다. 그 후에 필요한 불순물을 도입하고, 소스, 드레인이 형성되어 SOI형 MOSFET가 완성된다. 폴리실리콘의 성막 조건은 다음과 같다.
가스 : SiH4/N2/He(=100/200/400sccm)
압력 : 70Pa
기판 가열 온도 : 610℃
또, 폴리실리콘의 에칭 조건은 다음과 같다.
가스 : C2Cl3F3/SF6(=60/10sccm)
압력 : 1.3Pa
기판 온도 : 20℃
RF 파워 : 150W
이상과 같은 공정 (a) 내지 (e)로 이루어지는 제1 실시 형태에서는, 150nm 정도의 두꺼운 SOI층(3)에 STI 소자 분리 기술을 적용한 경우에, SOI층(3)의 측벽면에 접하는 부분, 및 SOI층(3) 주변에 접하는 매입 산화막(2)에 질소를 도입하여 SiON막(7)을 형성했으므로, 게이트 전극(10)이 SOI 활성층 영역으로부터 소자 분리 영역에 이르는 경계 영역에서, SOI 활성층 단부에서의 불순물이 매입 산화막(2) 중에 확산되는 것을 회피할 수 있다. 그러므로, 불순물 농도의 저하에 의한 임계값 전압이 낮은 기생 MOS를 억제할 수 있다.
(제2 실시 형태)
제2 실시 형태에서는, 메사형 분리법으로 소자 분리를 실행하여, 복수의 소자 영역이 분리 형성된다. 이 소자 분리 공정에서는, 질화막(Si3N4)과 산화막(SiO2)과의 적층막을 소자 분리 마스크로 하여, 소자 분리 영역으로부터 반도체층(SOI층)을 에칭에 의해 제거하고, 메사형으로 분리한다. 다음에, 질화 산화 처리에 의해 SOI층 측벽면에 SiON막이 형성된다. 최후에 산화막 및 전극을 형성하 여 MOSFET가 완성된다.
도 4는 메사형 분리된 SOI형 반도체 장치의 단면 구조를 나타내는 도면이다.
(a) 소자 분리 공정(도 4)
최초에, 실리콘 기판(11) 상에 매입 산화막(SiO2)(12)을 절연 기판으로 하는 SOI층(13)을 원하는 두께, 예를 들면 30nm까지 박막화한다. 그 후, SOI층(13)의 표면에 열 산화막(SiO2)을 6nm의 두께로 형성하고, 그 위에 감압 화학적 기상 성장(LP-CVD)법에 의해, 예를 들면, 100nm의 질화막(Si3N4)을 성막한다. LP-CVD법에 의한 Si3N4 성막의 조건은 제1 실시 형태의 경우와 동일하다.
또한, STI법의 경우와 동일하게, 소자 분리 영역(6)의 질화막(5)과 열 산화막(4)을 에칭 제거하고, SOI층(3)을 노출시켜 소자 분리 영역(6)의 SOI층(3)을 제거한다.
(b) 질소 도입 공정(도 4)
질화 산화 처리에 의해 SOI층(13)의 측벽면에 SiON막(14)을 4nm의 두께로 성막한다. 이 때, SOI층(13)의 주변부에 접하는 매입 산화막(SiO2)(12) 중에도 질소가 도입된다(도면에서는 × 표시로 나타냄). 여기에서, SiON막(14)의 성막 조건은 제1 스텝, 제2 스텝 모두 제1 실시 형태의 경우와 동일하다. 그 후, 소자 영역의 Si3N4막(14)은 HOT 인산에 의한 웨트 에칭 처리에 의해 제거된다.
(c) Vth 조정 공정(도 4)
소자 영역의 SOI층(13)에 각종 불순물을 도입하여, MOSFET 보디부에서의 임계값 전압 Vth의 조정이 실행된다. 그 후에 희(稀)불화 수소산 처리를 실행하여, SOI 활성층 영역에 남겨진 열 산화막을 제거한다.
(d) 게이트 형성 공정(도 4)
소자 영역의 SOI층(13)에, 소정 패턴으로 게이트 산화막(15)을 형성한 후, 폴리실리콘을 성막하고, 추가로 에칭 가공에 의해 소정 형상의 게이트 전극(16)을 형성한다. 그 후에 필요한 불순물을 도입하여, 소스, 드레인이 형성되어 SOI형 MOSFET가 완성된다. 폴리실리콘의 성막 조건, 및 에칭 조건은 제1 실시 형태와 동일하다.
도 5는 소자 분리 마스크의 제거 전에, SOI층의 측벽면에 Si3N4에 의한 사이드 월을 형성한 것을 나타낸다.
여기에서는, 전술한 (b) 질소 도입 공정 후에 있어서, LP-CVD법에 의해 50nm의 질화막(Si3N4)을 성막하여 에칭 처리를 실행한다. 이에 따라, SOI층(13) 측벽면의 SiON막(14)을 덮도록 Si3N4 사이드 월(17)이 형성된다. 여기에서, Si3
N4막의 에치 백 조건은 다음과 같다.
가스 : CF4/Ar(=50/950sccm)
압력 : 105Pa
기판 온도 : 10℃
RF 파워 : 200W
이상과 같은 공정 (a) 내지 (d)로 이루어지는 제2 실시 형태에서는, 얇은 SOI층에 메사형 소자 분리 기술을 적용한 경우에도, SOI층(13)의 측벽면에 접하는 부분, 및 SOI층 주변에 접하는 매입 산화막(12)에 질소를 도입하여 SiON막(14)을 형성했으므로, 게이트 전극(16)이 SOI 활성층 영역으로부터 소자 분리 영역에 이르는 경계 영역에서, SOI 활성층 단부에서의 불순물이 매입 산화막 중에 확산되는 것을 회피할 수 있다. 그러므로, 불순물 농도의 저하에 의한 임계값 전압이 낮은 기생 MOS를 억제할 수 있다.
그리고, SOI형 반도체 장치의 기판, 소자 분리 마스크, 각종 절연층 등은 전술한 실시 형태에서 설명한 재료에 한정되지 않는다. 예를 들면, 기판에는 전술한 실시 형태에서 사용한 실리콘 기판에 한정되지 않고, 각종 반도체 기판을 사용할 수 있다. 또, SOI 구조의 절연 기판을 구성하는 절연층으로서, 여기에서는 SiO2에 의한 매입 산화막을 사용하고 있지만, Si3N4, SiN, 또는 이들의 적층막, 또는 SiO
2, SiON, SiOF 등의 화합물인 절연 재료를 부가한 적층막을 사용할 수도 있다.
이상 설명한 것과 같이, 본 발명의 반도체 장치 제조 방법에 의하면, SOI형 반도체 장치로 SOI 활성층의 단부에서의 절연 기판에 대한 불순물 확산을 억제할 수 있으므로, 트랜지스터 에지부에서의 불순물 농도의 저하에 의한 임계값 전압이 낮은 기생 MOS의 발생을 억제함으로써, 트랜지스터 전체의 서브임계값 특성이 개선되어, 턴 오프 특성이 우수한 반도체 장치를 제공할 수 있다.
본 발명에 의하면, SOI형 반도체 장치에서 SOI 활성층의 단부에서의 절연 기판에 대한 불순물 확산을 억제할 수 있다.
Claims (9)
- 소자 분리 영역에 의해 구분된 소자 영역에 MOS 트랜지스터를 형성하는 반도체 장치에 있어서,절연 기판과,상기 절연 기판 상의 소자 영역에 형성된 반도체층과,상기 반도체층의 측벽면을 덮도록 형성된 절연층을 구비하고,상기 절연 기판의 표면 일부 및 상기 절연층에 질소 원자가 도입되어 있는, 반도체 장치.
- 제1항에 있어서,상기 반도체층은 실리콘인, 반도체 장치.
- 제1항에 있어서,상기 절연층은 SiON막을 포함하는, 반도체 장치.
- 제1항에 있어서,상기 절연 기판은 실리콘 기판 상에 형성된 실리콘 산화막인, 반도체 장치.
- 제1항에 있어서,상기 절연층에는 실리콘 산화막이 포함되어 있는, 반도체 장치.
- 절연 기판 상의 소자 분리 영역에 의해 구분된 소자 영역에 MOS 트랜지스터를 형성하는 반도체 장치의 제조 방법에 있어서,상기 절연 기판 상의 반도체층 중 소자 분리 영역으로부터 반도체층을 제거하는 소자 분리용 마스크를 형성하는 마스크 공정과,상기 소자 분리용 마스크를 사용하여 소자 분리 영역으로부터 반도체층을 제거하는 제거 공정과,상기 절연 기판에 대하여 질화 산화 처리를 실행하여, 상기 소자 영역의 반도체층 측벽면 및 상기 절연 기판 상의 반도체층과 접하는 부분에 질소 원자를 도입하는 질소 도입 공정과,상기 소자 영역의 반도체층에 불순물을 도입하여 활성층 영역을 형성하는 소자 형성 공정 및,상기 소자 영역에 산화막 및 전극을 형성하는 게이트 형성 공정을 포함하는 반도체 장치의 제조 방법.
- 제6항에 있어서,상기 절연 기판 상의 반도체층은 실리콘이며, 상기 소자 영역의 반도체층 측벽면에 SiON막을 형성하는 공정을 포함하고 있는, 반도체 장치의 제조 방법.
- 제6항에 있어서,상기 질소 도입 공정 후에, 상기 반도체층이 제거된 소자 분리 영역을 절연층으로 메워 평탄화 처리를 실시하는, 반도체 장치의 제조 방법.
- 제6항에 있어서,상기 질소 도입 공정 후에, 상기 소자 분리용 마스크를 제거하여 메사(Mesa)형 소자 분리를 실행하는, 반도체 장치의 제조 방법.
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