JP2003229577A - 半導体装置の製造方法。 - Google Patents

Abstract

(57)【要約】 【課題】 トレンチ素子分離構造を有する半導体装置の
寄生トランジスタを抑制する。 【解決手段】 半導体層（ＳＯＩ）１３の表面に熱酸化
膜２１、窒化膜２２を順に堆積し、ホトレジスト２３を
設け（ａ）、窒化膜２２と熱酸化膜２１をパターニング
し、これを素子分離領域形成用マスクとして半導体層１
３のエッチングを行いトレンチを形成し（ｂ）、半導体
層１３Ａの露出した表面に熱酸化膜１６を形成し
（ｃ）、窒化膜２２の縁部を除去し（ｄ）、半導体層１
３Ａの縁部１３ａにイオン注入により不純物を導入し
（ｅ）、トレンチに酸化膜１７を充填し、表面を平坦に
研磨してから素子分離領域形成用マスクを除去し
（ｆ）、半導体層１３Ａに熱酸化膜１４を形成した後、
ゲート電極１５を形成する。素子作製領域の縁部１３ａ
のみに高濃度の不純物を導入できるので、寄生トランジ
スタを抑制できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、トレンチ素子分離
構造を有する半導体装置の製造方法に関する。

【０００２】

【従来の技術】従来トレンチ素子分離構造を有する半導
体装置の製造方法の一例である、ＳＯＩ型半導体装置の
製造方法について図５を用いて説明する。

【０００３】まず、シリコン基板１０１、絶縁層（ＢＯ
Ｘ）１０２及び半導体層（ＳＯＩ）１０３がこの順に積
層された構造を有するＳＯＩ基板の半導体層１０３上に
シリコン酸化膜１０４、シリコン窒化膜（ＳｉＮ層）１
０５を堆積する。そしてフォトレジスト１０６を塗布
し、フォトリソグラフィ技術により素子分離形成領域を
開口し、フォトレジスト１０６をマスクに異方性ドライ
エッチングによりＳｉＮ層１０５、シリコン酸化膜１０
４を除去し、さらに、半導体層１０３をエッチングして
トレンチ溝ｓを形成する（図５（ａ））。

【０００４】次に、フォトレジスト１０６を除去し、全
面にアモルファスＳｉ膜１０７を堆積する（図５
（ｂ））。次に、９００〜１１００℃で熱酸化を行いア
モルファスＳｉ膜１０７を酸化し、熱酸化膜１０８を形
成する（図５（ｃ））。次にＣＶＤ酸化膜１０９を全面
に堆積し（図５（ｄ））、ＣＭＰによりＣＶＤ酸化膜１
０９をＳｉＮ層１０５が露出するまで除去する（図５
（ｅ））。

【０００５】次に、ＳｉＮ層１０５を熱燐酸により除去
し、トランジスタのしきい値調整及びウェル形成に必要
なイオンを半導体層１０３へ導入し、トランジスタのチ
ャネル形成領域（図示省略）を形成する。次に、シリコ
ン酸化膜１０４をＨＦ溶液で除去し（図５（ｆ））、ゲ
ート酸化膜１１０、ポリシリコン１１１を堆積する（図
５（ｇ））。この後、既知のゲート電極の加工及び不純
物添加、ソース、ドレイン領域の形成、層間絶縁膜の堆
積、コンタクト、配線を形成することでＳＯＩ型ＭＯＳ
トランジスタを作製している。

【０００６】図６にＭＯＳＦＥＴパターンの平面図を示
す。図中、Ａは素子作成領域、Ｂは素子分離領域、Ｇは
ゲート電極，Ｓはソース領域、Ｄはドレイン領域を示
す。

【０００７】従来、素子分離構造はＬＯＣＯＳ（Ｌｏｃ
ａｌ Ｏｘｉｄａｔｉｏｎ ｏｆＳｉｌｉｃｏｎ）法と
呼ばれる素子分離領域を選択的に熱酸化する方法により
形成されてきたが、この選択酸化時に横方向、つまり、
素子作製領域Ａに向かっても酸化が進んでしまう（Ｂｉ
ｒｄ’ｓ Ｂｅａｋ）ため、素子分離領域Ｂを縮小する
ことが難しく、デザインルールが０．２５μｍからは、
Ｓｉ基板にＲ１Ｅ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃ
ｈｉｎｇ）法でトレンチを形成し、該トレンチをバイア
スプラズマＣＶＤ酸化膜で充填してから、ＣＭＰ（Ｃｈ
ｅｍｉｃａｌＭｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎ
ｇ）により素子作製領域ＡのバイアスプラズマＣＶＤ酸
化膜を除去し、平坦化するトレンチ素子分離法が実用化
され始めた。従来半導体装置の製造方法のトレンチ形成
からＣＰＭまでのプロセスフローを図４（ａ）に示す。

【０００８】しかし、素子作製領域Ａの熱酸化膜をＨＦ
水溶液でエッチングする工程で、図７に示すように窪み
ａができてしまう（図７は図６に示したＭＯＳＦＥＴパ
ターンの円６１で示す部分の線分Ｙ−Ｙ′に沿った断面
の様子）。これはバイアスプラズマＣＶＤ酸化膜が熱酸
化膜よりも速くエッチングされてしまうためである。こ
の窪みａが原因で素子作製領域Ａの縁部では電界の集中
が起こり、この付近のチャネルが内側のチャネルよりも
先に導通してしまう。従って、このような窪みａのある
トレンチ素子分離形状では、図８に示すトランジスタの
１ｄ−Ｖｇ特性イのようにハンプ（Ｈｕｍｐ）が現れ、
オフ電流を増加させる（特性ロはＨｕｍｐの小さいＩｄ
−Ｖｇ特性を示す）。オフ電流の増加は消費電力の増加
につながり、半導体装置の高性能化を阻害する。

【０００９】

【発明が解決しようとする課題】上記素子作製領域Ａの
縁部の寄生トランジスタ抑制に関しては、各所で様々な
技術開発が行われており、２０００年には次のような技
術が公開特許公報として公開された。

【００１０】特開２０００−１８３１５１（Ｐ０００−
１８３１５１Ａ） この発明の概要は、素子作製領域縁部の酸化膜をエッチ
ングしてから、再度、酸化し、トレンチ素子分離構造を
形成すると言うもので、形状の改善により寄生トランジ
スタの抑制を図っている。

【００１１】特開２０００−８２８０８（Ｐ２０００−
８２８０８Ａ） この発明は形状の改善ではなく、不純物の外方拡散を防
ぐバリアを作製することで素子作製領域縁部でのしきい
値電圧低下を防ぎ、寄生トランジスタの問題を解決して
いる。何れにしろ、半導体装置の高性能化には寄生トラ
ンジスタの抑制は必要不可欠で、今、これを解決する技
術が強く求められている。

【００１２】本発明は、上記課題を解決すべくなされた
もので、上記外方拡散する不純物を補ってやる不純物導
入を素子作製領域の縁部に自己整合的に行うことができ
る半導体装置の製造方法を提供するものである。

【００１３】

【課題を解決するための手段】本発明は、トレンチ素子
分離構造を有する半導体装置の製造方法において、
（イ）半導体基板表面に熱酸化膜および窒化膜を順に堆
積する工程と、（口）素子分離領域を開口したバターン
でエッチングを行い、半導体基板に所望の深さのトレン
チを形成する工程と、（ハ）前記エッチングにより露出
した半導体基板表面に熱酸化膜を形成する工程と、
（二）素子作製領域縁部の前記窒化膜をエッチングによ
り除去する工程と、（ホ）前記素子作製領域縁部に不純
物を導入する工程と、（へ）前記トレンチに酸化膜を充
填し、素子作製領域のこれを研磨により除去してから、
同領域の窒化膜をエッチングする工程とを具備し、前記
素子作製領域の縁部にのみ、前記工程（ホ）において導
入した不純物を存在させることを特徴とする。

【００１４】前記工程（ホ）は、前記工程（ハ）より後
に行うことができる。また、前記工程（ホ）で導入され
る不純物は、第３族原子あるいは第５族原子である。ま
た、前記工程（ホ）の不純物導入は、イオン注入法で行
うことが好ましい。

【００１５】

【発明の実施の形態】以下、本発明をＳＯＩ（Ｓｉｌｉ
ｃｏｎ ｏｎ Ｉｎｓｕ１ａｔｏｒ）構造の半導体装置
の製造に適用した場合の実施の形態について説明する。 （実施の形態１）図１、図２を参照して実施の形態１に
係る半導体装置の製造方法を説明する。図１（ａ）〜
（ｇ）はゲート電極の幅方向に平行な垂直面で半導体基
板を切断した時の模式的な断面図（上記従来図６で言う
と線分Ｙ−Ｙ′含む垂直面での断面図）を示し、図２は
本発明のＭＯＳＦＥＴパターンの模式的な平面図を示
す。

【００１６】図１について、先ず、半導体支持基板（Ｓ
ｉ基板）１１、絶縁層（ＢＯＸ：Ｂｕｒｉｅｄ Ｏｘｉ
ｄｅ）１２および半導体層（ＳＯＩ）１３がこの順に積
層された構造を有するＳＯＩ基板１０を準備する。次
に、半導体層１３の上に素子分離領域Ｂ形成用マスク２
０を作成する。

【００１７】上記マスク２０の作成は、半導体層１３の
表面に熱酸化法にて厚さ８ｎｍのパッド酸化膜（ＳｉＯ
２）２１を形成した後、以下の表１に条件を例示するＬ
Ｐ−ＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ−Ｃｈｅｍｉｃ
ａ１ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法にてパッ
ド酸化膜２１上に厚さ１５０ｎｍのＳｉＮ層２２を形成
する。その後、リソグラフィー技術によりＳｉＮ層２２
の上にフォトレジスト２３を施す。この段階での断面構
造を図１（ａ）に示す。そしてドライエツチング技術に
よって、ＳｉＮ層２２およびパッド酸化膜２１をパター
ニングする。このようにして素子分離領域形成用マスク
２０を形成する。この素子分離領域形成用マスク２０
は、下からパッド酸化膜２１、ＳｉＮ層２２の２層で構
成されており、半導体層１３の素子作成領域Ａとなる部
分を被覆している。尚、ＳｉＮ層２２のドライエッチン
グ条件を以下の表２に例示する。

【００１８】

【表１】ＳｉＮ層形成条件 ＳｉＨ２Ｃ１２／ＮＨ３／Ｎ２＝５０／２００／２００
ｓｃｃｍ 圧力：７０Ｐａ 支持体加熱温度：７６０°Ｃ

【００１９】

【表２】ＳｉＮ層ドライエッチング条件 使用ガス：ＣＦ４／Ａｒ１００／９００ｓｃｃｍ 圧力：１０５Ｐａ ＲＦパワー：６００Ｗ 支持体加熱温度：１０°Ｃ 。

【００２０】更に、素子分離領域形成用マスク２０を用
いて半導体層１３の素子分離領域Ｂ部分を表３に例示す
るドライエッチング条件にて選択的に除去してパターニ
ングされた半導体層１３Ａの周辺にトレンチを形成す
る。この段階での断面構造を図１（ｂ）に示す。

【００２１】

【表３】半導体層（ＳＯＩ）ドライエッチング条件 使用ガスＣ４Ｆ８／Ｏ２／Ａｒ＝５／４／１００ｓｃｃ
ｍ 圧力：５．３Ｐａ ＲＰパワー：４００Ｗ 支持体加熱温度：１０°Ｃ 。

【００２２】次に上記半導体層１３Ａの露出している側
壁（＝トレンチの側壁）に熱酸化法にて、例えば、４．
８ｍｍの熱酸化膜(ＳｉＯ２)１６を形成する。この段階
での断面構造を図１（ｃ）に示す。その後、素子作製領
域Ａを覆っている素子分離形成用マスク２０のＳｉＮ層
２２の縁部をエッチングにより後退させ素子分離形成用
マスク２０′とする。このエッチングは、例えば、１５
５℃の熱リン酸に５分間、素子分離領域形成用マスク２
０を浸漬することによって行うことができる。パターニ
ングされた半導体層１３Ａの縁部を基準とした素子分離
領域形成用マスク２０′のＳｉＮ層２２′縁部の後退量
ｔを例えば、２０ｎｍとする。この段階での断面構造を
図１（ｄ）に示す。

【００２３】その後、素子分離領域形成用マスク２０′
で被置されていない半導体層１３Ａの領域１３ａにイオ
ン注入にて不純物を導入する。この段階での断面構造を
図１（ｅ）に示す。この不純物を導入は、先ず、リソグ
ラフィー技術に基づき、Ｐチャネル型半導体装置を形成
すべき半導体層１３Ａの領域全体をイオン注入用マスク
（図示せず）で覆い、素子分離領域形成用マスク２０′
のＳｉＮ層２２′で被覆されていない半導体層１３Ａの
領域１３ａにおけるＮチャネル型半導体装置を形成すべ
き半導体層の領域に不純物としてフッ素（Ｂ）をイオン
注入にて導入し、不純物導入領域１３ａ′を形成する。
次いで、イオン注入用マスクを除去し、リソグラフィー
技術に基づき、Ｎチャネル型半導体装置を形成すべき半
導体層１３Ａの領域全体をイオン注入用マスク（図示せ
ず）で覆い、素子分離領域形成用マスク２０′のＳｉＮ
層２２′で被覆されていない半導体層１３Ａの領域１３
ａにおけるＰチャネル型半導体装置を形成すべき半導体
層の領域に不純物としてリン（Ｐ）をイオン注入法にて
導入し、不純物導入領域１３ａ′を形成する。イオン注
入の条件を、以下の表４に例示する。尚、イオン注入さ
れた不純物は素子分離領域形成用マスク２０′のＳｉＮ
層２２やＳＯＩ基板１０の絶縁層１２の表面にも存在す
るが、これらの不純物の図示は省略した。

【００２４】

【表４】 イオン注入条件 Ｂのイオン注入 注入エネルギー：１０ｋｅＶ ドーズ量：８Ｅ１３／ｃｍ２ Ｐのイオン注入 注入エネルギー：３０ｋｅＶ ドーズ量：４Ｅ１３／ｃｍ２ 。

【００２５】以後は、公知のトレンチ素子分離形成法に
より、素子分離領域のトレンチをバイアスプラズマＣＶ
Ｄ酸化膜１７で埋め、ＣＭＰを行い、表面を平坦化して
から、ウェット処理によって素子分離領域形成用マスク
２０′を除去する。このようにして、素子作製領域Ａの
縁部にのみ、不純物濃度の高いトレンチ素子分離構造が
できる。この段階での断面構造を図１（ｆ）に示す。引
き続き、ゲート絶縁膜１４を熱酸化法にて形成し、その
上面にゲート材のポリシリコン層１５をＣＶＤ法で堆積
してから、パターニングすることによって図２のように
ゲート電極Ｇを形成する。この段階での断面構造を図１
（ｇ）に示す。その後、露出した素子作製領域Ａにイオ
ン注入を行うことによって、ゲート電極Ｇの近傍にエク
ステンション領域を形成し、ゲート電極Ｇの側壁にゲー
トサイドウォールを形成した後、露出した素子作製領域
Ａにイオン注入を行い、ソース領域Ｓおよびドレイン領
域Ｄを形成する）。これ以降は公知の技術で配線層を形
成することでＳＯＩ構造を有する半導体装置を得ること
ができる。

【００２６】実施形態１におけるトレンチ形成からＣＭ
Ｐまでのプロセスフローを図４（ｂ）に示す。実施形態
１によれば、トレンチ側壁に熱酸化膜を形成した後に素
子分離領域形成用マスクのＳＩＮ膜の一部を除去して補
償不純物導入を行なっているので、素子作製領域の縁部
にのみに不純物濃度の高いトレンチ素子分離構造が得ら
れ、素子作製領域縁部の不純物濃度を高くできる。 （実施の形態２）図３を参照して実施の形態２に係る半
導体装置の製造方法を説明する。図３の（ａ）〜（ｇ）
はゲート電極の幅方向に平行な垂直面で半導体基板を切
断した時の模式的な断面図（上記従来図６で言うと線分
Ｙ−Ｙ′含む垂直面での断面図）である。

【００２７】先ず、半導体支持基板（Ｓｉ基板）１１、
絶縁層（ＢＯＸ）１２および半導体層（ＳＯＩ）１３が
この順に積層された構造を有するＳＯＩ基板１０を準備
する。次に、半導体層１３上に素子分離領域形成用マス
ク２０を作成する。マスク２０の作成は、半導体層１３
の表面に熱酸化法にて厚さ８ｎｍのパッド酸化膜（Ｓｉ
Ｏ２）２１を形成した後、ＬＰ−ＣＶＤ法にてパッド酸
化膜２１上に厚さ１５０ｎｍのＳｉＮ層２２を形成す
る。その後、リソグラフィー技術およびドライエッチン
グ技術によって、ＳｉＮ層２２およびパッド酸化膜２１
をパターニングする。この段階での断面構造を図３
（ａ）に示す。このようにして得られた素子分離領域形
成用マスク２０は、下からバッド酸化膜２１、ＳｉＮ層
２２の２層で構成されており、素子を形成すべき半導体
層１３を被覆している。尚、ＳｉＮ層２２形成条件およ
びドライエッチング条件は、具体的には上記表１および
表２に例示したものと同様で良い。更に、素子分離領域
形成用マスク２０を用いて半導体層１３をドライエッチ
ングにより選択的に除去してパターニングされた半導体
層１３Ａを形成する。この段階での断面構造を図３
（ｂ）に示す。ドライエッチング条件は上記表３に例示
したものと同様で良い。

【００２８】次に素子作製領域Ａを覆っている素子分離
形成用マスク２０のＳｉＮ層２２の縁部をエッチングに
より後退させ、素子分離形成用マスク２０′とする。こ
のエッチングは、例えば、１５５℃の熱リン酸に５分
間、素子分離領域形成用マスク２０を浸漬することによ
って行うことができる。パターニングされた半導体層１
３Ａの縁部を基準とした素子分離領域形成用マスク２
０′のＳｉＮ層２２′の縁部後退量ｔを例えば、２０ｎ
ｍとする。この段階での断面構造を図３（ｃ）に示す。
そして、露出した半導体層１３Ａの側壁（トレンチの側
壁）に熱酸化法にて、例えば、４．８ｎｍの熱酸化膜
（ＳｉＯ２）１６を形成する。この段階での断面構造を
図３（ｄ）に示す。

【００２９】その後、素子分離領域形成用マスク２０′
のＳｉＮ層２２′で被覆されていない半導体層１３Ａの
領域１３ａに不純物を導入する。この段階での断面構造
を図３（ｅ）に示す。この不純物の導入は、先ず、リソ
グラフィー技術に基づき、Ｐチャネル型半導体装置を形
成すべき半導体層１３Ａの領域全体をイオン注入用マス
ク（図示せず）で覆い、素子分離領域形成用マスク２
０′で被覆されていない半導体層１３Ａの領域１３ａの
Ｎチャネル型半導体装置を形成すべき半導体層の領域に
不純物としてホウ素（Ｂ）をイオン注入にて導入し、不
純物導入領域１３ａ′を形成する。次いで、イオン注入
用マスクを除去し、リソグラフィー技術に基づき、Ｎチ
ャネル型半導体装置を形成すべき半導体層（ＳＯＩ）１
３の領域全体をイオン注入用マスク（図示せず）で覆
い、素子分離領域形成用マスク２０′で被覆されていな
い半導体層１３Ａの領域のＰチャネル型半導体装置を形
成すべき半導体層の領域に不純物としてホウ素（Ｐ）を
イオン注入法にて導入し、不純物導入領域１３ａ′を形
成する。イオン注入の条件は上記表４に例示したのと同
様とすれば良い。尚、イオン注入された不純物はＳｉＮ
層２２や絶縁層１２の表面にも存在するが、これらの不
純物の図示は省略した。

【００３０】以後は、公知のトレンチ素子分離形成法に
より、素子分離領域のトレンチをバイアスプラズマＣＶ
Ｄ酸化膜１７で埋め、ＣＭＰを行い、表面を平坦化して
から、ウェット処理によって素子分離領域形成用マスク
を除去する。上記により素子作製領域Ａの縁部にのみ、
不純物濃度の高いトレンチ素子分離構造ができる。この
段階での断面構造を図３（ｆ）に示す。引き続き、ゲー
ト絶縁膜１４を熱酸化法にて形成し、その上面にゲート
材のポリシリコン層１５をＣＶＤ法で堆積してから、パ
ターニングすることによってゲート電極Ｇ（１５）を形
成する。この段階での断面構造を図３（ｇ）に示す。

【００３１】その後、露出した素子作製領域Ａにイオン
注入を行うことによって、ゲート電極１５の近傍にエク
ステンション領域を形成し、ゲート電極Ｇ（１５）の側
壁にゲートサイドウォールを形成した後、露出した素子
作製領域Ａにイオン注入を行い、ソース領域Ｓおよびド
レイン領域Ｄを形成する（図２参照）。これ以降は公知
の技術で配線層を形成することでＳＯＩ構造を有する半
導体装置を得ることができる。

【００３２】実施形態２におけるトレンチ形成からＣＭ
Ｐまでのプロセスフローを図４（ｃ）に示す。実施形態
２によれば、素子分離領域形成用マスクのＳｉＮ膜の一
部を除去しトレンチ側壁に熱酸化膜を形成した後に補償
不純物導入を行なっているので、素子作製領域の縁部に
のみに不純物濃度の高いトレンチ素子分離構造が得ら
れ、素子作製領域縁部の不純物濃度を高くできる。

【００３３】以上、本発明を実施の形態１、２に基づき
説明したが、本発明はこれらに限定されるものではな
い。上記実施の形態１、２において説明した各種数値や
条件は例示であり、便宜、変更することができる。実施
の形態１、２においては、イオン注入法にて不純物導入
領域を形成したが、不純物導入領域の形成はこれに限定
されず、例えば、固相拡散法にて形成することもでき
る。また、不純物導入領域はゲート電極を形成すべき領
域の下方の素子作製領域縁部にのみ存在していれば良
く、ソースおよびドレイン領域を構成する素子作製領域
の縁部には、存在していても、いなくても良い。

【００３４】

【発明の効果】本発明の半導体装置の製造方法によれ
ば、トレンチ側壁に熱酸化膜を形成した後に補償不純物
導入を行なっているので、素子作製領域の縁部にのみに
不純物濃度の高いトレンチ素子分離構造が得られ、素子
作製領域縁部の不純物濃度を高くできるので、不純物が
外方拡散しても、また、素子分離領域の素子作製領域と
の境界部分の窪みにより、素子作製領域縁部で電界集中
が起きても寄生トランジスタを抑制可能である。それ
故、リーク電流の少ない半導体装置を製造することがで
きる。

【００３５】また、本発明の不純物導入は自己整合的に
行えるので専用のマスクを新たに追加する必要がなく、
コスト増も最低限に抑えられる。

【図面の簡単な説明】

【図１】本発明の実施の形態１に係る半導体装置の製造
方法を説明するための、半導体基板をゲート電極の長さ
方向に切断した状態を模式的に示す断面図。

【図２】本発明に係るＭＯＳＦＥＴパターンの模式的な
平面図。

【図３】本発明の実施の形態２に係る半導体装置の製造
方法を説明するための、半導体基板をゲート電極の長さ
方向に切断した状態を模式的に示す断面図。

【図４】本発明の実施の形態１、２及び従来方法を示す
プロセスフロー図。

【図５】従来例に係る半導体装置の製造方法を説明する
ための、半導体基板をゲート電極の長さ方向に切断した
状態を模式的に示す断面図。

【図６】従来ＭＯＳＦＥＴパターン平面図。

【図７】図６のＭＯＳＦＥＴパターンの線分Ｙ−Ｙ′に
沿った断面の様子を示す断面図。

【図８】ＭＯＳＦＥＴのＩｄ−Ｖｇ特性を示すグラフ。

【符号の説明】

１０…ＳＯＩ基板、半導体基板、 １１…シリコン基
板、１２…絶縁層（ＢＯＸ）、 １３…半導体層（Ｓ
ＯＩ）、１３ａ′…不純物導入領域、 １４…ゲート
絶縁膜、１５…ポリシリコン層、 １６…トレンチ側
壁の熱酸化膜、１７…ＣＶＤ酸化膜、２０…素子分離領
域形成用マスク、 ２１…パッド酸化膜、熱酸化膜、
２２…ＳｉＮ層、 ２３…フォトレジスト、Ａ…素
子作成領域、 Ｂ…素子分離領域、 Ｇ…ゲート
電極、Ｓ…ソース領域、 Ｄ…ドレイン領域

フロントページの続き Ｆターム(参考） 5F032 AA01 AA34 AA44 AA77 AC01 CA17 DA04 DA23 DA24 DA27 DA33 DA43 DA78 5F110 AA30 BB04 CC02 DD05 DD13 EE09 EE31 EE45 FF02 FF23 GG02 GG12 GG32 GG34 GG52 HJ13 HM15 NN62 NN65

Claims (4)

【特許請求の範囲】
1. 【請求項１】 トレンチ素子分離構造を有する半導体装
   置の製造方法において、（イ）半導体基板表面に熱酸化
   膜および窒化膜を順に堆積する工程と、（口）素子分離
   領域を開口したバターンでエッチングを行い、半導体基
   板に所望の深さのトレンチを形成する工程と、（ハ）前
   記エッチングにより露出した半導体基板表面に熱酸化膜
   を形成する工程と、（二）素子作製領域縁部の前記窒化
   膜をエッチングにより除去する工程と、（ホ）前記素子
   作製領域縁部に不純物を導入する工程と、（へ）前記ト
   レンチに酸化膜を充填し、素子作製領域のこれを研磨に
   より除去してから、同領域の窒化膜をエッチングする工
   程とを具備し、前記素子作製領域の縁部にのみ、前記工
   程（ホ）において導入した不純物を存在させることを特
   徴とする半導体装置の製造方法。
2. 【請求項２】 請求項１において、前記工程（ホ）は、
   前記工程（ハ）より後に行われることを特徴とする請求
   項１記載の半導体装置の製造方法。
3. 【請求項３】 請求項１において、前記工程（ホ）で導
   入される不純物は、第３族原子あるいは第５族原子であ
   ることを特徴とする請求項１記載の半導体装置の製造方
   法。
4. 【請求項４】 請求項１において、前記工程（ホ）の不
   純物導入は、イオン注入法で行うことを特徴とする第１
   項記載の半導体装置の製造方法。