JP2005327867A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】ストレスの原因となるＳＴＩに代わる素子分離構造を備えた半導体装置を提供する。
【解決手段】Ｓｉ基板４１の主面を複数の素子領域に区分する分離領域上に堆積分離構造４６を形成した後、素子領域上にエピタキシャル成長部分４７ａを成長させるとともに堆積分離構造４６上に多結晶シリコン部分４７ｂを形成する。堆積分離構造４６は、エピタキシャル層の成長が相対的に生じにくいシリコン酸化膜４３を形成する工程と、エピタキシャル層の成長が相対的に生じやすい窒化膜４４を形成する工程と、窒化膜４４およびシリコン酸化膜４３をパターニングする工程を実行して作製する。多結晶シリコン部分４７ｂを堆積分離構造４６上から除去する平坦化工程を行なった後、エピタキシャル成長部分４７ａに形成されたチャネル領域を有する少なくとも１つのユニポーラトランジスタを形成する。
【選択図】図３

Description

本発明は、素子分離構造を有する半導導体装置およびその製造方法に関している。

従来の半導体集積回路装置では、トランジスタ素子を相互に電気的に分離するため、基板表面にＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）構造が形成されていた。しかし、設計ルールが０．２５〜０．１８μｍとなる世代のＬＳＩからは、より高い集積度を実現するため、基板表面に０．３μｍ程度の浅い溝を形成し、その溝の内部を絶縁物で埋めるトレンチ分離（ＳＴＩ：Shallow Trench Isolation）技術が使用されるようになってきた。

以下、図６から図８を参照しながらＳＴＩを有する半導体装置の製造方法を説明する。

まず、図６（ａ）に示すように単結晶のシリコン基板１０を用意した後、図６（ｂ）に示すように、シリコン基板１０上に保護酸化膜（シリコン酸化膜）１２、ポリシリコン（多結晶シリコン）膜１４、および窒化膜１６をこの順序で成長させることによって積層構造を形成する。窒化膜１６は、後に行う平坦化工程でＣＭＰ用パッド層として機能することになる。

次に、図６（ｃ）に示すように、上記の積層構造をパターニングすることにより、積層構造に開口部１８を形成する。この開口部１８は、例えば図７に示すような平面レイアウトを有している。この開口部１８は、素子分離領域上に形成され、図７に示すようにパターニングされた窒化膜１６は、素子領域を覆う位置に存在している。

このあと、開口部１８を介してシリコン基板１０の表面をエッチングすることにより、図６（ｄ）に示すように、溝（深さ：例えば０．２〜０．４μｍ）２０を形成する。溝２０の内壁面を１１００℃程度の温度で熱酸化することにより、図６（ｅ）に示すように熱酸化膜２２を形成した後、図６（ｆ）に示すように、シリコン酸化膜２４でシリコン基板１０の全面を覆う。このとき、溝２０の内部はシリコン酸化膜２４によって完全に埋められる。このようなシリコン酸化膜２４は、例えばプラズマＣＶＤ法によって堆積される。プラズマＣＶＤ法によってシリコン酸化膜２４を形成した場合は、シリコン酸化膜２４の緻密性を高めるため、窒素雰囲気中において、例えば１１００℃で３０分程度の熱処理が行なわれる。

このあと、ＣＭＰ法により、シリコン酸化膜２４の上面を研磨することにより、図６（ｇ）に示すような平坦化を行なう。平坦化処理は、ＣＭＰ用パッド層として機能する窒化膜１６が露出するまで行なわれる。次に、図６（ｈ）に示すように、シリコン酸化膜２４のうちの不要部分をエッチングした後、図６（ｉ）に示すように窒化膜１６およびポリシリコン１４をエッチングする。

この後、図６（ｊ）に示すように保護シリコン酸化膜１２を除去すれば、ＳＴＩ２６を有する構造が得られる。ＳＴＩ２６は、シリコン酸化膜１４のうち溝２０の内部に残された部分から形成されている。

次に、図６（ｋ）に示すように、ゲート構造２８およびソース／ドレイン領域（Ｓ／Ｄ領域）３０が形成され、トランジスタ素子が形成される。

なお、ＳＴＩの形成方法の従来例は、例えば特許文献１などに記載されている。
特開２００４−４７５２７号公報

上記のＳＴＩによれば、ＬＯＣＯＳよりも素子分離領域の占有面積を縮小できるため、より高い集積化に適しているが、ＳＴＩの存在がトランジスタ素子の活性領域に対してストレスを与え、このストレスによってトランジスタの電気特性が変化するという問題がある。

図８は、図６（ａ）から（ｋ）に示す方法で製造されたＭＯＳ型トランジスタの断面を模式的に示している。Ｓ／Ｄ領域３０を構成している不純物拡散層（ソース３０ａおよびドレイン３０ｂ）には、ＳＴＩ２６から矢印で示す方向にストレスが及んでいる。このようなストレスは、チャネル領域、ソース３０ａおよびドレイン３０ｂを含む活性領域が単結晶のシリコンから形成されているのに対して、ＳＴＩ２６の主要部分がシリコン酸化膜（ＳｉＯ₂）から形成され、両者の間に熱膨張率係数の差が存在することに起因して生じる。従来の製造方法では、ＳＴＩ２６が形成された後も、高温の熱処理が複数回実行されるため、上記の熱膨張係数の差に起因して大きなストレスが蓄積されてゆく。このようなストレスは接合リークなどの原因となるため、トランジスタの特性を劣化させる。

本発明は、上記ストレスの原因となる従来のＳＴＩに代わるような新しい素子分離構造を備えた新規な半導体装置およびその製造方法を提供することにある。

本発明による半導体装置の製造方法主面を有する半導体層を備えた基板を用意する工程（Ａ）と、前記半導体層の主面を複数の素子領域に区分する分離領域上に堆積分離構造を形成する工程（Ｂ）と、前記半導体層の主面における前記複数の素子領域上にエピタキシャル層を成長させるとともに、前記堆積分離構造上に非単結晶半導体層を形成する工程（Ｃ）と、少なくとも前記非単結晶半導体層を前記堆積分離構造上から除去する平坦化工程（Ｄ）と、前記エピタキシャル層に形成されたチャネル領域を有する少なくとも１つのユニポーラトランジスタを形成する工程（Ｅ）とを含む半導体装置の製造方法であって、前記工程（Ｂ）は、前記エピタキシャル層の成長が相対的に生じにくい第１の材料から第１絶縁層を形成する工程（ｂ１）と、前記エピタキシャル層の成長が相対的に生じやすい第２の材料から第２絶縁層を形成する工程（ｂ２）と、前記第２絶縁層および第１絶縁層をパターニングする工程（ｂ３）とを含み、前記工程（ｂ１）、（ｂ２）、（ｂ３）を実行することにより、前記第２絶縁層を上面に有する前記堆積分離構造を形成する。

好ましい実施形態において、前記工程（Ｃ）において、前記堆積分離構造の前記第１絶縁層上には非単結晶半導体の層を成長させないようにする。

好ましい実施形態において、前記工程（Ｃ）は、シリコンおよびＧｅを含む単結晶半導体層を成長させる工程（ｃ１）を含み、前記平坦化工程（Ｄ）の後、前記工程（Ｅ）の前に、前記単結晶半導体層上に歪みシリコン層を選択的に成長させる工程を行なう。

好ましい実施形態において、前記平坦化工程（Ｄ）は、ＣＭＰ法により、前記第２絶縁層が露出するまで前記非単結晶半導体層を研磨する工程を含む。

好ましい実施形態において、前記工程（ｂ３）は、前記堆積分離構造の側面が逆テーパー形状を有するように前記第２絶縁層および第１絶縁層をパターニングする。

好ましい実施形態において、前記第１の材料は二酸化シリコンであり、前記第２の材料は窒化シリコンから形成されている。

好ましい実施形態において、前記ユニポーラ素子は、ＭＯＳ型トランジスタである。

本発明の半導体装置は、主面を有する半導体層を備えた基板と、前記半導体層の主面を複数の素子領域に区分する分離領域上に形成された堆積分離構造と、前記半導体層の主面における前記複数の素子領域の少なくとも１つの素子領域上に選択的に成長したエピタキシャル層と、前記エピタキシャル層に形成されたチャネル領域を有する少なくとも１つのユニポーラトランジスタとを備え、前記堆積分離構造の側面は、主として、前記エピタキシャル層の成長が相対的に生じにくい第１の材料から形成され、かつ、前記堆積分離構造の上面は、前記エピタキシャル層の成長が相対的に生じやすい第２の材料から形成されている。

好ましい実施形態において、前記堆積分離構造は、前記第１の材料からなる下層と、前記第２の材料からなる上層とを含む積層構造を有している。

好ましい実施形態において、前記第１の材料は二酸化シリコンであり、前記第２の材料は窒化シリコンから形成されている。

好ましい実施形態において、前記エピタキシャル層は、シリコンおよびＧｅを含む層と、歪シリコン層とを含む積層構造を有している。

好ましい実施形態において、前記工程（ｂ３）は、前記堆積分離構造の側面が逆テーパー形状を有するように前記第２絶縁層および第１絶縁層をパターニングする。

好ましい実施形態において、前記ユニポーラ素子は、ＭＯＳ型トランジスタである。

本発明によれば、半導体層の主面を複数の素子領域に区分する分離領域上に堆積分離構造を形成する工程（Ｂ）が、エピタキシャル層の成長が相対的に生じにくい第１の材料から第１絶縁層を形成する工程（ｂ１）と、エピタキシャル層の成長が相対的に生じやすい第２の材料から第２絶縁層を形成する工程（ｂ２）と、第２絶縁層および第１絶縁層をパターニングする工程（ｂ３）とを含み、工程（ｂ１）、（ｂ２）、（ｂ３）を実行することにより、第２絶縁層を上面に有する前記堆積分離構造を形成する。このため、堆積分離構造を形成した後、各素子領域上にエピタキシャル層を成長させるとともに、堆積分離構造上に非単結晶半導体層を形成する工程（Ｃ）を行なうとき、堆積分離構造の側面からの非単結晶半導体の成長を抑制しながら、素子領域および堆積分離構造の上面に結晶性に優れたエピタキシャル層を成長させることができる。この結果、素子分離構造からのストレスに起因して特性が劣化することない半導体装置を作製することが可能になる。

本発明では、まず、半導体層を備えた基板を用意する。このような基板には、典型的にはシリコン単結晶基板やＳＯＩ基板が含まれる。全体がシリコンから構成されるシリコン単結晶基板の場合、基板の全体が「半導体層」を構成しているといえる。以下において、このような半導体層の主面を簡単に「基板表面」と称することとする。

次に、素子分離のための「堆積分離構造」を上記の基板表面に形成する。「堆積分離構造」とは、基板表面を複数の素子領域に区分する領域（分離領域）上に堆積された素子分離のための電気絶縁構造物である。

本発明では、この堆積分離構造を基板表面に形成した後、この堆積分離構造が形成されていない領域、すなわち素子領域の上に、エピタキシャル層を成長させる。このエピタキシャル成長に際して、堆積分離構造の上にも非単結晶半導体層を形成するが、このように堆積分離構造上に存在する非単結晶半導体層は、後に行う平坦化工程で除去することになる。

本発明で最も特徴的な点は、堆積分離構造の構成にある。より具体的には、本発明における堆積分離構造は、エピタキシャル層の成長が相対的に生じにくい第１の材料からなる第１絶縁層と、エピタキシャル層の成長が相対的に生じやすい第２の材料からなる第２絶縁層とを含んでおり、最上層には第２絶縁層が位置している。

このような構成の堆積分離構造を基板表面に形成した後に、上述のエピタキシャル成長を行うと、堆積分離構造の側面に露出している第１絶縁層上には半導体の層を成長させないようにしながら、堆積分離構造の上面に露出している第２絶縁層上には半導体層を成長させることができる。この結果、堆積分離構造の側面から水平方向には半導体層の成長がほとんど進行することなく、結晶性に優れたエピタキシャル層を素子領域上に選択的に成長させることが可能になる。

上記のエピタキシャル成長工程では、シリコンの単結晶層や、シリコンおよびＧｅの両方を含むＳｉＧｅ単結晶半導体層を成長させることができる。前述したように、このようなエピタキシャル成長工程の後に平坦化工程を行なうため、堆積分離構造の第２絶縁層上に成長した非単結晶半導体層は基板から除去され、素子領域のエピタキシャル成長層は堆積分離構造によって相互に分離された状態になる。

以下、図面を参照しながら、本発明による好ましい実施形態を説明する。

（実施形態１）
図１から図３を参照して本発明の第１の実施形態を説明する。

まず、図１（ａ）に示すようにシリコン基板４１を用意する。本実施形態で使用するシリコン基板４１は主面（上面）が（００１）面の単結晶シリコンウェハである。

次に、シリコン基板４１の主面を１１００℃程度の温度で熱酸化することにより、図１（ｂ）に示すようにシリコン基板４１の主面上に保護シリコン酸化膜（厚さ：１５〜３０ｎｍ）４２を形成する。

このあと、図１（ｃ）に示すように、保護シリコン酸化膜４２上にシリコン酸化膜４３を形成した後、その上に窒化膜４４を積層する。シリコン酸化膜４３は、シリコン基板４１の主面を熱酸化することによって作製してもよいし、また、ＣＶＤ法などの薄膜堆積技術によって保護シリコン酸化膜４２上に成長させてもよい。シリコン酸化膜４３の厚さは、例えば２００〜６００ｎｍの範囲に設定され、好ましくは２００〜５００ｎｍの範囲に設定される。窒化膜４４は、例えばＣＶＤ法によってシリコン酸化膜４３上に堆積される。窒化膜４４の厚さは、シリコン酸化膜４３の厚さよりも小さく、例えば１５〜２００ｎｍの範囲に設定され、好ましくは５０〜１５０ｎｍの範囲に設定される。

次に、図１（ｄ）に示すように、窒化膜４４上にレジストマスク４５を形成する。このレジストマスク４５は、公知のフォトリソグラフィ工程で作製される。具体的には、窒化膜４４上にレジスト層を形成した後、そのレジスト層に対して所定のフォトマスクを介して光を照射し、所望パターンの潜像をレジスト層に形成する。その後、レジスト層を現像することにより、露光部分または非露光部分を現像液中に溶解させ、レジストマスク４５を得ることができる。

このようにパターニングされたレジストマスク４５をエッチングマスクとして用い、窒化膜４４のうちレジストマスク４５によって覆われていない露出部分をエッチングする。窒化膜４４のエッチングに引き続き、レジストマスク４５を除去することなく、下地のシリコン酸化膜４３および保護シリコン酸化膜４２の露出部分をエッチングする。このようなエッチングは、異方性の高い反応性イオンエッチング（ＲＩＥ）などによって好適に実行される。このエッチングのあと、レジストマスク４５を除去すれば、図１（ｅ）に示す堆積分離構造４６を得ることができる。堆積分離構造４６の最上層には窒化膜４４が存在しているため、堆積分離構造４６の上面は窒化膜から形成されているが、堆積分離構造４６の側面の大部分は、シリコン酸化膜４２のエッチングされた面（側面）から構成されている。

本実施形態における堆積分離構造４６は、シリコン基板４１の主面において、トランジスタなどの素子が形成される領域（素子領域）以外の素子分離領域上に形成される。図２は、堆積分離構造４６を示す斜視図である。図２からわかるように、堆積分離構造４６は、素子領域を取り囲むように形成されている。堆積分離構造４６の平面レイアウトは任意であり、図２に示すものに限定されない。堆積分離構造４５の平面レイウトは、図１（ｄ）に示すレジストマスク４５のパターンによって規定される。

次に、図１（ｆ）を参照する。堆積分離構造４６が形成されたシリコン基板４１を不図示のエピタキシャル装置における成長室内部にロードし、エピタキシャル成長工程を実行する。本実施形態では、シリコンのエピタキシャル成長を行なうため、ジクロロシラン、モノシラン、ジシラン、および／またはトリシランなどの原料ガスを用い、公知の方法で選択成長を実行する。成長温度は例えば５００〜６００℃の範囲に設定される。この選択成長では、シリコン基板４１の主面（素子領域）に対してはエピタキシャル成長を行うが、シリコン酸化膜４３上にはシリコンがほとんど成長しない条件で行なう。ただし、窒化膜４４上には多結晶シリコンが成長する条件を選択する。

このような条件で選択的にエピタキシャル成長を行なうと、図１（ｆ）に示すように、堆積分離構造４６を覆うシリコン層４７を形成することができる。シリコン層４７は、シリコン基板４１の主面から成長した単結晶部分と、堆積分離構造４６の窒化膜４４上に成長した多結晶部分とを含んだ構成を有している。

次に、図３（ａ）から（ｃ）を参照しながら、上記選択成長の様子をさらに詳しく説明する。

まず、成長の初期的な段階では、図３（ａ）に示すように、単結晶シリコンがシリコン基板４１の主面（素子領域）から上方に成長し、エピタキシャル成長部分４７ａを形成する。このとき、堆積分離構造４６の上面には窒化膜４４が存在しているため、その窒化膜４４上にも多結晶シリコン部分４７ｂが成長する。

さらに成長が進行すると、図３（ｂ）に示すように、堆積分離構造４６によって困れている空間を単結晶シリコン部分４７ａで埋めることができる。

さらに成長を進行させると、窒化膜４４上に成長したシリコンと素子領域に成長したシリコンとが一体化した構成が得られる。

なお、各図面においては、シリコン層４７の上面が平坦であるかのように記載されているが、現実のシリコン層４７の上面は平坦ではなく、凹凸を有している。シリコン層４７のうち、堆積分離構造４６の上に成長した多結晶部分４７ｂの上面レベルは、素子領域の上に成長したエピタキシャル成長部分４７ａの上面レベルに比べて、高くなる場合もあれば、低くなる場合もある。窒化膜４４上の成長レートと素子領域上の成長レートとが略等しい場合は、シリコン層４７のうち、堆積分離構造４６の上に成長した多結晶シリコン部分４７ｂの上面レベルが、素子領域上に成長したエピタキシャル成長部分４７ａの上面レベルよりも高くなる。しかし、窒化膜４４上の成長レートが素子領域上の成長レートに比べて充分に小さい場合は、堆積分離構造４６の上に成長した多結晶シリコン部分４７ｂの上面レベルが素子領域の上に成長したエピタキシャル成長部分４７ａの上面レベルよりも低くなる場合がある。これらの成長レートや成長時間を調節することにより、シリコン成長層４７の上面の平坦性を向上することが可能である。

なお、シリコン成長層４７の上面には、単結晶のエピタキシャル成長部分４７ａと多結晶部分４７ｂとの間などに微細な隙間が存在している場合もあるが、図示していない。

次に、堆積分離構造４６上に存在する多結晶部分４７ｂを除去するため、ＣＭＰによる平坦化工程を行なう。平坦化工程は、堆積分離構造４６の上面が露出するまで行なう。こうして、図１（ｇ）に示すように、略平坦な上面を有するエピタキシャル成長層４７ａ（活性層）を得ることができる。

この平坦化工程では、シリコンを研磨・除去する条件でＣＭＰを行なうため、下地の窒化膜４４の存在が研磨工程の終端を規定するＣＭＰ用パッドとして利用される。平坦化工程は、窒化膜４４が出現するまで実行するが、この窒化膜４４は、最終的な素子の動作に必要の無い構成要素であるため、平坦化工程で一部または全部が除去されてしまっても問題はない。

この後、公知の方法でゲート絶縁膜４８、ゲート電極４９、ソース／ドレインなどが形成され、図１（ｈ）に示すようなトランジスタ素子が完成する。この後、層間絶絶縁膜の堆積、コンタクトホールの形成、および配線の形成などの公知の工程が実行されて半導体装置が完成する。図では、単一のトランジスタ素子のみが記載されているが、実際には１つの基板上に多数のトランジスタ素子が集積され、他の不図示の回路素子とともに配線によって集積回路が構成されることになる。

このように、本実施形態によれば、素子分離に必要な絶縁構造物が基板の上に形成された後において、エピタキシャル層（トランジスタの活性領域）が形成されるため、熱応力に基づく大きなストレスが活性領域に印加されにくい。このため、従来のＳＴＩに起因して生じるような大きなストレスがトランジスタ素子（活性領域）に印加されず、トランジスタ素子の電気特性が安定化する。

なお、本実施形態では、素子分離のため構造を基板主面よりも上に形成した後にシリコンのエピタキシャル成長を行っているが、堆積分離構造の側面には多結晶シリコンが成長しくくなる構成を採用しているため、素子領域に結晶性の優れたエピタキシャル層を形成することができる。このため、電流リークなどが生じにくく、特性に優れたトランジスタを作製することが可能になる。もしも、堆積分離構造の側面上にシリコンが成長すると、素子領域内に多結晶シリコンが含まれ、トランジスタの特性が劣化してしまう。

また、本実施形態では、堆積分離構造の上面には上方向に多結晶シリコンが成長する条件でエピタキシャル成長を行なうため、堆積分離構造の全体を覆うようにシリコン層を形成できる。このため、ＣＭＰを行う際に露出している基板の最上面がシリコン面であり、平坦化処理を実行しやすくなる。また、堆積分離構造の上面がＣＭＰ用パッドとして機能する窒化膜から形成されているため、平坦化処理を適切に終了しやすい。

なお、堆積分離構造４６の側面からシリコンの成長が進行しないようにエピタキシャル成長条件を選択するためには、窒化膜４４の厚さｔ２をシリコン酸化膜４３の厚さｔ１に比べて相対的に小さくすることが好ましい。窒化膜４４が厚すぎると、窒化膜４４の側面に多結晶シリコンが成長し、それが素子領域内のシリコンの結晶性を劣化させる可能性があるからである。このため、窒化膜４４の厚さｔ２はシリコン酸化膜４３の厚さｔ１よりも小さく設定することが好ましく、ｔ２はｔ１の７０％以下であるが望ましい。

本実施形態では、堆積分離構造４６をシリコン酸化膜４３と窒化膜４４の積層物から形成しているが、他の絶縁材料の組み合わせによって堆積分離構造４６を作製しても良い。また、堆積分離構造４６に含まれる絶縁層の数も２層以上であればよく、本実施形態における層の数に限定されない。

（実施形態２）
半導体装置の消費電力を低減し、動作速度を向上するため、歪みシリコン技術の研究が進んでいる。歪みシリコン層をチャネル層に用いれば、従来のシリコン層に比べて電子移動度で約２．２倍、正孔移動度で約１．４倍の向上が実現可能となる。この歪みシリコン層は、格子緩和したＳｉＧｅ層の上にシリコン層を成長させることによって得られる。シリコンに対してＳｉＧｅは結晶の格子間隔が若干大きいため（Ｇｅ組成３０％のＳｉＧｅ層の格子定数はシリコン層の格子定数に対して１％程度大きい。）、ＳｉＧｅ上に成長したシリコンには引っ張り歪みが生じることになる。本実施形態では、このような歪みシリコン技術に本発明を適用する。

まず、実施形態１について説明した方法と同様の方法により、図４（ａ）に示す堆積分離構造４６を形成する。前述したように、堆積分離構造４６は、シリコン基板４１の主面において、トランジスタなどの素子が形成される領域（素子領域）以外の素子分離領域上に形成される。

次に、図４（ｂ）に示すように、エピタキシャル成長工程を実行して、緩和ＳｉＧｅ層７６を形成する。本実施形態では、ＳｉＧｅのエピタキシャル成長を行なうために、ジクロロシラン、モノシラン、ジシラン、トリシランなどのＳｉの原料ガスと、ゲルマンや四弗化ゲルマンなどのＧｅの原料ガスとを混合したガスを用い、公知の方法で選択成長を実行する。成長温度は例えば５００〜６００℃の範囲に設定される。

この選択成長では、シリコン基板４１の主面に対してはＳｉＧｅのエピタキシャル成長が進行するが、シリコン酸化膜上にはＳｉＧｅがほとんど成長しない。ただし、本実施形態では、窒化膜上に多結晶ＳｉＧｅが成長する条件を選択する。

このような条件でＳｉＧｅのエピタキシャル成長行なうと、図４（ｂ）に示すように、堆積分離構造４６を覆うＳｉＧｅ層７６を形成することができる。ＳｉＧｅ層７６は、シリコン基板４１の主面から成長した単結晶部分（エピタキシャル成長部分）と、堆積分離構造４６の窒化膜４４上に成長した多結晶部分とを含んだ構成を有している。

次に、堆積分離構造４６上に存在する多結晶部分を除去するため、ＣＭＰによる平坦化工程を行なう。平坦化は、堆積分離構造４６の上面が露出するまで行なう。こうして、図４（ｃ）に示すように、略平坦な上面を有する緩和ＳｉＧｅのエピタキシャル成長部分７６ａを得ることができる。

次に、図４（ｄ）に示すように、緩和ＳｉＧｅのエピタキシャル成長層７６ａの上に歪みＳｉ層７７をエピタキシャル成長させる。歪みＳｉ層７７の厚さは、例えば５〜３０ｎｍの範囲に設定される。

この後、公知の方法でゲート絶縁膜４８、ゲート電極４９、ソース／ドレインなどが形成され、図４（ｅ）に示すようなトランジスタ素子を形成する。

本実施形態によれば、前述した第１の実施形態から得られる効果を同様に得ることができるとともに、それに加えて、緩和ＳｉＧｅエピタキシャル成長層上に成長したシリコン層に引っ張り歪みが生じるため、トランジスタのキャリア移動度を高めることができるという効果が得られる。

なお、上記の各実施形態では、いずれも断面が略長方形となる堆積分離構造を形成しているが、堆積分離構造の断面は、例えば図５に示すような逆テーパー形状を有していてもよい。選択成長条件によってはエピタキシャル成長層にファセットが形成される。図５に示すような堆積分離構造を用いると、ファセットと堆積分離構造との間の隙間を小さくすることが可能になるという効果が得られる。

上記実施形態では、エピタキシャル層にＭＯＳ型トランジスタを形成しているが、素子分離の必要な他のタイプのユニポーラ素子を形成しても良い。また、堆積分離構造を形成した後に行うエピタキシャル成長の諸条件は適宜適切な条件が採用されるが、その成長温度は１００〜９００℃の範囲内に設定されることが好ましい。

本発明によれば、ＳＴＩを有する半導体装置で問題となるストレスに起因する特性劣化を生じさせない新規な素子分離構造を備えた半導体装置が提供される。

（ａ）から（ｈ）は、本発明による半導体装置の製造方法の第１の実施形態を示す工程断面図である。 堆積分離構造４６を示す斜視図である。 （ａ）から（ｃ）は、第１の実施形態におけるエピタキシャル成長を示す工程断面図である。 （ａ）から（ｅ）は、本発明による半導体装置の製造方法の第２の実施形態を示す工程断面図である。 逆テーパーを有する堆積分離構造の断面図である。 （ａ）から（ｋ）は従来の半導体装置の製造方法を示す工程断面図である。 図６に示される開口部１８の平面レイアウト図である。 従来の半導体装置のおけるストレスを示す断面図である。

符号の説明

１０ シリコン基板
１２ 保護酸化膜（シリコン酸化膜）
１４ ポリシリコン（多結晶シリコン）膜
１６ 窒化膜
１８ 開口部
２０ 溝
２４ シリコン酸化膜
２６ ＳＴＩ
３０ ソース／ドレイン領域（Ｓ／Ｄ領域）
４１ シリコン基板
４２ 保護シリコン酸化膜
４３ シリコン酸化膜
４４ 窒化膜
４５ レジストマスク
４６ 堆積分離構造
４７ シリコン層
４７ａ エピタキシャル成長部分
４７ｂ 多結晶シリコン部分
７６ａ ＳｉＧｅエピタキシャル成長層
７７ 歪みＳｉ層

Claims (13)

1. 主面を有する半導体層を備えた基板を用意する工程（Ａ）と、
   前記半導体層の主面を複数の素子領域に区分する分離領域上に堆積分離構造を形成する工程（Ｂ）と、
   前記半導体層の主面における前記複数の素子領域上にエピタキシャル層を成長させるとともに、前記堆積分離構造上に非単結晶半導体層を形成する工程（Ｃ）と、
   少なくとも前記非単結晶半導体層を前記堆積分離構造上から除去する平坦化工程（Ｄ）と、
   前記エピタキシャル層に形成されたチャネル領域を有する少なくとも１つのユニポーラトランジスタを形成する工程（Ｅ）と、
   を含む半導体装置の製造方法であって、
   前記工程（Ｂ）は、
   前記エピタキシャル層の成長が相対的に生じにくい第１の材料から第１絶縁層を形成する工程（ｂ１）と、
   前記エピタキシャル層の成長が相対的に生じやすい第２の材料から第２絶縁層を形成する工程（ｂ２）と、
   前記第２絶縁層および第１絶縁層をパターニングする工程（ｂ３）と、
   を含み、
   前記工程（ｂ１）、（ｂ２）、（ｂ３）を実行することにより、前記第２絶縁層を上面に有する前記堆積分離構造を形成する、半導体装置の製造方法。
2. 前記工程（Ｃ）において、前記堆積分離構造の前記第１絶縁層上には非単結晶半導体の層を成長させないようにする、請求項１に記載の製造方法。
3. 前記工程（Ｃ）は、シリコンおよびＧｅを含む単結晶半導体層を成長させる工程（ｃ１）を含み、
   前記平坦化工程（Ｄ）の後、前記工程（Ｅ）の前に、前記単結晶半導体層上に歪みシリコン層を選択的に成長させる工程を行なう、請求項１または２に記載の製造方法。
4. 前記平坦化工程（Ｄ）は、ＣＭＰ法により、前記第２絶縁層が露出するまで前記非単結晶半導体層を研磨する工程を含む、請求項１から３のいずれかに記載の製造方法。
5. 前記工程（ｂ３）は、前記堆積分離構造の側面が逆テーパー形状を有するように前記第２絶縁層および第１絶縁層をパターニングする請求項１から４のいずれかに記載の製造方法。
6. 前記第１の材料は二酸化シリコンであり、前記第２の材料は窒化シリコンから形成されている請求項１から５のいずれかに記載の製造方法。
7. 前記ユニポーラ素子は、ＭＯＳ型トランジスタである請求項１から５のいずれかに記載の製造方法。
8. 主面を有する半導体層を備えた基板と、
   前記半導体層の主面を複数の素子領域に区分する分離領域上に形成された堆積分離構造と、
   前記半導体層の主面における前記複数の素子領域の少なくとも１つの素子領域上に選択的に成長したエピタキシャル層と、
   前記エピタキシャル層に形成されたチャネル領域を有する少なくとも１つのユニポーラトランジスタと、
   を備え、
   前記堆積分離構造の側面は、主として、前記エピタキシャル層の成長が相対的に生じにくい第１の材料から形成され、かつ、前記堆積分離構造の上面は、前記エピタキシャル層の成長が相対的に生じやすい第２の材料から形成されている、半導体装置。
9. 前記堆積分離構造は、前記第１の材料からなる下層と、前記第２の材料からなる上層とを含む積層構造を有している、請求項８に記載の半導体装置。
10. 前記第１の材料は二酸化シリコンであり、前記第２の材料は窒化シリコンから形成されている請求項８または９記載の半導体装置。
11. 前記エピタキシャル層は、シリコンおよびＧｅを含む層と、歪シリコン層とを含む積層構造を有している請求項８から１０のいずれかに記載の半導体装置。
12. 前記工程（ｂ３）は、前記堆積分離構造の側面が逆テーパー形状を有するように前記第２絶縁層および第１絶縁層をパターニングする請求項８から１１のいずれかに記載の半導体装置。
13. 前記ユニポーラ素子は、ＭＯＳ型トランジスタである請求項８から１２のいずれかに記載の半導体装置。