JPS58190040A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS58190040A JPS58190040A JP7310582A JP7310582A JPS58190040A JP S58190040 A JPS58190040 A JP S58190040A JP 7310582 A JP7310582 A JP 7310582A JP 7310582 A JP7310582 A JP 7310582A JP S58190040 A JPS58190040 A JP S58190040A
- Authority
- JP
- Japan
- Prior art keywords
- film
- silicon
- etching
- silicon dioxide
- dioxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法、特にその素子分離構造
の製造方法に関するものである。
の製造方法に関するものである。
現在、相補型ＭＯ８Ｌランジスタのように深い拡散層領
域をもった素子の高集積化の開発が進んでいる。そして
このような深い拡散層領緘ヲもった素子の高集積化に対
しては、微細素子寸法でかつ深さ方向に対しても十分な
素子分離機能をもった素子分離方法が要求されてくる。
域をもった素子の高集積化の開発が進んでいる。そして
このような深い拡散層領緘ヲもった素子の高集積化に対
しては、微細素子寸法でかつ深さ方向に対しても十分な
素子分離機能をもった素子分離方法が要求されてくる。
従来半導体基板に溝全形成しこの溝に多結晶シリコン全
埋め込みその多結晶シリコンの一部を酸化して素子間に
絶縁領域を形成する方法はよく知られている。第１図（
ａｌ 、 （ｂｌ 、 （Ｃ） 、 ｆｄｌは従来の製
造方法＋ｍ明するための図で、主要工程釦おける該絶縁
領域の模式的断面図を順會追って示したものである。
埋め込みその多結晶シリコンの一部を酸化して素子間に
絶縁領域を形成する方法はよく知られている。第１図（
ａｌ 、 （ｂｌ 、 （Ｃ） 、 ｆｄｌは従来の製
造方法＋ｍ明するための図で、主要工程釦おける該絶縁
領域の模式的断面図を順會追って示したものである。
まずシリコン結晶基板１１の表面に熱酸化法により二酸
化珪素膜１２を形成し、その上に窒化珪素膜１３全形成
し、さらに後に溝部となるべき領域以外の領域をホトレ
ジスト膜１４で被った。
化珪素膜１２を形成し、その上に窒化珪素膜１３全形成
し、さらに後に溝部となるべき領域以外の領域をホトレ
ジスト膜１４で被った。
（（ａ）図）
次いで前記ホトレジスト膜１４を耐エツチングマスクと
して溝部上の窒化珪素膜１３および二酸化珪素膜１２を
エツチング除去しさらにシリコン基板ｌｌをエツチング
除去して溝を形成した後ホトレジスト膜１４を除去し、
次いで熱酸化法により溝部表面に薄い二酸化珪素膜１５
を形成し、次に多結晶シリコン膜１６ｉ成長させて溝を
埋めた（（ｂ）図）。通常溝を形成するだめのエツチン
グは、横方向の寸法シフトを少くするためにドライエツ
チングが用いられている。
して溝部上の窒化珪素膜１３および二酸化珪素膜１２を
エツチング除去しさらにシリコン基板ｌｌをエツチング
除去して溝を形成した後ホトレジスト膜１４を除去し、
次いで熱酸化法により溝部表面に薄い二酸化珪素膜１５
を形成し、次に多結晶シリコン膜１６ｉ成長させて溝を
埋めた（（ｂ）図）。通常溝を形成するだめのエツチン
グは、横方向の寸法シフトを少くするためにドライエツ
チングが用いられている。
次いで前記多結晶ンリコン膜１６に表面よりエツチング
除去してゆきシリコン表面付近でＩＥめ、溝内部にのみ
多結晶シリコン１６′を残した（（Ｃ）図）。
除去してゆきシリコン表面付近でＩＥめ、溝内部にのみ
多結晶シリコン１６′を残した（（Ｃ）図）。
次いで前記窒化珪素膜１３′全耐酸化マスクとして、溝
部に残っているポリシリコンの表面を酸化して厚い酸化
膜１７全形成した（（ｄ）図）。
部に残っているポリシリコンの表面を酸化して厚い酸化
膜１７全形成した（（ｄ）図）。
しかしながら従来のこの素子分離構造の製造方法は、溝
部に埋められた多結晶シリコンを酸化して溝上部に二酸
化珪素膜を形成する際第１図（ｄ）図に示したようＫい
わゆるバーズビークが生じるという重大な欠点を有して
いる。このバーズビークが生じることによって素子形成
領域幅が減少してしまい、マスク寸法に忠実な寸法の素
子間分離領域を形成することが困難であり、高集積化に
対する重大な障害であった。
部に埋められた多結晶シリコンを酸化して溝上部に二酸
化珪素膜を形成する際第１図（ｄ）図に示したようＫい
わゆるバーズビークが生じるという重大な欠点を有して
いる。このバーズビークが生じることによって素子形成
領域幅が減少してしまい、マスク寸法に忠実な寸法の素
子間分離領域を形成することが困難であり、高集積化に
対する重大な障害であった。
本発明はこのバーズビークを非常に小さく抑よることに
より設計寸法に忠実な寸法を有する素子領域および素子
分離領域を形成することができ、従って高集積化が可能
な半導体装置の素子分離構造の製造方法を提供すること
全目的としている。
より設計寸法に忠実な寸法を有する素子領域および素子
分離領域を形成することができ、従って高集積化が可能
な半導体装置の素子分離構造の製造方法を提供すること
全目的としている。
本発明によれば半導体結晶基板表面に窒化珪素膜を形成
し、次いで該窒化珪素膜上に二酸化珪素膜を形成し、次
いで該二酸化珪素膜上に後ＩＫｍｋ形成するべき領域以
外の部分に耐エツチング膜を形成し、次いで前記二酸化
珪素膜、前記窒化珪素膜を各々エツチング除去した後さ
らに前記耐エツチング膜およびエツチングされないで残
った前記二酸化珪素膜を耐エツチングマスクとして前記
半導体結晶基板をエツチングして溝全形成し、次いで前
記耐エツチング膜を除去し、次いで熱酸化法により前記
溝部の表面に二酸化珪素膜を形成し、次いで多結晶シリ
コンを成長させて前記溝部を埋め、次いで前記多結晶シ
リコンを前記窒化珪素膜上に形成された前記二酸化珪素
膜表面までエツチング除去してゆき表面を平担にし、次
いで前記窒化珪素膜上に形成された前記二酸化珪素膜を
エツチング除去し、次いで前記窒化珪素膜を耐酸化マス
クとして前記溝部の前記多結晶シリコンの表面を酸化す
ることを特徴とする半導体装置の製造方法を得る。
し、次いで該窒化珪素膜上に二酸化珪素膜を形成し、次
いで該二酸化珪素膜上に後ＩＫｍｋ形成するべき領域以
外の部分に耐エツチング膜を形成し、次いで前記二酸化
珪素膜、前記窒化珪素膜を各々エツチング除去した後さ
らに前記耐エツチング膜およびエツチングされないで残
った前記二酸化珪素膜を耐エツチングマスクとして前記
半導体結晶基板をエツチングして溝全形成し、次いで前
記耐エツチング膜を除去し、次いで熱酸化法により前記
溝部の表面に二酸化珪素膜を形成し、次いで多結晶シリ
コンを成長させて前記溝部を埋め、次いで前記多結晶シ
リコンを前記窒化珪素膜上に形成された前記二酸化珪素
膜表面までエツチング除去してゆき表面を平担にし、次
いで前記窒化珪素膜上に形成された前記二酸化珪素膜を
エツチング除去し、次いで前記窒化珪素膜を耐酸化マス
クとして前記溝部の前記多結晶シリコンの表面を酸化す
ることを特徴とする半導体装置の製造方法を得る。
以下本発明の典型的な一実施例について第２図を用いて
詳釘る。
詳釘る。
第２図ｆａ） 、 （ｂ） 、 ｆｃ） 、 ｆｄ）
、 （ｅ） 、 （ｆ）は該−実施例を説明するだめの
図で主要工轡における絶縁領域の５− 模式的断面図全順を追って示した図である。
、 （ｅ） 、 （ｆ）は該−実施例を説明するだめの
図で主要工轡における絶縁領域の５− 模式的断面図全順を追って示した図である。
まず半導体結晶基板としてＰ型シリコン結晶基板２１を
用いその表面に熱酸化法により二酸化珪素膜２２を形成
し、さらＫその表面にＣＶＤ法により窒化珪素膜２３お
よび二酸化珪素膜２３Ａｔ”各々形成した後、その上に
溝部形成領域以外の部分をホトレジスト膜２４で被った
（（ａ）図）。
用いその表面に熱酸化法により二酸化珪素膜２２を形成
し、さらＫその表面にＣＶＤ法により窒化珪素膜２３お
よび二酸化珪素膜２３Ａｔ”各々形成した後、その上に
溝部形成領域以外の部分をホトレジスト膜２４で被った
（（ａ）図）。
次いで前記ホトレジスト膜２４を耐エツチングマスクと
して前記二酸化珪素膜２３Ａ、前記窒化珪素膜２３．前
記二酸化珪素膜２２ｉ各々エツチング除去し、さらに前
記ホトレジスト膜２４および前記二酸化珪素膜２３Ａ’
を耐エツチングマスクとして前記シリコン基板２１をエ
ツチング除去し１１１Ａを形成した後前記ホトレジスト
膜２４會除去した（市）図）。１ｌｌＡｔ−形成するエ
ツチングはエツチングの際横方開拡がりの小さい反応性
スパッタエツチング等のドライエツチングを用いるのが
好ましい。
して前記二酸化珪素膜２３Ａ、前記窒化珪素膜２３．前
記二酸化珪素膜２２ｉ各々エツチング除去し、さらに前
記ホトレジスト膜２４および前記二酸化珪素膜２３Ａ’
を耐エツチングマスクとして前記シリコン基板２１をエ
ツチング除去し１１１Ａを形成した後前記ホトレジスト
膜２４會除去した（市）図）。１ｌｌＡｔ−形成するエ
ツチングはエツチングの際横方開拡がりの小さい反応性
スパッタエツチング等のドライエツチングを用いるのが
好ましい。
次いで前記溝Ａの表面に熱酸化法によυ二酸化珪素膜２
５ｆ：形成し、さらに溝Ａの底部にチャン６− ネルストッパとして基板と同一導電型不純物として例え
ばボロンＢ’ｌ（イオン注入し、次にウェハー全体Ｋ（
ｕＤ法により厚い多結晶のシリコン２６み多結晶シリコ
ン２６′ヲ残した（（ｄ）図）。
５ｆ：形成し、さらに溝Ａの底部にチャン６− ネルストッパとして基板と同一導電型不純物として例え
ばボロンＢ’ｌ（イオン注入し、次にウェハー全体Ｋ（
ｕＤ法により厚い多結晶のシリコン２６み多結晶シリコ
ン２６′ヲ残した（（ｄ）図）。
次いで前記二酸化珪素膜２３人′會エツチング除去した
（（ｅ）図）。
（（ｅ）図）。
次いで前記窒化珪素膜２３′を耐酸化マスクとして熱酸
化法により溝部に形成した前記多結晶シリコン２６′ヲ
酸化し、＠人の上部に厚い二酸化珪素膜２７ｉ形成した
（（ｆ）図）。
化法により溝部に形成した前記多結晶シリコン２６′ヲ
酸化し、＠人の上部に厚い二酸化珪素膜２７ｉ形成した
（（ｆ）図）。
本発明は第２図（ａ）に示す通り窒化珪素膜２３の一ヒ
に二酸化珪素膜２３人を形成するところに従来製造方法
との大きな相違がある。この二酸化珪素膜２３Ａ７１ｉ
：形成することＫより溝に埋めた多結晶シリコンの表面
の高さを容易にその周囲のシリコン基板表面の高さより
高くすることができるため、次の熱酸化によって溝ｈｓ
Ｋ二酸二酸化珪素膜酸形成際に二酸化珪素膜の素子領域
へのしみ込み即ちバーズビークを非常に小さく抑えるこ
とができるという効果がある。従来の製造方法である二
酸化珪素膜、及びその上に形成した窒化珪素膜という２
層構造ではシリコン基板の界面よ膜上に多結晶シリコン
を残すことは、成長させる多結晶７す：＋７７７） Ｍ
ＦＪのバラツキにより非常に困難でアル。
に二酸化珪素膜２３人を形成するところに従来製造方法
との大きな相違がある。この二酸化珪素膜２３Ａ７１ｉ
：形成することＫより溝に埋めた多結晶シリコンの表面
の高さを容易にその周囲のシリコン基板表面の高さより
高くすることができるため、次の熱酸化によって溝ｈｓ
Ｋ二酸二酸化珪素膜酸形成際に二酸化珪素膜の素子領域
へのしみ込み即ちバーズビークを非常に小さく抑えるこ
とができるという効果がある。従来の製造方法である二
酸化珪素膜、及びその上に形成した窒化珪素膜という２
層構造ではシリコン基板の界面よ膜上に多結晶シリコン
を残すことは、成長させる多結晶７す：＋７７７） Ｍ
ＦＪのバラツキにより非常に困難でアル。
又従来方法によシ本発明と同じような効果音生み出そう
として二酸化珪素膜および窒化珪素膜の膜厚を厚くした
時には好ましくない結果しか得られない。
として二酸化珪素膜および窒化珪素膜の膜厚を厚くした
時には好ましくない結果しか得られない。
即ち下地の二酸化珪素膜を厚くした時は後にこの二酸化
珪素膜を除去する際にせっかく厚く形成した溝上部の二
酸化珪素膜が薄くなるという欠点が生じる０又窒化珪素
膜を厚くすると膜形成時および熱酸化の際に７リコンウ
エノ・−と該窒化珪素膜と熱膨張係数差によりシリコン
基板ノｚ ＋ Ｋ欠陥が生じるという欠点がある。さら
に本実施例では窒化珪素膜上に形成した二酸化珪素膜に
は、３μｍ以上の深いＳｔ影形成る際に耐エツチングマ
スクとなる効果もある。実施例でも述べたように溝形成
時においては、サイドエツチング量を小さくするために
ドライエ、チング技術を用いるのが望ましいが、深い溝
全形成する時にホトレジストがエツチングさｎて耐エツ
チングマスクとしての働きをなさないことがある。この
時でも本発明においてはその下の二酸化珪素膜がホトレ
ジストの代わりに耐エツチングマスクとなり容易に深い
溝の形成が可能となる。
珪素膜を除去する際にせっかく厚く形成した溝上部の二
酸化珪素膜が薄くなるという欠点が生じる０又窒化珪素
膜を厚くすると膜形成時および熱酸化の際に７リコンウ
エノ・−と該窒化珪素膜と熱膨張係数差によりシリコン
基板ノｚ ＋ Ｋ欠陥が生じるという欠点がある。さら
に本実施例では窒化珪素膜上に形成した二酸化珪素膜に
は、３μｍ以上の深いＳｔ影形成る際に耐エツチングマ
スクとなる効果もある。実施例でも述べたように溝形成
時においては、サイドエツチング量を小さくするために
ドライエ、チング技術を用いるのが望ましいが、深い溝
全形成する時にホトレジストがエツチングさｎて耐エツ
チングマスクとしての働きをなさないことがある。この
時でも本発明においてはその下の二酸化珪素膜がホトレ
ジストの代わりに耐エツチングマスクとなり容易に深い
溝の形成が可能となる。
以上本発明の一実施例としてＰ型シリコン基板を用いて
説明したが、本発明がＰ型とＮ型とを入れ替えても可能
なことは当然である。
説明したが、本発明がＰ型とＮ型とを入れ替えても可能
なことは当然である。
また本実施例では窒化珪素膜上の二酸化珪素膜をエツチ
ングするとき工、チングのマスクとしてホトレジストヲ
用いたが窒化珪素膜１．多結晶シリコン膜等でもよい。
ングするとき工、チングのマスクとしてホトレジストヲ
用いたが窒化珪素膜１．多結晶シリコン膜等でもよい。
又本発明は相補型ＭＯ８）ランジスタのように深い拡散
層領域をもった素子における素子分離に適用さｎた時に
最もその特徴を生かすことができるが、一方通常の浅い
拡散層領域をもった素子例９− Ｌ Ｉｄ ｎチャンネルＭＯＳトランジスタを用いたも
のＫおける素子分離に適用しても、本発明が高集積化に
適した素子分離法であることは言うまでもない。
層領域をもった素子における素子分離に適用さｎた時に
最もその特徴を生かすことができるが、一方通常の浅い
拡散層領域をもった素子例９− Ｌ Ｉｄ ｎチャンネルＭＯＳトランジスタを用いたも
のＫおける素子分離に適用しても、本発明が高集積化に
適した素子分離法であることは言うまでもない。
以上述べた通ｐ本発明によれば、累子分＃構造全形成す
る際二酸化珪素膜の素子領域へのしみ込み量が非常に小
さく抑えられマスク寸法に忠実な素子分離が可能となり
、さらに深い拡散層領域をもった素子においても素子分
＃幅を広くとる必要はなく高集積化に適した、半導体装
置の素子分離構造の製造方法が得られる。
る際二酸化珪素膜の素子領域へのしみ込み量が非常に小
さく抑えられマスク寸法に忠実な素子分離が可能となり
、さらに深い拡散層領域をもった素子においても素子分
＃幅を広くとる必要はなく高集積化に適した、半導体装
置の素子分離構造の製造方法が得られる。
第１図（ａｔ ｆｂｌ （ｃ） （ｄｌの各図は、従来
知られている製造方法によって禦子間分離領域の形成を
行なったときの生卵工程における素子分離領域の断面を
順を追って示した模式的断面図であり、第２図（ａ）
（ｂＪ（ｃ） （ｄ） （ｅｌ ｆｆ）の各図は、本発
明の一実施例を説明するための図で主要工程における素
子分離領域の断面を順を追って示した模式的断面図であ
る。 １０− 図において各記号はそれぞｎ次のものを示すＯｌｌ：シ
リコン基板、１２：二酸化珪素膜、１３．１３’ ：窒
化珪素膜、１４：ホトレジスト膜、１５：二酸化珪素膜
、１６．１６’：多結晶シリコン、１７：二酸化珪素膜
、２１：シリコン基板、２２゜２２′二二酸化珪素膜、
２３．２３’：窒化珪素膜、２３Ａ、２３Ａ’：二酸化
珪素膜、２４：ホトレジスト膜、２５：二酸化珪素膜、
２６．２６’：多結晶シリコン、２７：二酸化珪素膜、
Ａ：１ｌ１１．Ｂ：チャンネルストノパ。 代Ｉｌ！人プＩＪ１１！士 内 原 晋１１− ＜ａ） ＜４） すｆ 図 （才） 才２図
知られている製造方法によって禦子間分離領域の形成を
行なったときの生卵工程における素子分離領域の断面を
順を追って示した模式的断面図であり、第２図（ａ）
（ｂＪ（ｃ） （ｄ） （ｅｌ ｆｆ）の各図は、本発
明の一実施例を説明するための図で主要工程における素
子分離領域の断面を順を追って示した模式的断面図であ
る。 １０− 図において各記号はそれぞｎ次のものを示すＯｌｌ：シ
リコン基板、１２：二酸化珪素膜、１３．１３’ ：窒
化珪素膜、１４：ホトレジスト膜、１５：二酸化珪素膜
、１６．１６’：多結晶シリコン、１７：二酸化珪素膜
、２１：シリコン基板、２２゜２２′二二酸化珪素膜、
２３．２３’：窒化珪素膜、２３Ａ、２３Ａ’：二酸化
珪素膜、２４：ホトレジスト膜、２５：二酸化珪素膜、
２６．２６’：多結晶シリコン、２７：二酸化珪素膜、
Ａ：１ｌ１１．Ｂ：チャンネルストノパ。 代Ｉｌ！人プＩＪ１１！士 内 原 晋１１− ＜ａ） ＜４） すｆ 図 （才） 才２図
Claims (1)
- 半導体結晶基板表面に窒化珪素膜全形成し、次いで該窒
化珪素膜上に二酸化珪素膜を形成し、次いで該二酸化珪
素膜上に後１ｃ溝全形成するべき領域以外の部分に耐エ
ツチング膜を形成し、次いで前記二酸化珪素膜、前記窒
化珪素Ｍを各々エツチング除去した後さらに前記耐エツ
チング膜およびエンチングさｎないで残った前記二酸化
珪素膜を耐エツチングマスクとして前記半導体結晶基板
をエツチングして溝を形成し、次いで前記耐エツチング
膜を除去し、次いで熱酸化法により前記溝部の表面に二
酸化珪素膜を形成し、次いで多結晶シリコン全成長させ
て前記溝部を埋め、次いで前記多結晶シリコンを前記窒
化珪素膜上に形成さｎた前記二酸化珪素膜表面までエツ
チング除去してゆき表面を平担にし、次いで前記窒化珪
素膜上に形成された前記二酸化珪素膜をエツチング除去
し、次いで前記窒化珪素膜全耐酸化マスクとして前記鍔
部の前記多結晶シリコンの表面を酸化することを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7310582A JPS58190040A (ja) | 1982-04-30 | 1982-04-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7310582A JPS58190040A (ja) | 1982-04-30 | 1982-04-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58190040A true JPS58190040A (ja) | 1983-11-05 |
Family
ID=13508686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7310582A Pending JPS58190040A (ja) | 1982-04-30 | 1982-04-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58190040A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4994406A (en) * | 1989-11-03 | 1991-02-19 | Motorola Inc. | Method of fabricating semiconductor devices having deep and shallow isolation structures |
| US5106777A (en) * | 1989-09-27 | 1992-04-21 | Texas Instruments Incorporated | Trench isolation process with reduced topography |
| EP0562127A1 (en) * | 1991-10-14 | 1993-09-29 | Nippondenso Co., Ltd. | Method for fabrication of semiconductor device |
| US5661073A (en) * | 1995-08-11 | 1997-08-26 | Micron Technology, Inc. | Method for forming field oxide having uniform thickness |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS564245A (en) * | 1979-06-14 | 1981-01-17 | Ibm | Method of forming embedded oxide isolating region |
-
1982
- 1982-04-30 JP JP7310582A patent/JPS58190040A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS564245A (en) * | 1979-06-14 | 1981-01-17 | Ibm | Method of forming embedded oxide isolating region |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5106777A (en) * | 1989-09-27 | 1992-04-21 | Texas Instruments Incorporated | Trench isolation process with reduced topography |
| US4994406A (en) * | 1989-11-03 | 1991-02-19 | Motorola Inc. | Method of fabricating semiconductor devices having deep and shallow isolation structures |
| EP0562127A1 (en) * | 1991-10-14 | 1993-09-29 | Nippondenso Co., Ltd. | Method for fabrication of semiconductor device |
| EP0562127B1 (en) * | 1991-10-14 | 2001-04-25 | Denso Corporation | Method for fabrication of semiconductor device |
| US5661073A (en) * | 1995-08-11 | 1997-08-26 | Micron Technology, Inc. | Method for forming field oxide having uniform thickness |
| US6103595A (en) * | 1995-08-11 | 2000-08-15 | Micron Technology, Inc. | Assisted local oxidation of silicon |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5151381A (en) | Method for local oxidation of silicon employing two oxidation steps | |
| US5516720A (en) | Stress relaxation in dielectric before metallization | |
| KR100227766B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JP3880207B2 (ja) | トレンチ隔離の形成方法 | |
| JPH0821613B2 (ja) | Ｍｏｓ装置の分離構造の製造方法 | |
| JPH0513566A (ja) | 半導体装置の製造方法 | |
| JPS6039846A (ja) | 半導体集積回路装置の製造方法 | |
| US5374584A (en) | Method for isolating elements in a semiconductor chip | |
| JPS6355780B2 (ja) | ||
| JPS58190040A (ja) | 半導体装置の製造方法 | |
| JPS5898943A (ja) | 半導体装置の製造方法 | |
| JP3719854B2 (ja) | 半導体装置の製造方法 | |
| JP2757358B2 (ja) | 半導体装置の製造方法 | |
| JPS58200554A (ja) | 半導体装置の製造方法 | |
| KR101025731B1 (ko) | 라이너질화막을 포함하는 반도체소자의 소자분리막 및 그제조 방법 | |
| JPH02203549A (ja) | 半導体装置の製造方法 | |
| JPS6119111B2 (ja) | ||
| JPH0521592A (ja) | 半導体装置の製造方法及び半導体装置 | |
| KR100521511B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JPH0278247A (ja) | 半導体装置の製造方法 | |
| KR0135068B1 (ko) | 반도체 소자간의 다중 활성영역 형성방법 | |
| JP2701881B2 (ja) | 半導体の分離領域 | |
| KR100203897B1 (ko) | 반도체 소자의 소자분리막 제조방법 | |
| JPS594046A (ja) | 半導体装置及びその製造方法 | |
| JPS59186343A (ja) | 半導体装置の製法 |