JP4575002B2 - 半導体装置の製造方法 - Google Patents
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Description
特許文献1に記載の半導体装置は、バルクの半導体基板表面に複数形成された溝に埋め込まれた素子分離絶縁膜と、半導体基板表面において素子分離絶縁膜によって分離された活性領域及び疑似領域と、活性領域上に形成されたゲート電極と、素子分離絶縁膜上にゲート電極と略同一の高さで形成された疑似導電膜と、ゲート電極及び疑似導電膜を覆う層間絶縁膜とを備えている。この半導体装置では、活性領域が過剰に研磨されるエロージョン及び溝内の絶縁膜の中央部が過剰に研磨されるディッシングの発生を、疑似領域によって抑制している。
また、疑似導電膜によって、層間絶縁膜の平坦化を向上させている。ゲート電極を覆う層間絶縁膜をCMP法で研磨して平坦化する際には、研磨速度が下地パターンの高低差に大きく依存する。ゲート電極は活性領域から突出する部分であるためにゲート電極が疎な部分では下地パターンの高低差が大きくなり層間絶縁膜の研磨速度が膜内でばらつく。そこで、ゲート電極と略同一の高さを有する疑似電極を配置して突出部分を密にすることによって下地の高低差を低減している。
従って、同一プロセスで低温エピタキシャル成長させる場合でも、同一チップ上、同一ウエハ上、又は複数のウエハ上で場所によってシリコンのパターンレシオが異なる場合、即ち、シリコンの露出密度が場所によってばらついている場合には、成長速度が場所によってばらついて、露出密度が高い部分では低い部分よりもエピタキシャル層の膜厚が厚くなり、膜厚が均一にならない。
第1実施形態では、素子分離絶縁膜上に疑似電極を形成してシリコンの露出面積を調整する。
図3乃至図5は、本発明の第1実施形態に係るSOI半導体装置の製造方法を説明するための断面図である。このSOI半導体装置は、例えば、完全空乏層で動作する完全空乏層型のSOI半導体装置である。また、SOI半導体装置は、部分空乏層型のSOI半導体装置であっても良い。本発明は、SOI層が例えば50nm以下のように極端に薄く形成されるSOI半導体装置に特に有効であるが、後述するような低温エピタキシャル成長を含む製造方法で製造される半導体装置であれば、どのような半導体装置にも適用可能である。
次に、図3(b)に示すように、公知の局所酸化法(LOCOS: LoCal Oxidation of Silicon)によって半導体層3のシリコンを局所的に酸化し、酸化シリコンからなる素子分離絶縁膜4を形成し、素子分離絶縁膜4によって分離された素子領域5を形成する。局所酸化法による酸化は、例えば、窒化膜をマスクとした選択酸化によって実行する。半導体層3の表面を薄く熱酸化し、CVD(Chemical Vapor Deposition)法によってSi3N4を堆積する。Si3N4をパターニングして素子分離絶縁膜4を形成する領域を開口し、開口部に露出した半導体層3を膜厚の半分程度エッチングした後、熱酸化を行い、Si3N4及び開口部以外に在る熱酸化膜を除去して、素子分離絶縁膜4を形成する。
次に、図4(d)に示すように、ポリシリコン7及び絶縁膜6をパターニングし、ゲート絶縁膜6a及びゲート電極7a、疑似電極7bを形成する。疑似電極7bは、半導体装置の動作に不要な電極である。疑似電極7bを形成する目的は、その後にソースドレイン領域(ゲート絶縁膜6aの両側に露出する素子領域5)にシリコンを追加して低温でエピタキシャル成長する際に、その成長速度が所望の速度になるように下地に露出するシリコンの面積(シリコンの露出面積)、即ちシリコンの露出面積の割合であるパターンレシオを調整するためである。シリコンの露出面積としては、ゲート電極7aの上部、ゲート絶縁膜6aの両側に露出する素子領域5(ソースドレイン領域となる領域)とが在るが、ゲート電極7aの上部、及びゲート絶縁膜6aの両側に露出する素子領域5の露出面積が所望の成長速度の実現に充分でない場合に、ポリシリコンからなる疑似電極7bを形成することによって露出面積を補う。即ち、ゲート電極7aの上部、ソースドレイン領域、及び疑似電極7bを合わせたシリコンの露出面積が、その後の低温でのエピタキシャル成長において所望の成長速度を実現するように、疑似電極7bの露出面積を調整する。疑似電極7bの配置及び面積は、所定の成長速度を実現するために必要なパターンレシオになるように選択する。
次に、図4(f)に示すように、ゲート絶縁膜6aの両側に露出する素子領域5にシリコンをエピタキシャル成長させ、ゲート絶縁膜6aの両側の素子領域5の表面にエピタキシャル層9を形成する。この結果、ゲート絶縁膜6aの両側では、エピタキシャル層9の膜厚分だけシリコンの膜厚が厚くなり、シート抵抗値を低減できる。
次に、エピタキシャル層9に不純物イオンを注入して、ゲート絶縁膜6aの両側にソースドレイン領域を形成する。
〔作用効果〕
第1実施形態に係るSOI半導体装置によれば、シート抵抗値低減のための低温エピタキシャル成長の際に、下地パターンに露出するシリコンの面積、即ちシリコンの面積比(パターンレシオ)を疑似電極7bを用いて調整し、成長速度を所望の速度に制御することができる。
(2)第2実施形態
第2実施形態では、素子分離絶縁膜上に疑似領域を形成してシリコンの露出面積を調整する。
図6(a)に示すように、第1実施形態と同様のSOI基板を準備する。
次に、図6(b)に示すように、公知の局所酸化法(LOCOS: LoCal Oxidation of Silicon)によって半導体層3のシリコンを局所的に酸化し、酸化シリコンからなる素子分離絶縁膜4を形成する。但し、本実施形態では、素子分離絶縁膜4によって分離される素子領域5aの他に疑似領域5bを形成する。素子領域5aは、MOSトランジスタが形成される領域であり、疑似領域5bは、MOSトランジスタが形成されず、半導体装置の動作に不要な領域である。
次に、図7(d)に示すように、ポリシリコン7及び絶縁膜6a及び6bをパターニングし、ゲート絶縁膜6a及びゲート電極7aを形成する。
次に、図7(f)に示すように、ゲート絶縁膜6aの両側に露出する素子領域5aの表面、及び疑似領域5bの表面にシリコンをエピタキシャル成長させ、ゲート絶縁膜6aの両側の素子領域5aの表面にエピタキシャル層9a、疑似領域5bの表面にエピタキシャル層9bを形成する。エピタキシャル層9aは、ソースドレイン領域の厚さを増加させてシート抵抗値を低減するために形成する。エピタキシャル成長は、第1実施形態と同様の成長条件で実行する。
その後、図8に示すように、酸化シリコン又は窒化シリコンをCVD法によって堆積して層間絶縁膜10を形成し、ソースドレイン領域を露出する開口部を形成し、ソースドレイン領域に接続されるコンタクトプラグ11、及びコンタクトプラグ11に接続される配線パターン12を形成する。
第2実施形態に係るSOI半導体装置によれば、シート抵抗値低減のための低温エピタキシャル成長の際に、下地パターンに露出するシリコンの面積、即ちシリコンの面積比(パターンレシオ)を疑似領域5bを用いて調整し、成長速度を所望の速度に制御することができる。
(3)第3実施形態
第3実施形態では、素子分離絶縁膜上に疑似電極及び疑似領域の両方を形成してシリコンの露出面積を調整する。
図9(a)に示すように、第1実施形態と同様のSOI基板を準備する。
次に、図9(b)に示すように、第2実施形態と同様にして、半導体層3に素子分離絶縁膜4を形成し、素子領域5a及び疑似領域5bを形成する。
次に、図10(d)に示すように、ポリシリコン7及び絶縁膜6a及び6bをパターニングし、ゲート絶縁膜6a及びゲート電極7aと、疑似電極7bとを形成する。
次に、図10(f)に示すように、ゲート絶縁膜6aの両側に露出する素子領域5aの表面、及び疑似領域5bの表面にシリコンをエピタキシャル成長させ、ゲート絶縁膜6aの両側の素子領域5aの表面にエピタキシャル層9a、疑似領域5bの表面にエピタキシャル層9bを形成する。エピタキシャル層9aは、ソースドレイン領域の厚さを増加させてシート抵抗値を低減するために形成する。エピタキシャル成長は、第1実施形態と同様の成長条件で実行する。
その後、図11に示すように、酸化シリコン又は窒化シリコンをCVD法によって堆積して層間絶縁膜10を形成し、ソースドレイン領域を露出する開口部を形成し、ソースドレイン領域に接続されるコンタクトプラグ11、及びコンタクトプラグ11に接続される配線パターン12を形成する。
第3実施形態に係るSOI半導体装置によれば、シート抵抗値低減のための低温エピタキシャル成長の際に、下地パターンに露出するシリコンの面積、即ちシリコンの面積比(パターンレシオ)を疑似領域5b及び疑似電極7bを用いて調整し、成長速度を所望の速度に制御することができる。
(4)第4実施形態
第4実施形態では、素子分離絶縁膜上に疑似領域を形成してシリコンの露出面積を調整する。
図12(a)に示すように、第1実施形態と同様のSOI基板を準備する。
次に、図12(b)に示すように、公知のシャロートレンチ素子分離法(STI: Shallow Trench Isolation)によって半導体層3に局所的に絶縁膜を埋め込んで素子分離絶縁膜4を形成する。シャロートレンチ素子分離法による素子分離は、例えば、半導体層3上に素子分離絶縁膜4の形成領域を露出する窒化膜からなるパターンを形成し、窒化膜をマスクとして半導体層3をエッチングして溝を形成し、溝を埋めるように酸化シリコンを堆積後、酸化シリコンが溝内にのみ残るようにCMP法によって平坦化し、窒化膜をウェットエッチング等によって除去することによって実行される。シャロートレンチ分離法では、素子分離絶縁膜4の形成によって、素子領域5a及び疑似領域5bが形成される。素子領域5aは、MOSトランジスタが形成される領域であり、疑似領域5bは、MOSトランジスタが形成されず、半導体装置の動作に不要な領域である。
次に、図13(d)に示すように、ポリシリコン7及び絶縁膜6a及び6bをパターニングし、ゲート絶縁膜6a及びゲート電極7aを形成する。
次に、図13(f)に示すように、ゲート絶縁膜6aの両側に露出する素子領域5aの表面、及び疑似領域5bの表面にシリコンをエピタキシャル成長させ、ゲート絶縁膜6aの両側の素子領域5aの表面にエピタキシャル層9a、疑似領域5bの表面にエピタキシャル層9bを形成する。エピタキシャル層9aは、ソースドレイン領域の厚さを増加させてシート抵抗値を低減するために形成する。エピタキシャル成長は、第1実施形態と同様の成長条件で実行する。
その後、図14に示すように、酸化シリコン又は窒化シリコンをCVD法によって堆積して層間絶縁膜10を形成し、ソースドレイン領域を露出する開口部を形成し、ソースドレイン領域に接続されるコンタクトプラグ11、及びコンタクトプラグ11に接続される配線パターン12を形成する。
第4実施形態に係るSOI半導体装置によれば、シート抵抗値低減のための低温エピタキシャル成長の際に、下地パターンに露出するシリコンの面積、即ちシリコンの面積比(パターンレシオ)を疑似領域5bを用いて調整し、成長速度を所望の速度に制御することができる。
(5)第5実施形態
第5実施形態では、素子分離絶縁膜上に疑似電極及び疑似領域の両方を形成してシリコンの露出面積を調整する。
図15(a)に示すように、第1実施形態と同様のSOI基板を準備する。
次に、図15(b)に示すように、公知のシャロートレンチ素子分離法によって半導体層3に局所的に絶縁膜を埋め込んで素子分離絶縁膜4を形成し、素子領域5a及び疑似領域5bを形成する。素子領域5aは、MOSトランジスタが形成される領域であり、疑似領域5bは、MOSトランジスタが形成されず、半導体装置の動作に不要な領域である。
次に、図16(d)に示すように、ポリシリコン7及び絶縁膜6a及び6bをパターニングし、ゲート絶縁膜6a及びゲート電極7aと、疑似電極7bとを形成する。
次に、図16(f)に示すように、ゲート絶縁膜6aの両側に露出する素子領域5aの表面、及び疑似領域5bの表面にシリコンをエピタキシャル成長させ、ゲート絶縁膜6aの両側の素子領域5aの表面にエピタキシャル層9a、疑似領域5bの表面にエピタキシャル層9bを形成する。エピタキシャル層9aは、ソースドレイン領域の厚さを増加させてシート抵抗値を低減するために形成する。エピタキシャル成長は、第1実施形態と同様の成長条件で実行する。
その後、図17に示すように、酸化シリコン又は窒化シリコンをCVD法によって堆積して層間絶縁膜10を形成し、ソースドレイン領域を露出する開口部を形成し、ソースドレイン領域に接続されるコンタクトプラグ11、及びコンタクトプラグ11に接続される配線パターン12を形成する。
第5実施形態に係るSOI半導体装置によれば、シート抵抗値低減のための低温エピタキシャル成長の際に、下地パターンに露出するシリコンの面積、即ちシリコンの面積比(パターンレシオ)を疑似領域5b及び疑似電極7bを用いて調整し、成長速度を所望の速度に制御することができる。
2 絶縁膜
3 半導体層(SOI層)
4 素子分離絶縁膜
5、5a、5b 素子領域
6 絶縁膜
7 ポリシリコン層
7a ゲート電極
7b 疑似電極
8a、8b サイドウォール
9、9a、9b エピタキシャル層
10 層間絶縁膜
11 コンタクトプラグ
12 配線パターン
Claims (8)
- 第1の絶縁膜と、第1の領域及び当該第1の領域によって分離される第2の領域を有し前記第1の絶縁膜上に形成された第1の物質からなる第1の層と、を含む基板を準備するステップと、
前記第1の層の前記第1の領域に第2の絶縁膜を形成するステップと、
前記第2の領域上に前記第2の領域の周囲が露出されるように第3の絶縁膜を形成するステップと、
前記第3の絶縁膜上に前記第1の物質によって第1の電極を形成するステップと、
同一のエピタキシャル成長が実行される同一チップ上、同一ウエハ上、又は複数のウエハ上でエピタキシャル成長速度を均一に制御するために、前記エピタキシャル成長の際に表面が露出する状態で前記第2の絶縁膜の表面上に形成された前記第1の物質からなる第3の領域、又は前記エピタキシャル成長の際に表面が露出する状態で前記第2の絶縁膜に埋め込まれた前記第1の物質からなる第3の領域の少なくとも一方を形成することにより、同一チップ上、同一ウエハ上、又は複数のウエハ上でシリコンの露出密度が均一、かつ所望の成長速度を実現するパターンレシオになるように、前記第3の領域によってシリコンの露出面積を調整する調整ステップと
前記第1の電極上と、前記第3の絶縁膜の周囲に露出された前記第2の領域上と、前記第3の領域上とに前記第1の物質をエピタキシャル成長するステップと、
を含み、
前記第1の物質はシリコンであり、前記第2の領域を形成するシリコンは単結晶シリコンであり、前記第1の電極を形成するシリコンは多結晶シリコンであり、前記第1の電極は、完全空乏層で動作するMOSトランジスタのゲート電極であることを特徴とする半導体装置の製造方法。 - 前記第2絶縁膜を形成するステップでは、前記第2の絶縁膜を局所酸化法によって形成することを特徴とする、請求項1に記載の半導体装置の製造方法。
- 前記調整ステップでは、前記第2の絶縁膜上に疑似電極を形成するステップ、又は前記第2絶縁膜に埋め込まれた疑似領域を形成するステップの少なくとも一方を含むことを特徴とする、請求項1または2に記載の半導体装置の製造方法。
- 前記調整ステップでは、前記疑似電極を形成するステップを含むことを特徴とする、請求項3に記載の半導体装置の製造方法。
- 前記調整ステップでは、前記疑似領域を形成するステップを含むことを特徴とする、請求項3に記載の半導体装置の製造方法。
- 前記調整ステップは、前記疑似電極及び前記疑似領域の両方を形成するステップを含むことを特徴とする、請求項3に記載の半導体装置の製造方法。
- 前記第2絶縁膜を形成するステップでは、前記第2の絶縁膜をシャロートレンチ素子分離法によって形成することにより、前記第2の絶縁膜で分離され第1の物質からなる疑似領域をさらに形成し、
前記調整ステップは、前記第2の絶縁膜を形成するステップにおいて疑似領域を形成するステップを含むことを特徴とする、請求項1に記載の半導体装置の製造方法。 - 前記調整ステップは、前記第2の絶縁膜上に疑似電極を形成するステップをさらに含むことを特徴とする、請求項7に記載の半導体装置の製造方法。
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