KR100801743B1 - 벌브형 리세스 게이트 형성방법 - Google Patents
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Abstract
반도체 기판의 활성영역에 벌브형 리세스 트렌치를 형성하고, 게이트 유전층을 형성한 후, 벌브형 리세스 트렌치를 채우는 준안정폴리실리콘(MPS)층을 형성한 후, 준안정폴리실리콘층 상에 게이트층을 형성하는 벌브형 리세스 게이트 형성방법을 제시한다.
벌브형 리세스 게이트, 심, MPS
Description
도 1은 종래의 벌브형 리세스 게이트 형성방법을 설명하기 위해서 개략적으로 도시한 단면도이다.
도 2 내지 도 12는 본 발명의 실시예에 따른 벌브형 리세스 게이트 형성방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
본 발명은 반도체 소자에 관한 것으로, 특히, 벌브형 리세스(bulb type recess) 게이트 형성방법에 관한 것이다.
반도체 소자, 예컨대, 디램(DRAM) 소자와 같은 메모리 소자의 디자인룰(design rule)이 100㎚ 이하로 축소됨에 따라, 셀(cell) 영역에서의 트랜지스터 특성의 확보가 어려워지고 있다. 예컨대, 셀 영역에서의 트랜지스터의 리프레시(refresh) 특성이나 전류(current) 특성의 확보가 어려워지고 있다.
이에 따라, 채널 길이 확보를 위한 리세스 트렌치(recess ) 내에 트렌치 폭보다 넓은 폭의 공간 홈, 예컨대, 벌브 구조를 형성하는 벌브 형태 리세스 트렌치가 도입되고 있다. 리세스 트렌치 내에 벌브 구조를 도입함에 따라 채널 길이가 보 다 더 확보되므로, 트랜지스터의 리프레시(refresh) 특성의 개선이 구현되고 있다. 또한, 주변회로의 트랜지스터 특성 확보를 위해 듀얼 폴리실리콘(polysilicon) 구조의 도입이 고려되고 있다.
그런데, 벌브 형태 리세스 트렌치의 도입과 함께 듀얼 폴리실리콘 구조를 도입할 경우, 벌브 형태 리세스 트렌치를 채우는 폴리실리콘 게이트층 부분에 수반될 수 있는 심(seam)이 셀 트랜지스터의 특성을 열화시키는 원하지 않는 작용이 수반될 수 있다.
도 1은 종래의 벌브형 리세스 게이트 형성방법을 설명하기 위해서 개략적으로 도시한 단면도이다.
도 1을 참조하면, 종래의 벌브형 리세스 게이트 형성방법은, 반도체 기판(10)에 소자분리용 트렌치(11)를 형성하고, 활성영역(12)을 설정하는 소자분리층(13)을 형성한다. 이후에, 활성영역(12)에 리세스 트렌치(14)를 형성하고, 리세스 트렌치(14)의 바닥 부위에 보다 확장된 선폭의 홈, 즉, 벌브형 홈(15)을 추가로 더 형성한다. 이후에, 게이트 유전층(20)을 형성하고, 벌브형 홈(15) 및 리세스 트렌치(14)를 채우는 게이트층을 도전성 폴리실리콘층(30)을 형성한다. 이때, 폴리실리콘층(30)의 증착 시 벌브형 홈(15) 내에 심(31)이 발생될 수 있다.
이러한 공정 스킴(scheme)에 듀얼 게이트 스킴을 도입하면, 셀 영역의 폴리실리콘층(30) 부분에는, 예컨대, N형 도펀트(dopant)가 도핑된 폴리실리콘층으로 형성되거나 또는 이온주입되는 것이 바람직하다. 도시되지는 않았으나, 주변회로의 PMOS 트랜지스터가 구성되는 부분에는 카운터 도핑(counter doping)이 수행되어 P+ 도핑된 폴리실리콘층이 구현되게 된다. 이러한 듀얼 게이트 구조를 도입할 경우, 폴리실리콘층(30)을 활성화(activation)시키는 과정에서 수반되는 과도한 열적 부담(thermal budget)에 의해 심(31)이 게이트 유전층(20) 쪽으로 이동되는 현상이 발생될 수 있다.
이러한 심(31)의 이동은 결국 부분적으로 게이트 유전층(20)이 원하지 않게 두꺼워지는 현상으로 인식될 수 있고, 이에 따라, 심(31)이 이동되는 부분에는 셀 문턱전압(Vt)이 이상 증가하는 현상이 발생될 수 있다. 이에 따라, 전류저하(current drop) 현상이 발생하고 셀 트랜지스터의 특성 열화가 발생될 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 벌브형 리세스 트렌치를 채우는 게이트층을 형성할 때 심(seam)의 체적을 보다 억제할 수 있는 벌브형 리세스 게이트 형성방법을 제시하는 데 있다.
상기 기술 과제를 위한 본 발명의 일 관점은, 반도체 기판의 활성영역에 벌브형 리세스 트렌치를 형성하는 단계, 상기 활성영역 상에 게이트 유전층을 형성하는 단계, 상기 게이트 유전층 상에 상기 벌브형 리세스 트렌치를 채우는 준안정폴리실리콘(MPS)층을 형성하는 단계, 및 상기 준안정폴리실리콘층 상에 게이트층을 형성하는 단계를 포함하는 벌브형 리세스 게이트 형성방법을 제시한다.
상기 벌브형 리세스 트렌치를 형성하는 단계는, 상기 활성영역을 선택적으로 식각하여 리세스 트렌치를 형성하는 단계, 및 상기 리세스 트렌치의 바닥을 선택적으로 식각하여 상기 리세스 트렌치에 비해 넓은 선폭의 벌브형 홈을 형성하는 단계를 포함하여 수행될 수 있다.
상기 준안정폴리실리콘층을 형성하는 단계는, 상기 게이트 유전층 상에 도핑된 실리콘층 및 비도핑된 실리콘층의 이중층을 증착하는 단계, 및 상기 이중층에 실리콘 시드(Si seed)들을 유도하고 상기 실리콘 시드들로부터 결정립들을 성장시키는 단계를 포함하여 형성될 수 있다.
상기 도핑된 실리콘층 및 비도핑된 실리콘층의 이중층은 대략 50 내지 200Å 두께로 증착될 수 있다.
상기 실리콘 시드를 형성하는 단계는, 상기 도핑된 실리콘층 및 비도핑된 실리콘층의 이중층 상에 실리콘소스 가스를 제공하여 상기 실리콘 시드의 생성을 유도하는 단계를 포함하여 수행될 수 있다.
상기 결정립 성장 단계는, 상기 실리콘 시드로 상기 비도핑실리콘층으로부터의 실리콘 이동을 유도하는 어닐링(anneal) 단계를 포함하여 수행될 수 있다.
상기 어닐링은 550 내지 650℃의 온도로 수행될 수 있다.
상기 게이트층은 폴리실리콘층을 포함하여 형성될 수 있다.
본 발명에 따르면, 벌브형 리세스 트렌치를 채우는 게이트층을 형성할 때 심(seam)의 체적을 보다 억제할 수 있는 벌브형 리세스 게이트 형성방법을 제시할 수 있다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 범위가 아래에서 상술하는 실시예로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
본 발명의 실시예들에서는 벌브형 리세스 트렌치를 형성한 후, 게이트 유전층을 형성하고, 준안정폴리실리콘층(MPS: Metastable PolySilicon layer) 또는 반구형실리콘결정립층(HSG: Hemisperical Silicon Grain layer)을 형성하여, 벌브형 리세스 트렌치 내에 수반되는 심의 실질적인 체적을 억제한다. 즉, 종래의 게이트 폴리실리콘층을 하나의 공정 단계로 증착하는 과정을 배제하고, 먼저 얇은 두께의 도핑된 폴리실리콘층 및 비도핑된 폴리실리콘층(undoped polysilicon layer)의 이중층을 대략 50 - 100Å 정도의 상대적으로 얇은 두께로 증착한다.
이후에, 실리콘 소스가스(silicon source gas), 예컨대, 디실레인가스(Si2H6)를 공급하여 실리콘 시드(Si seed)를 형성하고, 질소가스(N2)와 같은 비활성가스 분위기에서의 어닐링(annealing)을 통해, 하부의 비도핑된 폴리실리콘층의 실리콘이 Si 시드로 이동하면서 결정립 성장(grain growth)이 일어나 MPS 형태의 폴리실리콘층이 형성되게 된다.
이후에, 2차로 나머지 폴리실리콘층을 증착시켜 게이트층을 형성한다. 이러한 경우 셀 트랜지스터의 특성 열화의 주요 원인으로 이해되는 심 자체의 면적을 현저하게 줄일 수 있어, 후속 열적 부담에 의해 게이트 유전층과의 계면쪽으로 심 이 이동되는 것을 억제할 수 있다. 이에 따라, 셀 트랜지스터의 특성 열화를 개선할 수 있다.
도 2 내지 도 12는 본 발명의 실시예에 따른 벌브형 리세스 게이트 형성방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 2를 참조하면, 실리콘 반도체 기판(100) 상에 얕은트렌치소자분리(STI)용 트렌치를 위한 패드산화물층(210) 및 패드질화물층(230)을 순차적으로 형성한다. 예컨대, 대략 50 내지 150Å으로 패드산화물층(210)으로 형성하고, 대략 500 내지 700Å의 패드질화물층(230)을 형성한다. 이후에, 제1포토레지스트 패턴을 위한 층(250)을 형성하고, 노광 및 현상을 포함하는 사진 공정을 수행한다.
도 3을 참조하면, 사진 공정을 이용한 식각마스크(etch mask) 형성 과정 및 식각 과정을 수행하여 반도체 기판(100)에 활성영역(110)을 설정하는 소자분리 위치에 소자분리용 트렌치(105)를 형성한다. 소자분리용 트렌치(105)는 대략 2000 내지 3000Å 정도 깊이로 형성될 수 있다.
도 4를 참조하면, 소자분리용 트렌치(105)를 채우는 절연층을 증착하고 화학기계적연마(CMP) 등으로 평탄화하여 소자분리층(150)을 형성한다. 이때, 소자분리층(150) 형성 과정은 측벽 산화(wall oxidation) 과정, 라이너 질화층(liner nitride) 과정 등을 순차적으로 진행하고, 갭채움(gap-fill)과정을 수행하여 형성될 수 있다.
도 5를 참조하면, 잔류하는 패드산화물층(210) 및 패드질화물층(230)을 질화물 스트립(strip) 등을 이용하여 제거하여 활성영역(110)의 표면을 노출한다.
도 6을 참조하면, 반도체 기판(100) 상에 리세스 채널을 위한 리세스 트렌치를 형성하기 위한 식각 과정에서 사용될 식각마스크를 위한 층(301)을 형성한다. 이러한 식각마스크층(301)은 서로 다른 물질층들이 다수 포함하는 복합 하드마스크(hardmask)층으로 형성될 수 있다. 예컨대, 대략 200 내지 400Å 두께의 하드마스크용 실리콘산화물층(310), 대략 1000 내지 2500Å 두께의 a-카본층(a-carbon layer: 330) 및 실리콘산질화물층(SiON layer: 350)을 포함하여 하드마스크층(301)을 형성한다.
하드마스크층(301) 상에 하드마스크로의 패터닝을 위한 제2포토레지스트 패턴(370)을 형성한다. 이후에, 선택적 식각 과정을 수행하여 하드마스크 패터닝을 수행하고, 하드마스크에 의해 노출된 반도체 기판(100)의 활성영역(110)에 도 7에 제시된 바와 같이 리세스 트렌치(131)들을 선택적 식각으로 형성한다. 이때, 제2포토레지스트 패턴(370)은 하드마스크 패터닝 후 제거될 수 있다.
도 7을 참조하면, 리세스 트렌치(131)를 식각한 후, 잔류하는 하드마스크의 실리콘산화물층(311) 상에, 리세스 트렌치(131)의 측벽을 보호하기 위한 보호층(390)을 대략 30 내지 80Å 두께의 실리콘산화물층을 포함하여 바람직하게 형성한다. 이후에, 바람직하게 이방성 건식식각을 수행하여, 리세스 트렌치(131) 바닥 부분의 보호층(390) 부분을 제거하여, 리세스 트렌치(131)의 바닥 부분을 노출한다.
노출된 리세스 트렌치(131)의 바닥 부분에 바람직하게 등방성 식각을 수행하여, 도 8에 제시된 바와 같이, 리세스 트렌치(131)의 폭 보다 넓은 선폭의 벌브형 홈(135)을 형성한다. 이때, 리세스 트렌치(131)의 측벽에 잔류하는 보호층(390) 부분이 리세스 트렌치(131)의 측벽을 이러한 등방성 식각으로부터 보호한다. 이에 따라, 리세스 트렌치(131)의 선폭은 실질적으로 확장되지 않게 된다. 이제까지 설명한 과정은 벌브형 리세스 트렌치 또는 벌브형 리세스 채널을 형성하는 과정으로 이해될 수 있다.
이와 같이 벌브형 홈(135) 및 리세스 트렌치(131)를 형성한 후, 잔류하는 보호층(390) 및 하드마스크의 실리콘산화물층(311)을 제거한다.
도 9를 참조하면, 노출된 반도체 기판(100)의 활성영역(110) 표면에, 벌브형 홈(135) 및 리세스 트렌치(131) 내로 연장되는 게이트 유전층(400)을 형성한다. 이때, 게이트 유전층(400)은 대략 30 내지 50Å 두께의 실리콘산화물층을 포함하여 형성될 수 있다.
도 10을 참조하면, 1차 폴리실리콘층(510)을 증착한다. 1차 폴리실리콘층(510)은 MPS 구조를 위한 층으로 이해될 수 있으며, 도핑된 폴리실리콘층 및 비도핑된 폴리실리콘층의 이중층으로 형성될 수 있다. 이때, 도핑된 폴리실리콘층은 대략 1.0 E20 개수/㎤ 내지 4.0E20 개수/㎤ 의 이온주입량으로 도핑될 수 있다. 이러한 1차 폴리실리콘층(510)은 대략 50 내지 200Å의 얇은 두께로, 바람직하게는 대략 50 내지 100Å 정도 두께로 형성될 수 있다.
도 11을 참조하면, 실리콘 시드(Si seed)의 생성을 유도하기 위한 열공정, 예컨대, 적외선 조사(irradiation) 또는 어닐링(annealing)을 진행한다. 이때, 실리콘 소스로 디실레인 가스를 대략 5 내지 20 sccm 흐름량으로 흘려줄 수 있다. 또 한, 대략 550 내지 650℃ 정도의 온도로 어닐링을 진행할 수 있다. 이에 따라, MPS층(511)이 1차 폴리실리콘층(510)으로부터 성장된다. 이러한 MPS층(511)의 형성 과정은, 디실레인가스를 흘려주어 실리콘 시드의 형성을 유도하고, 질소 가스와 같은 비활성 분위기에서의 어닐링을 통해, 하부의 비도핑된 폴리실리콘층의 실리콘이 실리콘 시드로 이동되어 결정립 성장이 일어나는 과정으로 형성될 수 있다.
이와 같이 MPS층(511)은 결정립 성장(grain growth)에 의해 형성되므로, 1차 폴리실리콘층(510)의 증착에 수반된 것으로 이해되는 심(513)의 체적 등을 억제하고 감소시키는 작용을 수반하게 된다. 즉, 결정립의 성장에 의해서 심(513) 자체의 면적이 현저하게 줄어들게 된다. 따라서, 후속의 게이트층으로 이용된 도핑된 폴리실리콘층들을 활성화시키는 과정, 특히, 듀얼 게이트의 도입에 따라 증가된 과도한 열적 부담에 의해, 심(513)이 이동되는 현상을 보다 효과적으로 억제할 수 있다.
도 12를 참조하면, 실질적으로 리세스 트렌치(131) 및 벌브형 홈(135)을 채우게 형성된 MPS층(511) 상에 2차 폴리실리콘층(520)을 제2게이트층으로 형성한다. 이때, 2차 폴리실리콘층(520)은 대략 600 내지 1200Å 정도의 두께로 형성될 수 있다. 이와 같이 게이트를 형성한 후 드레인/소스(drain/source) 영역 등을 형성하여 트랜지스터 구조를 형성한다.
상술한 본 발명에 따르면, 리세스 트렌치 하단의 벌브형 홈 구조를 채우는 과정에 MPS층을 도입함으로써, MPS층의 결정립 성장에 의해 벌브형 홈 구조에 따라 발생될 수 있는 심의 크기를 보다 작게 감소시킬 수 있다. 이에 따라, 후속 열 공 정에서 심이 게이트 유전층 계면쪽으로 이동하는 것을 방지할 수 있어, 셀 트랜지스터의 열화 문제를 개선할 수 있다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
Claims (8)
- 반도체 기판의 활성영역에 벌브형 리세스 트렌치를 형성하는 단계;상기 활성영역 상에 게이트 유전층을 형성하는 단계;상기 게이트 유전층 상에 상기 벌브형 리세스 트렌치를 채우는 준안정폴리실리콘(MPS)층을 형성하는 단계; 및상기 준안정폴리실리콘층 상에 게이트층을 형성하는 단계를 포함하는 벌브형 리세스 게이트 형성방법.
- 제1항에 있어서,상기 벌브형 리세스 트렌치를 형성하는 단계는상기 활성영역을 선택적으로 식각하여 리세스 트렌치를 형성하는 단계; 및상기 리세스 트렌치의 바닥을 선택적으로 식각하여 상기 리세스 트렌치에 비해 넓은 선폭의 벌브형 홈을 형성하는 단계를 포함하는 벌브형 리세스 게이트 형성방법.
- 제2항에 있어서,상기 준안정폴리실리콘층을 형성하는 단계는상기 게이트 유전층 상에 도핑된 실리콘층 및 비도핑된 실리콘층의 이중층을 증착하는 단계; 및상기 이중층에 실리콘 시드(Si seed)들을 유도하고 상기 실리콘 시드들로부터 결정립들을 성장시키는 단계를 포함하는 벌브형 리세스 게이트 형성방법.
- 제3항에 있어서,상기 도핑된 실리콘층 및 비도핑된 실리콘층의 이중층은 대략 50 내지 200Å 두께로 증착되는 벌브형 리세스 게이트 형성방법.
- 제3항에 있어서,상기 실리콘 시드를 형성하는 단계는상기 도핑된 실리콘층 및 비도핑된 실리콘층의 이중층 상에 실리콘소스 가스를 제공하여 상기 실리콘 시드의 생성을 유도하는 단계를 포함하는 벌브형 리세스 게이트 형성방법.
- 제3항에 있어서,상기 결정립 성장 단계는상기 실리콘 시드로 상기 비도핑실리콘층으로부터의 실리콘 이동을 유도하는 어닐링(anneal) 단계를 포함하는 벌브형 리세스 게이트 형성방법.
- 제6항에 있어서,상기 어닐링은 550 내지 650℃의 온도로 수행되는 벌브형 리세스 게이트 형 성방법.
- 제1항에 있어서,상기 게이트층은 폴리실리콘층을 포함하여 형성되는 벌브형 리세스 게이트 형성방법.
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