KR100753082B1 - 반도체 소자 및 그의 제조방법 - Google Patents

반도체 소자 및 그의 제조방법 Download PDF

Info

Publication number
KR100753082B1
KR100753082B1 KR1020060019682A KR20060019682A KR100753082B1 KR 100753082 B1 KR100753082 B1 KR 100753082B1 KR 1020060019682 A KR1020060019682 A KR 1020060019682A KR 20060019682 A KR20060019682 A KR 20060019682A KR 100753082 B1 KR100753082 B1 KR 100753082B1
Authority
KR
South Korea
Prior art keywords
recess
polysilicon
forming
polysilicon electrode
semiconductor device
Prior art date
Application number
KR1020060019682A
Other languages
English (en)
Inventor
김광옥
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060019682A priority Critical patent/KR100753082B1/ko
Priority to US11/633,055 priority patent/US20070200169A1/en
Application granted granted Critical
Publication of KR100753082B1 publication Critical patent/KR100753082B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2018—
    • H01L21/2053—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은 벌브형 리세스 형성시 리세스 내부에 폴리실리콘 전극이 모두 채워지지 않고 보이드가 형성되는 것을 방지하기 위한 반도체 소자 및 그의 제조방법을 제공하기 위한 것으로, 본 발명은 반도체 기판, 상기 반도체 기판에 상부리세스보다 하부리세스가 폭이 크고 라운드지도록 형성된 벌브형 리세스, 상기 벌브형 리세스의 기판 상에 형성된 게이트절연막, 상기 벌브형 리세스에 매립된 폴리실리콘 전극을 포함하되, 상기 폴리실리콘 전극을 적어도 성장법을 포함한 2스텝으로 형성된 반도체 소자를 포함하고, 또한 반도체 기판의 일부를 선택적으로 식각하여 상부리세스보다 하부리세스가 폭이 크고 라운지도록 벌브형 리세스를 형성하는 단계, 상기 벌브형 리세스의 기판 상에 게이트산화막을 형성하는 단계, 적어도 성장법을 포함한 2스텝으로 상기 벌브형 리세스를 매립하는 폴리실리콘 전극을 형성하는 단계를 포함하고, 상기한 본 발명은 벌브형 리세스 내부에 보이드를 제거함으로써 스트레스 집중포인트를 없애고, 소자의 동작 신뢰성을 확보할 수 있는 효과가 있다.
고상에피택시, 선택적 에피택셜성장법, 벌브형 리세스, 화학기상증착법

Description

반도체 소자 및 그의 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
도 1은 종래 기술에 따른 반도체 소자를 설명하기 위한 단면도,
도 2a 내지 도 2d는 본 발명의 바람직한 제1실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도,
도 3a 내지 도 3e는 본 발명의 바람직한 제2실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도,
도 4a 내지 도 4d는 본 발명의 바람직한 제3실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도,
도 5a 내지 도 5d는 본 발명의 바람직한 제4실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도,
도 6 내지 도 9는 본 발명의 바람직한 실시예에 따른 반도체 소자를 설명하기 위한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 소자분리막
23 : 게이트절연막 24a,24b : 리세스
25a,25b : 폴리실리콘 전극 26 : 금속전극
27 : 게이트하드마스크
본 발명의 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자의 게이트전극 제조방법에 관한 것이다.
반도체 소자가 초고집적화 됨에 따라 게이트를 평탄한 활성영역 위에 형성하는 기존의 플라나 게이트(Planar Gate)배선 형성 방법은 게이트 채널길이(Gate channel Length)가 점점 작아지고 이온주입도핑(Implant Dopping)농도가 증가함에 따라 전계(Electric Filed) 증가에 의해 접합 누설전류(Junction Leakage)가 생겨 소자의 리프레시특성을 확보하기가 어렵다.
이를 개선하기 위해 게이트 배선 형성방법으로 활성영역 기판을 리세스패턴으로 식각 후 게이트를 형성하는 리세스게이트 공정이 실시되고 있다. 상기 리세스 게이트 공정을 적용하면 채널길이 증가 및 이온주입 도핑 농도의 감소가 가능하여 소자의 리프레시 특성이 개선된다. 그러나, 소자가 더욱 고집화 되고, 리세스 게이트의 깊이 증가에도 한계가 있다.
따라서, 리세스의 하부를 상부보다 폭이 넓고 라운드지게 형성하는 벌브형 리세스를 형성하는 기술이 제안되었다.
도 1은 종래 기술에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 1에 도시된 바와 같이, 반도체 기판(11)에 소자분리막(12)을 형성하고, 소자분리막에 하부리세스(13b)가 상부리세스(13a)보다 폭이 넓고 라운드지도록 벌브형 리세스(13a, 13b)를 형성한다. 벌브형 리세스(13a, 13b)를 매립하는 폴리실리콘 전극(15)을 형성하고, 폴리실리콘 전극(15) 상에 금속전극(16)과 게이트하드마스크질화막(17)을 형성하고 패터닝하여 게이트패턴을 형성한다.
위와 같이, 벌브형 리세스(13a, 13b)를 매립하는 폴리실리콘 전극(15)은 화학기상증착법으로 형성한다.
그러나, 화학기상증착법으로 폴리실리콘 전극(15)을 형성시 벌브형 리세스(13a, 13b)에 폴리실리콘 전극(15)이 모두 채워지지 않고 보이드(Void, 100)가 형성되어 소자의 동작 신뢰성에 문제가 생기거나, 불균일한 폴리실리콘 전극에 스트레스가 집중되어 게이트전극의 역할을 하지 못하는 문제점이 있다.
본 발명의 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 벌브형 리세스 형성시 리세스 내부에 폴리실리콘 전극이 모두 채워지지 않고 보이드가 형성되는 것을 방지하기 위한 반도체 소자 및 그의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은 반도체 기판, 상기 반도체 기판에 상부리세스보다 하부리세스가 폭이 크고 라운드지도록 형성된 벌브형 리세스, 상기 벌브형 리세스의 기판 상에 형성된 게이트절연막, 상기 벌브형 리세스에 매립된 폴리실리콘 전극을 포함하되, 상기 폴리실리콘 전극을 적어도 성장법을 포함한 2스텝으로 형성된 반도체 소자를 포함하고, 또한 반도체 기판의 일부를 선택적으로 식각하여 상부리세스보다 하부리세스가 폭이 크고 라운지도록 벌브형 리세스를 형성하는 단계, 상기 벌브형 리세스의 기판 상에 게이트산화막을 형성하는 단계, 적어도 성장법을 포함한 2스텝으로 상기 벌브형 리세스를 매립하는 폴리실리콘 전극을 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
실시예 1
도 2a 내지 도 2d는 본 발명의 바람직한 제1실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(21)에 소자분리막(22)을 형성한다. 여기서, 소자분리막(22)은 활성영역을 정의하기 위한 것으로 적어도 후속 형성되는 리세스보다 깊게 형성한다.
이어서, 반도체 기판(21)의 일부를 선택적으로 식각하여 수직프로파일을 갖는 상부리세스(23a)와 상부리세스(23a)보다 폭이 크고 라운드진 하부리세스(23b)로 구성된 벌브형 리세스(23a, 23b)를 형성한다.
위와 같이, 하부리세스(23b)의 폭을 상부리세스(23a)의 폭보다 크게 형성하여 'Ｕ'자형 리세스와 같이 깊이에서도 더 많은 채널길이(Channel Length)를 확보할 수 있다.
이어서, 벌브형 리세스(23a, 23b)의 반도체 기판(21) 상에 게이트절연막(24)을 형성한다.
도 2b에 도시된 바와 같이, 하부리세스(23b)를 매립하는 제1폴리실리콘 전극(25a)을 형성한다. 여기서, 제1폴리실리콘 전극(25a)은 고상에피택시(Solid Phase Epitaxy; SPE)방법으로 형성한다. 고상에피택시방법은 실리콘 시드(seed)층을 형성한 후, 성장시키는 방법이다.
따라서, 증착법을 이용하여 형성시 깊이나 폭에 의해 보이드가 형성되는 것과 달리 시드층을 성장시켜서 하부리세스(23b)에 보이드(void)없이 제1폴리실리콘 전극(25a)을 형성할 수 있다.
도 2c에 도시된 바와 같이, 제1폴리실리콘 전극(25a) 상에 상부리세스(23a)를 채우면서 반도체 기판(21) 상부에 제2폴리실리콘 전극(25b)을 형성한다. 여기서, 제2폴리실리콘 전극(25b)은 화학기상증착법(Chemical Vapor Deposition;CVD)으로 형성한다.
상기 하부리세스(23b)에 고상에피택시방법으로 제1폴리실리콘 전극(25a)을 미리 형성함으로써 증착마진을 충분히 확보하여 상부리세스(23a)에는 종래와 같은 화학기상증착법으로 형성하여도 보이드없이 제2폴리실리콘 전극(25b)을 형성할 수 있다.
또한, 최상위층인 제2폴리실리콘 전극(25b)은 화학기상증착법으로 형성하여 균일한 표면을 갖고 있기 때문에 평탄화(Chemical Mechanical Polishing;CMP)를 하지 않아도 되므로 공정 단순화를 할 수 있다.
도 2d에 도시된 바와 같이, 제2폴리실리콘 전극(25b) 상에 금속전극(26)과 게이트하드마스크질화막(27)을 순차로 형성하고 패터닝하여 게이트패턴을 형성한다. 여기서, 금속전극(26)은 텅스텐 또는 텅스텐실리사이드로 형성할 수 있다.
위와 같이, 하부리세스(23b)는 실리콘을 성장시키는 고상에피택시방법으로 제1폴리실리콘 전극(25a)을 형성하여 증착마진을 확보함으로써, 상부리세스(23a)에는 종래와 같은 화학기상증착법으로 형성하여도 보이드 없는 폴리실리콘 전극(25a, 25b)을 형성할 수 있다.
실시예 2
도 3a 내지 도 3e는 본 발명의 바람직한 제2실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체 기판(31)에 소자분리막(32)을 형성한다. 여기서, 소자분리막(32)은 활성영역을 정의하기 위한 것으로 적어도 후속 형성되는 리세스보다 깊게 형성한다.
이어서, 반도체 기판(31)의 일부를 선택적으로 식각하여 수직프로파일을 갖는 상부리세스(33a)와 상부리세스(33a)보다 폭이 크고 라운드진 하부리세스(33b)로 구성된 벌브형 리세스(33a, 33b)를 형성한다.
위와 같이, 하부리세스(33b)의 폭을 상부리세스(33a)의 폭보다 크게 형성하여 'Ｕ'자형 리세스와 같이 깊이에서도 더 많은 채널길이(Channel Length)를 확보할 수 있다.
이어서, 벌브형 리세스(33a, 33b)의 반도체 기판(31) 상에 게이트절연막(34)을 형성한다.
도 3b에 도시된 바와 같이, 하부리세스(33b)의 일부를 매립하는 제1폴리실리콘 전극(35a)을 형성한다. 여기서, 제1폴리실리콘 전극(35a)은 증착법으로 형성하되, 일부만 형성하기 때문에 보이드가 발생하지 않는다.
예를 들어, 상부와 하부리세스(33a, 33b)를 포함한 벌브형 리세스(33a, 33b)의 총 길이가 2000Å일 경우, 상부리세스(33a)와 하부리세스(33b)가 각각 동일하게 1000Å으로 형성되고, 제1폴리실리콘 전극(35a)은 하부리세스(33b)의 일부 400Å이하의 깊이로 형성한다.
도 3c에 도시된 바와 같이, 제1폴리실리콘 전극(35a) 상에 나머지 하부리세스(33a)를 채우는 제2폴리실리콘 전극(35b)을 형성한다. 제2폴리실리콘 전극(35b)은 고상에피택시방법으로 형성한다.
따라서, 성장법으로 형성된 제2폴리실리콘 전극(35b)은 하부리세스(33a)에 보이드없이 형성된다.
도 3d에 도시된 바와 같이, 제2폴리실리콘 전극(35b) 상에 상부리세스(33a)를 채우면서 반도체 기판(31) 상부에 제3폴리실리콘 전극(35c)을 형성한다. 여기서, 제3폴리실리콘 전극(35c)은 화학기상증착법(Chemical Vapor Deposition;CVD)으로 형성한다.
상기 하부리세스(33b)에 고상에피택시방법으로 제1 및 제2폴리실리콘 전극(35a, 35b)을 미리 형성함으로써 증착마진을 충분히 확보하여 상부리세스(23a)에는 종래와 같은 화학기상증착법으로 형성하여도 보이드없이 제3폴리실리콘 전극(35c)을 형성할 수 있다.
또한, 최상위층인 제3폴리실리콘 전극(35c)은 화학기상증착법으로 형성하여 균일한 표면을 갖고 있기 때문에 평탄화(Chemical Mechanical Polishing;CMP)를 하지 않아도 되므로 공정 단순화를 할 수 있다.
도 3e에 도시된 바와 같이, 제3폴리실리콘 전극(35c) 상에 금속전극(36)과 게이트하드마스크질화막(37)을 순차로 형성하고 패터닝하여 게이트패턴을 형성한다. 여기서, 금속전극(36)은 텅스텐 또는 텅스텐실리사이드로 형성할 수 있다.
위와 같이, 하부리세스(33b)의 일부는 증착법으로 제1폴리실리콘 전극(35a)을 형성하고, 나머지 하부리세스(33b)는 실리콘을 성장시키는 고상에피택시방법으로 제2폴리실리콘 전극(35b)을 형성하여 증착마진을 확보함으로써, 상부리세스(33a)에는 종래와 같은 화학기상증착법으로 형성하여도 보이드 없는 폴리실리콘 전극(35a, 35b, 35c)을 형성할 수 있다.
실시예 3
도 4a 내지 도 4d는 본 발명의 바람직한 제3실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 4a에 도시된 바와 같이, 반도체 기판(41)에 소자분리막(42)을 형성한다. 여기서, 소자분리막(42)은 활성영역을 정의하기 위한 것으로 적어도 후속 형성되는 리세스보다 깊게 형성한다.
이어서, 반도체 기판(41)의 일부를 선택적으로 식각하여 수직프로파일을 갖는 상부리세스(43a)와 상부리세스(43a)보다 폭이 크고 라운드진 하부리세스(43b)로 구성된 벌브형 리세스(43a, 43b)를 형성한다.
위와 같이, 하부리세스(43b)의 폭을 상부리세스(43a)의 폭보다 크게 형성하여 'Ｕ'자형 리세스와 같이 깊이에서도 더 많은 채널길이(Channel Length)를 확보할 수 있다.
이어서, 벌브형 리세스(43a, 43b)의 반도체 기판(41) 상에 게이트절연막(44)을 형성한다.
도 4b에 도시된 바와 같이, 하부리세스(43b)의 일부를 매립하는 제1폴리실리콘 전극(45a)을 형성한다. 여기서, 제1폴리실리콘 전극(45a)은 증착법으로 형성하되, 일부만 형성하기 때문에 보이드가 발생하지 않는다.
예를 들어, 상부와 하부리세스(43a, 43b)를 포함한 벌브형 리세스(43a, 43b)의 총 길이가 2000Å일 경우, 상부리세스(43a)와 하부리세스(43b)가 각각 동일하게 1000Å으로 형성되고, 제1폴리실리콘 전극(45a)은 하부리세스(43b)의 일부 400Å이하의 깊이로 형성한다.
도 4c에 도시된 바와 같이, 제1폴리실리콘 전극(45a) 상에 나머지 하부리세스(43b)와 상부리세스(43a)를 채우면서 반도체 기판(41) 상부에 제2폴리실리콘 전극(45b)을 형성한다. 여기서, 제2폴리실리콘 전극(45b)은 선택적 에피택셜성장법(Selective Epitaxial Growth; SEG)으로 형성한다.
이어서, 제2폴리실리콘 전극(45b)을 평탄화한다. 이는 최상위층인 제2폴리실리콘 전극(45b)을 성장법으로 형성하여 표면이 균일하지 못하기 때문이다.
위와 같이, 하부리세스(43b)의 일부는 증착법으로 제1폴리실리콘 전극(45a)을 형성하고, 나머지를 성장법으로 제2폴리실리콘 전극(45b)을 형성하여 보이드 없이 폴리실리콘 전극(45a, 45b)을 형성할 수 있다.
도 4d에 도시된 바와 같이, 제2폴리실리콘 전극(45b) 상에 금속전극(46)과 게이트하드마스크질화막(47)을 순차로 형성하고 패터닝하여 게이트패턴을 형성한다. 여기서, 금속전극(46)은 텅스텐 또는 텅스텐실리사이드로 형성할 수 있다.
위와 같이, 하부리세스(43b)의 일부는 증착법으로 제1폴리실리콘 전극(45a)을 형성하고, 나머지 하부리세스(43b)는 실리콘을 성장시키는 선택적 에피택셜성장법으로 제2폴리실리콘 전극(45b)을 형성하여 보이드 없는 폴리실리콘 전극(45a, 45b)을 형성할 수 있다.
실시예 4
도 5a 내지 도 5d는 본 발명의 바람직한 제4실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 5a에 도시된 바와 같이, 반도체 기판(51)에 소자분리막(52)을 형성한다. 여기서, 소자분리막(52)은 활성영역을 정의하기 위한 것으로 적어도 후속 형성되는 리세스보다 깊게 형성한다.
이어서, 반도체 기판(51)의 일부를 선택적으로 식각하여 수직프로파일을 갖는 상부리세스(53a)와 상부리세스(53a)보다 폭이 크고 라운드진 하부리세스(53b)로 구성된 벌브형 리세스(53a, 53b)를 형성한다.
위와 같이, 하부리세스(53b)의 폭을 상부리세스(53a)의 폭보다 크게 형성하여 'Ｕ'자형 리세스와 같이 깊이에서도 더 많은 채널길이(Channel Length)를 확보할 수 있다.
이어서, 벌브형 리세스(53a, 53b)의 반도체 기판(51) 상에 게이트절연막(54)을 형성한다.
도 5b에 도시된 바와 같이, 하부리세스(53b)를 매립하는 제1폴리실리콘 전극(54a)을 형성한다. 여기서, 제1폴리실리콘 전극(55a)은 고상에피택시(Solid Phase Epitaxy; SPE)방법으로 형성한다. 고상에피택시방법은 실리콘 시드(seed)층을 형성한 후, 성장시키는 방법이다.
따라서, 증착법을 이용하여 형성시 깊이나 폭에 의해 보이드가 형성되는 것과 달리 시드층을 성장시켜서 하부리세스(53b)에 보이드(void)없이 제1폴리실리콘 전극(55a)을 형성할 수 있다.
도 5c에 도시된 바와 같이, 제1폴리실리콘 전극(55a) 상에 상부리세스(53a)를 채우면서 반도체 기판(51) 상부에 제2폴리실리콘 전극(55b)을 형성한다. 여기서, 제2폴리실리콘 전극(55b)은 선택적 에피택셜성장법으로 형성한다.
이어서, 제2폴리실리콘 전극(55b)을 평탄화한다. 이는 최상위층인 제2폴리실리콘 전극(55b)을 성장법으로 형성하여 표면이 균일하지 못하기 때문이다.
상기 하부리세스(53b)에 고상에피택시방법으로 제1폴리실리콘 전극(55a)을 미리 형성함으로써 증착마진을 충분히 확보할 뿐 아니라, 상부리세스(53a)에도 동일한 성장법인 선택적 에피택셜성장법으로 제2폴리실리콘 전극(55b)을 보이드 없이 형성할 수 있다.
도 5d에 도시된 바와 같이, 제2폴리실리콘 전극(55b) 상에 금속전극(56)과 게이트하드마스크질화막(57)을 순차로 형성하고 패터닝하여 게이트패턴을 형성한다. 여기서, 금속전극(56)은 텅스텐 또는 텅스텐실리사이드로 형성할 수 있다.
위와 같이, 하부리세스(53b)는 실리콘을 성장시키는 고상에피택시방법으로 제1폴리실리콘 전극(55a)을 형성하여 증착마진을 확보할 뿐 아니라, 상부리세스(53a)에도 동일한 성장법인 선택적 에피택셜성장법으로 제2폴리실리콘 전극(55b)을 형성하여 보이드 없는 폴리실리콘 전극(55a, 55b)을 형성할 수 있다.
도 6 내지 도 9는 본 발명의 바람직한 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 6에 도시된 바와 같이, 본 발명의 바람직한 제1실시예, 즉 도 2a 내지 도 2d에 따라 형성된 반도체 소자이다. 반도체 기판(61)에 소자분리막(62)을 형성하고, 반도체 기판(61)의 일부를 선택적으로 식각하여 상부리세스(63a)보다 하부리세스(63b)가 폭이 넓고 라운드진 벌브형 리세스(63a, 63b)를 형성한다. 벌브형 리세스(63a, 63b)의 반도체 기판(61) 상에 게이트절연막(64)을 형성한다. 하부리세스(63b)에는 고상에피택시방법으로 제1폴리실리콘 전극(65a)을 형성하고, 상부리세스(63a)에는 화학기상증착법으로 제2폴리실리콘 전극(65b)을 형성하였다. 제1,2폴리실리콘 전극(65a, 65b) 상에 금속전극(26)과 게이트하드마스크질화막(27)을 형성한 후 패터닝하여 게이트패턴을 형성하였다.
위와 같이, 성장법인 고상에피택시방법과 증착법인 화학기상증착법을 혼합하여 폴리실리콘 전극을 형성함으로써 증착마진 확보 및 평탄화 공정을 생략하면서도 보이드 없이 형성할 수 있다.
도 7에 도시된 바와 같이, 본 발명의 바람직한 제2실시예, 즉 도 3a 내지 도 3e에 따라 형성된 반도체 소자이다. 반도체 기판(71)에 소자분리막(72)을 형성하고, 반도체 기판(71)의 일부를 선택적으로 식각하여 상부리세스(73a)보다 하부리세스(73b)가 폭이 넓고 라운드진 벌브형 리세스(73a, 73b)를 형성한다. 벌브형 리세스(73a, 73b)의 반도체 기판(71) 상에 게이트절연막(74)을 형성한다. 하부리세스(73b)의 일부는 화학기상증착법으로 제1폴리실리콘 전극(75a)을 형성하고, 나머지 하부리세스(73b)는 고상에피택시방법으로 제2폴리실리콘 전극(75b)을 형성하고, 상부리세스(73a)에는 화학기상증착법으로 제3폴리실리콘 전극(75c)을 형성하였다. 제1,2,3폴리실리콘 전극(75a, 75b, 75c) 상에 금속전극(76)과 게이트하드마스크질화막(77)을 형성한 후 패터닝하여 게이트패턴을 형성하였다.
위와 같이, 증착법인 화학기상증착법을 2스텝, 성장법인 고상에피택시방법을 1스텝으로 혼합하여 폴리실리콘 전극을 형성함으로써 증착마진 확보 및 평탄화 공정을 생략하면서도 보이드 없이 형성할 수 있다.
도 8에 도시된 바와 같이, 본 발명의 바람직한 제3실시예, 즉 도 4a 내지 도 4d에 따라 형성된 반도체 소자이다. 반도체 기판(81)에 소자분리막(82)을 형성하고, 반도체 기판(81)의 일부를 선택적으로 식각하여 상부리세스(83a)보다 하부리세스(83b)가 폭이 넓고 라운드진 벌브형 리세스(83a, 83b)를 형성한다. 벌브형 리세스(83a, 83b)의 반도체 기판(81) 상에 게이트절연막(84)을 형성한다. 하부리세스(83b)의 일부는 화학기상증착법으로 제1폴리실리콘 전극(85a)을 형성하고, 나머지 하부리세스(83b) 및 상부리세스(83a)에는 선택적 에피택셜성장법으로 제2폴리실리콘 전극(85b)을 형성하였다. 제1,2폴리실리콘 전극(85a, 85b) 상에 금속전극(86)과 게이트하드마스크질화막(87)을 형성한 후 패터닝하여 게이트패턴을 형성하였다.
위와 같이, 증착법인 화학기상증착법과 성장법인 선택적 에피택셜성장법을 혼합하여 보이드 없는 폴리실리콘 전극을 형성할 수 있다.
도 9에 도시된 바와 같이, 본 발명의 바람직한 제4실시예, 즉 도 5a 내지 도 5d에 따라 형성된 반도체 소자이다. 반도체 기판(91)에 소자분리막(92)을 형성하고, 반도체 기판(91)의 일부를 선택적으로 식각하여 상부리세스(93a)보다 하부리세스(93b)가 폭이 넓고 라운드진 벌브형 리세스(93a, 93b)를 형성한다. 벌브형 리세스(93a, 93b)의 반도체 기판(91) 상에 게이트절연막(94)을 형성한다. 하부리세스(93b)는 고상에피택시방법으로 제1폴리실리콘 전극(95a)을 형성하고, 상부리세스(93a)는 선택적 에피택셜성장법으로 제2폴리실리콘 전극(95b)을 형성하였다. 제1,2폴리실리콘 전극(95a, 95b) 상에 금속전극(96)과 게이트하드마스크질화막(97)을 형성한 후 패터닝하여 게이트패턴을 형성하였다.
위와 같이, 성장법인 고상에피택시방법과 선택적 에피택셜성장법을 혼합하여 보이드 없는 폴리실리콘 전극을 형성할 수 있다.
상기한 본 발명은, 벌브형 리세스 내부에 폴리실리콘 전극 형성시 증착법과 성장법, 즉 화학기상증착법, 고상에피택시방법과 선택적 에피택셜성장법을 혼합하여 보이드 없이 형성할 수 있는 장점이 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명에 의한 반도체 소자 및 그의 제조방법은 벌브형 리세스 내부에 보이드를 제거함으로써 스트레스 집중포인트를 없애고, 소자의 동작 신뢰성을 확보할 수 있는 효과가 있다.

Claims (11)

  1. 반도체 기판;
    상기 반도체 기판에 상부리세스보다 하부리세스가 폭이 크고 라운드지도록 형성된 벌브형 리세스;
    상기 벌브형 리세스의 기판 상에 형성된 게이트절연막; 및
    상기 벌브형 리세스에 매립된 폴리실리콘 전극을 포함하되, 상기 폴리실리콘 전극을 적어도 성장법을 포함한 2스텝으로 형성된 반도체 소자.
  2. 제1항에 있어서,
    상기 폴리실리콘 전극은 하부리세스에는 고상에피택시로, 상부리세스에는 화학기상증착법으로 형성된 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서,
    상기 폴리실리콘 전극은 하부리세스의 일부는 화학기상증착법, 나머지 하부리세스는 고상에피택시, 상부리세스에는 화학기상증착법으로 형성된 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서,
    상기 폴리실리콘 전극은 하부리세스의 일부는 화학기상증착법, 나머지 하부리세스 및 상부리세스에는 선택적 에피택셜성장법으로 형성된 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서,
    상기 폴리실리콘 전극은 하부리세스는 고상에피택시방법, 상부리세스는 선택적 에피택셜성장법으로 형성된 것을 특징으로 하는 반도체 소자.
  6. 반도체 기판의 일부를 선택적으로 식각하여 상부리세스보다 하부리세스가 폭이 크고 라운지도록 벌브형 리세스를 형성하는 단계;
    상기 벌브형 리세스의 기판 상에 게이트산화막을 형성하는 단계; 및
    적어도 성장법을 포함한 2스텝으로 상기 벌브형 리세스를 매립하는 폴리실리콘 전극을 형성하는 단계
    를 포함하는 반도체 소자의 제조방법.
  7. 제1항에 있어서,
    상기 폴리실리콘 전극을 형성하는 단계는,
    상기 하부리세스에 고상에피택시방식으로 폴리실리콘을 형성하는 단계; 및
    상기 상부리세스에 화학기상증착법으로 폴리실리콘을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제1항에 있어서,
    상기 폴리실리콘 전극을 형성하는 단계는,
    상기 하부리세스의 일부를 화학기상증착법으로 폴리실리콘을 형성하는 단계;
    상기 하부리세스의 나머지를 고상에피택시방식으로 폴리실리콘을 형성하는 단계; 및
    상기 상부리세스에 화학기상증착법으로 폴리실리콘을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제1항에 있어서,
    상기 폴리실리콘 전극을 형성하는 단계는,
    상기 하부리세스의 일부를 화학기상증착법으로 폴리실리콘을 형성하는 단계;
    상기 하부리세스의 나머지와 상부리세스를 선택적 에피택셜성장법으로 폴리실리콘을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제1항에 있어서,
    상기 폴리실리콘 전극을 형성하는 단계는,
    상기 하부리세스를 고상에피택시방법으로 폴리실리콘을 형성하는 단계; 및
    상기 상부리세스를 선택적 에피택셜성장법으로 폴리실리콘을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제6항에 있어서,
    상기 폴리실리콘 전극을 형성한 후,
    상기 폴리실리콘 전극 상에 금속전극과 게이트하드마스크질화막을 형성한 후 패터닝하여 게이트패턴을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
KR1020060019682A 2006-02-28 2006-02-28 반도체 소자 및 그의 제조방법 KR100753082B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020060019682A KR100753082B1 (ko) 2006-02-28 2006-02-28 반도체 소자 및 그의 제조방법
US11/633,055 US20070200169A1 (en) 2006-02-28 2006-12-04 Gate electrode of semiconductor device and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060019682A KR100753082B1 (ko) 2006-02-28 2006-02-28 반도체 소자 및 그의 제조방법

Publications (1)

Publication Number Publication Date
KR100753082B1 true KR100753082B1 (ko) 2007-08-31

Family

ID=38443153

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060019682A KR100753082B1 (ko) 2006-02-28 2006-02-28 반도체 소자 및 그의 제조방법

Country Status (2)

Country Link
US (1) US20070200169A1 (ko)
KR (1) KR100753082B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100801743B1 (ko) 2006-12-28 2008-02-11 주식회사 하이닉스반도체 벌브형 리세스 게이트 형성방법

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100629263B1 (ko) * 2004-07-23 2006-09-29 삼성전자주식회사 리세스된 게이트 전극을 갖는 모스 트랜지스터 및 그제조방법
KR100689840B1 (ko) * 2005-10-04 2007-03-08 삼성전자주식회사 리세스된 게이트 전극을 갖는 반도체소자 및 그의 제조방법
JP2007250855A (ja) * 2006-03-16 2007-09-27 Elpida Memory Inc 半導体装置及びその製造方法
KR100791342B1 (ko) * 2006-08-09 2008-01-03 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR100761408B1 (ko) * 2006-09-29 2007-09-27 주식회사 하이닉스반도체 전구형 리세스게이트 및 그의 제조 방법
KR100780658B1 (ko) * 2006-12-27 2007-11-30 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR101087918B1 (ko) * 2009-12-21 2011-11-30 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US10950602B2 (en) 2018-09-20 2021-03-16 Samsung Electronics Co., Ltd. Semiconductor devices

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04277649A (ja) * 1991-03-06 1992-10-02 Nec Corp 半導体装置の製造方法
JP2000349289A (ja) * 1999-03-29 2000-12-15 Fuji Electric Co Ltd 半導体装置およびその製造方法
KR20060058959A (ko) * 2004-11-26 2006-06-01 삼성전자주식회사 리세스 게이트 및 그 형성 방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100567624B1 (ko) * 2004-06-15 2006-04-04 삼성전자주식회사 반도체 장치의 제조 방법
KR100554516B1 (ko) * 2004-06-29 2006-03-03 삼성전자주식회사 반도체 장치의 제조 방법
KR100618861B1 (ko) * 2004-09-09 2006-08-31 삼성전자주식회사 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자 및그 제조 방법
KR100711520B1 (ko) * 2005-09-12 2007-04-27 삼성전자주식회사 리세스된 게이트 전극용 구조물과 그 형성 방법 및리세스된 게이트 전극을 포함하는 반도체 장치 및 그 제조방법.
KR100703027B1 (ko) * 2005-09-26 2007-04-06 삼성전자주식회사 리세스 게이트 형성 방법
TWI277153B (en) * 2006-03-21 2007-03-21 Promos Technologies Inc Semiconductor device with recessed channel and method of fabricating the same
US7410862B2 (en) * 2006-04-28 2008-08-12 International Business Machines Corporation Trench capacitor and method for fabricating the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04277649A (ja) * 1991-03-06 1992-10-02 Nec Corp 半導体装置の製造方法
JP2000349289A (ja) * 1999-03-29 2000-12-15 Fuji Electric Co Ltd 半導体装置およびその製造方法
KR20060058959A (ko) * 2004-11-26 2006-06-01 삼성전자주식회사 리세스 게이트 및 그 형성 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100801743B1 (ko) 2006-12-28 2008-02-11 주식회사 하이닉스반도체 벌브형 리세스 게이트 형성방법

Also Published As

Publication number Publication date
US20070200169A1 (en) 2007-08-30

Similar Documents

Publication Publication Date Title
KR100753082B1 (ko) 반도체 소자 및 그의 제조방법
TWI816685B (zh) 半導體裝置及其製造方法
JP5217257B2 (ja) 半導体装置およびその製造方法
KR100869771B1 (ko) 금속 게이트 전극을 구비하는 반도체 디바이스의 제조 방법
US7442618B2 (en) Method to engineer etch profiles in Si substrate for advanced semiconductor devices
KR100855977B1 (ko) 반도체 소자 및 그 제조방법
JP6377302B1 (ja) 半導体装置
US7524726B2 (en) Method for fabricating a semiconductor device
JP5390068B2 (ja) チップ、ｆｅｔ製造方法（誘電体ストレッサ要素を有するトランジスタ）
CN110957260A (zh) 鳍状场效晶体管的制作方法
TWI509710B (zh) 具有改良之閘極高度均勻性的半導體裝置及其製造方法
TW201944599A (zh) 半導體結構
KR100942961B1 (ko) 주상 구조의 폴리실리콘 게이트전극을 구비한 반도체소자의제조 방법
US7413954B2 (en) Insulated gate semiconductor device and manufacturing method of the same
TWI460823B (zh) 製造溝槽式金屬氧化物半導體場效電晶體的方法
JP2007258582A (ja) 絶縁ゲート型半導体装置の製造方法
KR20090040989A (ko) 반도체 소자 및 이의 제조 방법
CN110416297B (zh) N型鳍式场效应晶体管及其形成方法
KR100670748B1 (ko) 리세스 게이트를 갖는 반도체 소자의 제조방법
KR101164981B1 (ko) 반도체 소자 제조 방법
KR20090111017A (ko) 측벽이 리세스된 활성영역을 구비하는 반도체 장치 및 그제조 방법
KR20060046909A (ko) 리세스 채널을 갖는 트랜지스터 제조방법
US20040142573A1 (en) Method for manufacturing MOSFET semiconductor device
KR100876833B1 (ko) 반도체 소자 및 그의 형성 방법
KR20040059805A (ko) 이중 선택적 에피택셜 성장법을 이용한 콘택플러그를 갖는반도체소자 및 그의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]
LAPS Lapse due to unpaid annual fee