KR101164981B1 - 반도체 소자 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정 중, 핀형 트랜지스터에서 문턱 전압이 낮아지는 문제점을 해결하는 반도체 소자의 제조 공정에 관한 것이다. 이를 위해 본 발명은, 핀 활성영역이 형성된 기판을 제공하는 단계, 상기 핀 활성영역 상에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막이 형성된 결과물 상에 붕소가 인시츄 도핑된 폴리실리콘막을 형성하는 단계, 상기 폴리실리콘막 상부에 붕소를 도핑하는 단계 및 선택적 식각 공정을 수행하여 게이트 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
핀형 트랜지스터, 게이트 패턴, 붕소 인시츄 도핑된 폴리실리콘막, 게이트 절연막
Description
도 1은 일반적인 핀형 트랜지스터를 나타낸 도면.
도 2는 핀 활성영역의 상부 모서리에 전기장이 집중된 핀형 트랜지스터의 드레인 전류를 나타낸 그래프.
도 3a 내지 도 3e는 본 발명의 일실시예에 따른 핀형 트랜지스터의 제조 방법을 나타낸 도면.
도 4는 도 3e의 A-A'의 절단면에 따른 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 반도체 기판 11 : 소자분리막
12 : 핀 활성영역 13 : 게이트 절연막
14A : 게이트 전도막의 상부 14B : 게이트 전도막의 하부
본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정 중, 핀형 트랜지스터의 형성 공정에 관한 것이다.
반도체 메모리 소자의 집적도가 증가함에 따라 기존의 2차원적인 트랜지스터 구조로는 여러가지 측면, 예를 들어 전류 구동능력(current drivability) 측면에서 한계에 다다르고 있다. 특히 고속소자 (high speed device) 경우, 기존 2차원적인 트랜지스터 구조로는 요구되는 전류 구동능력을 만족시킬 수 없다.
이러한 문제점을 극복하기 위해 제안된 기술이 도 1에 도시된 핀형 트랜지스터(fin transistor)이다. 핀형 트랜지스터의 특징은 채널로서, 3면을 이용하기 때문에 전류 구동능력이 매우 뛰어나므로 고속소자 제작에 응용될 수 있다. 또한, 핀형 트랜지스터는 sub-10nm이하까지 집적가능하다.
그러나, 기존의 방법은로 핀형 트랜지스터를 제조하게 되면, 핀 활성영역의 상부 모서리에 전기장(electric field)이 집중되기 때문에, 원하는 값보다 낮은 문턱 전압(Vth)가 형성되거나 기생 문턱 전압(parasitic Vth)이 형성되는 문제가 발생하게 된다.
이러한 문제점을 뒷받침하기 위한 도면으로, 도 2는 핀 활성영역의 상부 모서리에 전기장이 집중된 핀형 트랜지스터의 드레인 전류를 나타낸 그래프이다.
도 2를 참조하면, 동일한 게이트 전압(gate voltage)에서 2차원 트랜지스터의 드레인 전류(drain current) 보다 핀형 트랜지스터의 드레인 전류(drain current)가 낮은 것을 알 수 있다. 즉, 문턱 전압(Vth)이 낮음을 알 수 있는 것이다.
그리고, 핀형 트랜지스터의 구조상에 의한 문턱 전압(Vth)의 차이 - 핀 활성영역의 상부 표면과 핀 활성영역의 양측면에서의 상호 문턱 전압(Vth)의 차이- 때문에 채널 형성 영역에서의 문턱 전압(Vth)의 불균형이 발생되고 있다.
기존에는 핀형 트랜지스터의 문턱 전압(Vth)의 저하를 방지하기 위한 방법으로, 일함수가 큰 게이트 전도막을 이용하는 것이다.
이를 위해서, 붕소가 도핑된 폴리실리콘막을 많이 연구하고 있으며, 붕소 인시츄 도핑된 폴리실리콘막 또는 폴리실리콘막(undoped poly silicon)에 붕소를 주입하는 도핑기술을 이용하고 있다.
하지만, 각각에 대해서 다음과 같은 단점들이 관찰되고 있다.
붕소 인시츄 도핑된 폴리실리콘막을 적용하면 비록 핀 활성영역을 덮는 게이트 전도막의 구조 전체에 균일한 붕소 농도를 얻을 수 있지만, 핀 활성영역의 상부와 양측부분의 문턱 전압이 상이한 문제점 - 전기장의 형성 차이 때문 - 이 여전히 남아 있게 된다.
비록, 일함수가 큰, 붕소가 도핑된 폴리실리콘막을 사용한다고 하더라도 핀 활성영역의 상부와 양측벽간의 문턱전압의 불균형이 남아 있는 것이다.
그리고, 폴리실리콘막에 붕소를 주입하는 방식은 후속 열공정에서도 일정 농도의 붕소가 핀 활성영역 하부를 덮는 게이트 전도막의 하부까지 충분히 확산(diffusion)하기 힘든 단점들이 생기게 되다. 이런 문제점은 게이트 전도막 하부의 일함수가 상대적으로 너무 낮게 되어 문턱 전압의 불균형을 유발시키게 된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 핀형 트랜지스터에서 문턱 전압이 낮아지는 문제점을 해결하는 반도체 소자의 제조 방법을 제공하는 것을 제1 목적으로 한다.
핀형 트랜지스터에서 균일한 문턱 전압을 갖도록 제조 하는 반도체 소자의 제조 방법을 제공하는 것을 제2 목적으로 한다.
상기의 목적을 달성하기 위한 본 발명의 일측면에 따르면, 핀 활성영역이 형성된 기판을 제공하는 단계, 상기 핀 활성영역 상에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막이 형성된 결과물 상에 붕소가 인시츄 도핑된 폴리실리콘막을 형성하는 단계, 상기 폴리실리콘막 상부에 붕소를 도핑하는 단계 및 선택적 식각 공정을 수행하여 게이트 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
본 발명은 핀형 트랜지스터에서 구조상에 의한 문턱 전압(Vth)의 저하를 효과적으로 증가시키면서, 균일한 문턱 전압(Vth)을 얻기위해, 높은 일함수(high workfunction)를 갖는 붕소 인시츄 도핑된 폴리실리콘막(boron in-situ doped poly silicon)을 적용하는 기술에 대한 것이다.
특히, 균형잡힌 문턱 전압(Vth)을 얻기 위해 핀 활성영역의 양쪽 하부 측면 까지 일정 농도의 붕소(boron)를 균일하게 도핑한다. 세부적으로는, 붕소 인시츄 도핑된 폴리실리콘막을 형성하고, 그 상부에 추가로 붕소를 도핑하는 기술에 관한 것이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3e는 본 발명의 일실시예에 따른 핀형 트랜지스터의 제조 방법을 나타낸 도면이다.
우선, 도 3a에 도시된 바와 같이, 핀 형태를 갖는 돌출부(12)를 갖는 반도체 기판(10)을 준비한다.
돌출부(12)는 반도체 기판(10) 상에 패드 산화막과 패드 질화막을 순차적으로 증착하여 패드층을 형성하고, 돌출부(12)를 제외한 영역의 패드층을 식각하여 오픈한 후, 패드층을 식각 장벽으로 반도체 기판(10)을 식각하여 트랜치를 형성하여 형성한다.
이어서, 트랜치 내에 버퍼 산화막과 라이너 질화막을 순차적으로 증착한다.
이때, 버퍼 산화막은 열산화막 또는 CVD(Chemical Vapor Deposition) 방식으로 형성된 산화막으로 형성할 수 있는데, CVD 방식의 산화막으로 형성할 경우, 증착 초기는 열산화분위기에서 증착함으로써 기판의 격자결함을 치유할 수 있다.
그리고, 돌출부(12)의 상부 모서리는 둥글게 형성될 수 있다.
이어서, 트랜치 내의 라이너 질화막 상에 절연용 갭필 산화막을 매립하여 소 자분리막(11)을 형성한다.
이어서, 소자분리막(11)을 선택적 식각하여 게이트 라인이 형성될 예정 영역의 돌출부(12)의 측벽중 일부를 노출시킨다. 이로써, 측벽이 노출된 돌출부(12)는 핀 활성영역(12)이 된다.
이어서, 핀 활성영역(12)에 수 회의 이온주입공정을 적용하여 웰, 채널 및 격리 확산층 등을 형성할 수 있다.
다음으로, 도 3b에 도시된 바와 같이, 핀 활성영역(12) 상에 게이트 절연막(13)을 형성한다.
게이트 절연막(13)은 핀 활성영역(12)의 표면과 실질적인 수직 방향으로 산소 케미컬에 방향성을 주어 성장시킨다.
이때의 공정 조건은 저압 플라즈마 공정을 통해 산소 케미컬에 방향성을 주어 성장시키는 것이 바람직하며, He, Ar, N2, Ne 및 Xe의 비활성 기체중 어느 하나와, O2, N2O, NO2 및 CO2의 산화성 기체중 어느 하나를 혼합한 기체에 H2 및 D2 기체중 어느 하나를 첨가하여 성장시키는 것이 바람직하다.
이어서, 게이트 절연막(13)의 트랩이나 산화 퀄리티를 향상시키기 위해 열처리 공정을 수행한다.
게이트 절연막(13)은 산화 공정이 아닌, 산화막 증착 공정을 통해 형성할 수도 있다.
다음으로, 도 3c에 도시된 바와 같이, 게이트 절연막(13)이 형성된 결과물 상에 게이트 전도막(14)을 형성한다.
이때, 게이트 전도막(14)은 붕소 인시츄 도핑된 폴리실리콘막(14)으로써, 인시츄 도핑된 붕소의 농도는 1E18~2E20/cm3 이고, 구조는 비정질 또는 결정질일 수 있다.
다음으로, 도 3d에 도시된 바와 같이, 게이트 전도막(14)에 붕소를 이온주입한다.
이미 붕소가 인시츄 도핑된 게이트 전도막(14) 상에 붕소를 이온주입하는 이유는 핀 활성영역(12)의 상부와 하부에 접촉되는 게이트 전도막(14)의 일함수를 상이하게 하기 위해서이다.
그리고, 붕소는 이온주입(implantation) 공정이 아닌 플라즈마(plasma) 도핑 공정으로 도핑할 수 있다.
이때의 에너지는 3~20keV이고, 1E14~3E16/cm2의 붕소 농도이다.
그리고 도면에서는 게이트 전도막(14A, 14B)을 붕소의 농도에 따라 14A와 14B로 구분하였으나, 이는 설명의 편의를 위해 핀 활성영역(12)의 상부 표면을 중식으로 나눈 것일 뿐이다, 즉, 붕소의 도핑 농도에 따라 그 경계선은 가변적이라는 것이다.
다음으로, 도 3e에 도시된 바와 같이, 이온주입된 붕소를 확산(diffusion)시키기 위해 열처리 공정을 진행한다.
열처리 공정은 RTP(Rapid Thermal Processing) 또는 퍼니스(furnace)에서 700~1200℃의 공정 온도로 진행한다.
이어서, 게이트 전도막(14A, 14B)을 선택적 식각하여 게이트 패턴을 형성하고, 소스/드레인 영역을 형성하여 핀형 트랜지스터를 형성한다.
도 4는 도 3e의 A-A'의 절단면에 따른 단면도이다. 이때, 게이트 전도막(14)의 각 부분별 붕소의 도핑 농도를 색의 어둡고 밝음으로 표현하였다.
도 4를 참조하면, 게이트 전도막의 상부(14A)가 하부(14B)보다 어두운 것을 볼 수 있다.
즉, 게이트 전도막의 상부(14A)가 하부(14B)보다 붕소의 도핑 농도가 높다는 것이다.
이것이 의미하는 것은 게이트 절연막(13)의 상부와 접하는 게이트 전도막의 상부(14A)는 높은 일함수를 갖는 것이고, 게이트 절연막(13)의 양측벽과 접하는 게이트 전도막의 하부(14B)는 상부 보다 낮은 임함수를 갖게 되는 것이다.
본 발명을 정리해 보면, 핀 활성영역을 덮는 게이트 전도막(14)의 상부 및 하부의 일함수를 상이하게 형성하므로써, 균일한 문턱 전압을 얻는다.
이는, 3차원 구조에서 균일하게 도핑될 수 있는 붕소 인시츄 도핑된 폴리실리콘막을 증착한 후에, 상기 폴리실리콘 상부의 붕소 농도를 상대적으로 증가시킴으로써 이루어진다.
또한, 높은 일함수를 갖는 게이트 전도막이기 때문에 문턱 전압이 낮아지는 문제점도 해결할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치 환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 살펴본 바와 같이, 본 발명은 핀형 트랜지스터 제조시 높은 일함수를 갖는 게이트 전도막을 사용하므로써, 문턱 전압이 낮아지는 문제점을 해결한다. 또한, 게이트 전도막의 부분별 일함수를 달리하여 균일한 문턱 전압을 얻는다.
따라서, 반도체 소자의 신뢰성 및 안정성을 확보할 수 있다.
Claims (6)
- 핀 활성영역이 형성된 기판을 제공하는 단계;상기 핀 활성영역 상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막이 형성된 결과물 상에 붕소가 인시츄 도핑된 폴리실리콘막을 형성하는 단계;상기 폴리실리콘막 상부에 붕소를 도핑하여 상기 폴리실리콘막의 상기 상부의 붕소의 도핑 농도를 하부보다 높게 하는 단계; 및선택적 식각 공정을 수행하여 게이트 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 상기 폴리실리콘막 상부에 붕소를 도핑하는 단계 이후 열처리 하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 붕소가 인시츄 도핑된 폴리실리콘막의 붕소의 농도는 1E18~2E20/cm3 으로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 폴리실리콘막 상부에 붕소를 도핑하는 단계는 이온주입 또는 플라즈마 도핑으로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제4항에 있어서,상기 붕소의 플리즈마 도핑은 3~20keV의 에너지, 1E14~3E16/cm2의 붕소 농도로 진행하는 것을 특징으로 하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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| KR100227621B1 (ko) * | 1997-05-22 | 1999-11-01 | 김영환 | 반도체 소자의 트랜지스터 제조방법 |
| US20050233525A1 (en) * | 2004-04-16 | 2005-10-20 | Yee-Chia Yeo | Gate electrode for a semiconductor fin device |
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| Publication number | Publication date |
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| KR20080029297A (ko) | 2008-04-03 |
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