JP2007180569A - 半導体装置 - Google Patents

Abstract

【課題】基板に対して急速な加熱、冷却を行っても、基板上のＳＯＩ領域あるいはＳＯＮ領域とシリコン領域との熱吸収効率の違いから生じる温度差の影響を低減でき、基板に結晶欠陥が発生するのを防止できる半導体装置を提供する。
【解決手段】半導体基板上には、シリコン領域２３Ｂが形成され、このシリコン領域２３Ｂを囲むように、半導体基板上に絶縁膜及び空洞のいずれか一方を介在してＳＯＩ領域２２が形成されている。さらに、半導体基板上には、ＳＯＩ領域２２を囲むように、シリコン領域２３Ａが形成されている。
【選択図】 図３

Description

この発明は、半導体基板の一部の領域に、絶縁膜を介して半導体層が形成されたＳＯＩ（Silicon On Insulator）構造、あるいは空洞領域を介して半導体層が形成されたＳＯＮ（Silicon On Nothing）構造を有する半導体装置に関するものである。

近年、ＳＯＩ構造を有する基板（以下ＳＯＩ基板）は、動作速度の向上及び低消費電力化が可能な素子を形成できる基板として有望視されている。特に、高速化が要求されるロジックデバイス用として注目されている。一方、データを記憶するＤＲＡＭなどのメモリ素子やパワーアンプなどのアナログ回路をＳＯＩ上に形成すると、浮遊効果により素子が誤動作するという問題がある。したがって、ＤＲＡＭやアナログ回路はＳＯＩ上でない通常のシリコン上に形成することが素子の動作を安定化させる上で必要である。

そこで、ロジックデバイスとメモリデバイスを基板上に混載するためには、予め基板上に、ＳＯＩ構造を有しないシリコン領域とＳＯＩ構造を有するＳＯＩ領域とを部分的に形成した部分ＳＯＩ基板を用いる方法がある。そして、ロジック回路はシリコン下に埋め込み酸化膜が存在するＳＯＩ領域上に形成し、ＤＲＡＭやアナログ回路はシリコン下に埋め込み酸化膜の無い、通常のシリコン領域上に形成する必要がある。

しかしながら、アナログ回路を構成するアナログ素子はノイズの影響を受けやすいため、ロジック回路やメモリ回路から電気的に遮断するほうがよい。部分ＳＯＩ基板では、ロジック回路はＳＯＩ領域上に形成され、しかも素子分離されている。このため、ロジック回路とアナログ回路とは電気的に遮断されている。しかし、同一のシリコン領域上に形成されるＤＲＡＭとアナログ回路は隣接して形成されているため、ＤＲＡＭからアナログ素子へのノイズ伝播が問題となる。

また、他の半導体装置との間で信号のやり取りを行う入出力回路をＳＯＩ領域上に形成した場合、ＳＯＩ領域は絶縁されているため、入出力回路を構成する素子そのものに高電圧がかかり静電破壊が生じやすい。さらに、ＳＯＩ領域の半導体層は、側面が素子分離用のＳｉＯ２で覆われ、底面が埋め込み酸化膜のＳｉＯ２で覆われている。このため、ＳＯＩ領域上に形成された素子では、駆動した際に素子から発生する熱の放出が悪いという欠点がある。

また、素子の微細化に伴い、接合を浅くする必要がある。ボロン（Ｂ）、リン（Ｐ）、ヒ素（Ａｓ）などの不純物を半導体層にイオン注入して熱処理を行うとき、熱処理の時間が長いと、不純物が必要以上に拡散してしまい、接合が深くなってしまう。接合が深くなるのを防ぐためには、半導体層を急速に加熱、冷却する必要がある。前記加熱には、通常、ハロゲンランプなどを用いるが、ＳＯＩ領域とシリコン領域の熱吸収効率の違いから、これらの間に温度差を生じる。この温度差のために、基板にスリップなどの結晶欠陥が入る場合がある。

また、本発明に関する従来技術として、例えば特許文献１、２に記載された技術が提案されている。
特開平６−３０２７９１号公報 特開平１１−１７００１号公報

そこでこの発明は、前記課題に鑑みてなされたものであり、基板に対して急速な加熱、冷却を行っても、基板上のＳＯＩ領域あるいはＳＯＮ領域とシリコン領域との熱吸収効率の違いから生じる温度差の影響を低減でき、基板に結晶欠陥が発生するのを防止できる半導体装置を提供することを目的とする。

この発明の一実施形態の半導体装置は、半導体基板上に形成された第１の半導体層と、前記第１の半導体層を囲むように、前記半導体基板上に絶縁膜及び空洞のいずれか一方を介在して形成された第２の半導体層と、前記第２の半導体層を囲むように、前記半導体基板上に形成された第３の半導体層とを具備することを特徴とする。

この発明によれば、基板に対して急速な加熱、冷却を行っても、基板上のＳＯＩ領域あるいはＳＯＮ領域とシリコン領域との熱吸収効率の違いから生じる温度差の影響を低減でき、基板に結晶欠陥が発生するのを防止できる半導体装置を提供することが可能である。

以下、図面を参照してこの発明の実施の形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

［第１の実施の形態］
まず、この発明の第１の実施の形態の半導体装置について説明する。この第１の実施の形態では、半導体チップの一方の主面にＳＯＩ領域を形成し、このＳＯＩ領域中に島状のシリコン領域を複数形成した例を述べる。

図１は、前記第１の実施の形態の半導体装置の構成を示す上面図である。

半導体チップ１１には、図１に示すように、ＳＯＩ領域１２と４個のシリコン領域１３が形成されている。ＳＯＩ領域１２は、半導体チップ１１の一方の主面に形成されている。このＳＯＩ領域１２の断面構造は、半導体基板上の絶縁膜上に半導体層を形成したものである。ここでは、前記半導体層には、例えばシリコン膜が用いられている。

前記シリコン領域１３は、ＳＯＩ領域１２に囲まれて、孤立した島状に複数形成されている。ここでは、ＳＯＩ領域１２中に、所定サイズ以下のシリコン領域１３が４個配置されているが、これに限るわけではなく、その他の複数のシリコン領域を形成してもよい。シリコン領域１３の所定サイズ及び個数は、熱処理において半導体チップ１１にスリップなどの結晶欠陥が発生しないように設定されている。

前記４個のシリコン領域１３のうち、１個のシリコン領域１３にはアナログ回路、例えばデジタル／アナログ変換器（Ａ／Ｄコンバータ）、アンプ回路が形成されている。残りの３個のシリコン領域１３には、半導体記憶回路、例えば８メガビットのＤＲＡＭが形成される。一方、ＳＯＩ領域１２には、ロジック回路が形成されている。

このような構成を有する半導体チップでは、半導体チップ１１上のＳＯＩ領域１２中に複数のシリコン領域１３を形成することにより、１個のシリコン領域を形成する場合に比べて、個々のシリコン領域１３のサイズを小さくできるため、熱処理時にシリコン領域１３に生じる熱応力を緩和することができる。これにより、熱処理工程で半導体チップ１１に発生するスリップなどの結晶欠陥が低減できる。

また、複数のシリコン領域１３は、半導体チップ１１上のある直線に対して線対称に配置されている。好ましくは、半導体チップ１１上のある点に対して点対称に配置されていることが望ましい。これにより、熱処理時に、複数のシリコン領域１３に生じる熱応力を、半導体チップ１１上で適度に分散することができる。この結果、熱処理工程で半導体チップ１１に発生するスリップなどの結晶欠陥が低減できる。

また、ロジック回路がＳＯＩ領域１２に形成されているため、配線の寄生容量を低減できる。これにより、ロジック回路の高速化が容易になる。また、ＳＯＩ領域１２で分離されたシリコン領域１３にアナログ回路が成されているため、ロジック回路やＤＲＡＭから、アナログ回路へのノイズの伝播を防止することができる。

図２は、図１に示した半導体チップ１１がダイシングされる前のウェハの上面図である。

図２に示すように、ウェハ（半導体基板）上にはＳＯＩ領域１２が形成されている。このＳＯＩ領域１２中には、所定サイズのシリコン領域１３が複数個配列されている。シリコン領域１３の所定サイズ及び個数は、熱処理においてウェハにスリップなどの結晶欠陥が発生しないように設定される。図１に示した半導体チップ１１は、図２に示す破線部で切断したものである。

次に、前記第１の実施の形態の半導体装置の製造方法について説明する。

まず、２００ｍｍφの鏡面をもつシリコンウェハを２枚用意する。１枚目のウェハにドライ酸素の雰囲気で膜厚が１００ｎｍの酸化膜を形成する。その後、１枚目のウェハの酸化膜が形成された面と２枚目のウェハの鏡面とを張り合せて、１１００℃の熱処理により２つのウェハを一体化する。

続いて、一体化した基板の片側を研磨して、前記酸化膜上に存在するシリコン膜の膜厚を１００ｎｍにする。前記シリコン膜上にフォトレジスト膜を形成し、露光用マスクを用いて所望のパターンをフォトレジスト膜に転写する。そして、後の工程で除去される内部の酸化膜上に存在するレジスト膜を剥離して、レジストパターンを形成する。その後、水酸化カリウム（ＫＯＨ）の水溶液により、レジストパターンで覆われていないシリコン膜をエッチングし、さらにフッ化水素（ＨＦ）の水溶液により埋め込み酸化膜を除去する。

次に、選択エピタキシャル成長法により、酸化膜の除去によって露出したシリコン膜上に、シリコンのエピタキシャル層を形成する。さらに必要に応じて、このシリコンのエピタキシャル層の表面をＣＭＰ法により研磨する。

前述した製造方法により、この第１の実施の形態の具体例として、ウェハ上のＳＯＩ領域１２中に、６ｍｍ×６ｍｍのシリコン領域１３が縦横方向に１０ｍｍピッチで配列されたウェハを作成した。さらに、このウェハを切断し、サイズが２０ｍｍ×２０ｍｍの半導体チップを形成した。この半導体チップには、６ｍｍ×６ｍｍのシリコン領域１３が４個配置され、１個のシリコン領域１３にＡ／Ｄコンバータ、アンプ回路を形成し、残りの３個のシリコン領域１３に８メガビットのＤＲＡＭを形成した。

また、この第１の実施の形態の比較例として、ウェハ上のＳＯＩ領域１２中に、１２ｍｍ×１２ｍｍのシリコン領域が縦横方向に２０ｍｍピッチで配列されたウェハを作成した。さらに、このウェハを切断し、サイズが２０ｍｍ×２０ｍｍの半導体チップを形成した。この半導体チップには、１２ｍｍ×１２ｍｍのシリコン領域が１個配置され、１個のシリコン領域にＡ／Ｄコンバータ、アンプ回路、及びメガビットのＤＲＡＭを形成した。

前記シリコン領域（６ｍｍ×６ｍｍ）を４個有する半導体チップ１１と、シリコン領域（１２ｍｍ×１２ｍｍ）を１個有する半導体チップ１１Ａとの特性を比較した結果、以下のようになった。半導体チップ１１はＳ／Ｎ比が３０ｄＢとなり、半導体チップ１１ＡはＳ／Ｎ比が１５ｄＢとなった。すなわち、半導体チップ１１Ａには、１個のシリコン領域にＡ／Ｄコンバータ、アンプ回路、及びＤＲＡＭを形成したために発生したと考えられるノイズによる特性の劣化が見られた。また、半導体チップ１１では、リーク電流特性の劣化が見られなかったが、半導体チップ１１Ａでは、素子形成工程における熱処理工程（ＲＴＡ工程）で生じたと考えられるスリップにより、リーク電流特性が劣化した。

なお、前記第１の実施の形態では、前述したＳＯＩ領域に換えて、ＳＯＮ構造を有するＳＯＮ領域を形成してもよい。ＳＯＮ領域を形成した場合でも、前記ＳＯＩ領域を形成した場合と同様の効果が得られる。前記ＳＯＮ領域については、後述する第７の実施の形態で詳細に説明する。

以上説明したようにこの第１の実施の形態では、基板に対して急速な加熱、冷却を行っても、基板上のＳＯＩ領域あるいはＳＯＮ領域とシリコン領域との熱吸収効率の違いから生じる温度差の影響を低減でき、基板に結晶欠陥が発生するのを防止できる。

［第２の実施の形態］
次に、この発明の第２の実施の形態の半導体装置について説明する。この第２の実施の形態では、半導体チップの一方の主面にＳＯＩ領域を形成し、このＳＯＩ領域に囲まれるように複数のシリコン領域を形成し、さらに半導体チップの端部周辺にもシリコン領域を形成した例を述べる。

図３は、前記第２の実施の形態の半導体装置の構成を示す上面図である。

半導体チップ２１には、図３に示すように、ＳＯＩ領域２２と２個のシリコン領域２３Ａ、２３Ｂが形成されている。シリコン領域２３Ａは、ＳＯＩ領域２２を囲むように、半導体チップ２１の端部周辺に所定幅を有し配置されている。シリコン領域２３Ｂは、ＳＯＩ領域２２に囲まれて、孤立した島状に形成されており、所定サイズ以下の大きさを有している。シリコン領域２３Ａの所定幅、及びシリコン領域２３Ｂの所定サイズは、熱処理において半導体チップ２１にスリップなどの結晶欠陥が発生しないように設定される。ＳＯＩ領域２２の断面構造は、半導体基板上の絶縁膜上に半導体層を形成したものである。ここでは、前記半導体層には、例えばシリコン膜が用いられている。

前記シリコン領域２３Ａには、外部と信号を入出力する入出力回路（Ｉ／Ｏ回路）が形成される。また前記シリコン領域２３Ｂには、半導体記憶回路、例えば８メガビットのＤＲＡＭが形成されている。一方、ＳＯＩ領域２２には、ロジック回路が形成されている。

このような構成を有する半導体チップでは、半導体チップ２１の端部周辺にシリコン領域２３Ａを形成し、このシリコン領域２３Ａで囲まれたＳＯＩ領域２２中にシリコン領域２３Ｂを形成することにより、１個のシリコン領域を形成する場合に比べて、個々のシリコン領域２３Ａ、２３Ｂのサイズを小さくできるため、熱処理時にシリコン領域２３Ａ、２３Ｂに生じる熱応力を緩和することができる。これにより、熱処理工程で半導体チップ２１に発生するスリップなどの結晶欠陥が低減できる。

また、ロジック回路がＳＯＩ領域２２に形成されているため、配線の寄生容量を低減できる。これにより、ロジック回路の高速化が容易になる。また、シリコン領域２３Ａに入出力回路を形成することにより、入出力回路を構成する素子そのものに高圧がかかるのを抑制でき、静電破壊が防止できる。

図４は、図３に示した半導体チップ２１がダイシングされる前のウェハの上面図である。

図４に示すように、ウェハ（半導体基板）上にはＳＯＩ領域２２が形成されている。このＳＯＩ領域２２中には、所定サイズのシリコン領域２３Ｂが複数個配列されている。さらに、前記ＳＯＩ領域２２間には、所定幅のシリコン領域２３Ａが縦横に線状に配列されている。シリコン領域２３Ａの所定幅、及びシリコン領域２３Ｂの所定サイズは、熱処理においてウェハにスリップなどの結晶欠陥が発生しないように設定される。図３に示した半導体チップ２１は、図４に示す破線部で切断したものである。

前述したように、ウェハ上のＳＯＩ領域２２中に、複数のシリコン領域２３Ｂを形成し、ＳＯＩ領域２２間に線状のシリコン領域２３Ａを形成することにより、個々のシリコン領域２３Ａ、２３Ｂのサイズを小さくできるため、熱処理時に生じる熱応力を緩和することができる。これにより、熱処理工程でウェハに発生するスリップなどの結晶欠陥が低減できる。

なお、第２の実施の形態の半導体装置の製造方法は、前記第１の実施の形態と同様であるため、説明は省略する。

次に、前記第２の実施の形態の変形例の半導体装置を説明する。

図５は、前記第２の実施の形態における第１変形例の半導体装置の構成を示す上面図である。

半導体チップ２１には、図５に示すように、ＳＯＩ領域２２とシリコン領域２３Ａ及び２個のシリコン領域２３Ｂが形成されている。シリコン領域２３Ａは、ＳＯＩ領域２２を囲むように、半導体チップ２１の端部周辺に所定幅を有し配置されている。２個のシリコン領域２３Ｂは、ＳＯＩ領域２２に囲まれて、孤立した島状にそれぞれ形成されており、所定サイズ以下の大きさを有している。シリコン領域２３Ａの所定幅、及びシリコン領域２３Ｂの所定サイズは、熱処理において半導体チップ２１にスリップなどの結晶欠陥が発生しないように設定される。ＳＯＩ領域２２の断面構造は、半導体基板上の絶縁膜上に半導体層を形成したものである。ここでは、前記半導体層には、例えばシリコン膜が用いられている。

前記シリコン領域２３Ａには、外部と信号を入出力する入出力回路（Ｉ／Ｏ回路）が形成される。また、２個のシリコン領域２３Ｂのうち、１個のシリコン領域２３Ｂにはアナログ回路、例えばデジタル／アナログ変換器（Ａ／Ｄコンバータ）、アンプ回路が形成されている。残りのシリコン領域２３Ｂには、半導体記憶回路、例えば８メガビットのＤＲＡＭが形成される。一方、ＳＯＩ領域２２には、ロジック回路が形成されている。

このような構成を有する半導体チップでは、半導体チップ２１の端部周辺にシリコン領域２３Ａを形成し、このシリコン領域２３Ａで囲まれたＳＯＩ領域２２中に２個のシリコン領域２３Ｂを形成することにより、１個のシリコン領域を形成する場合に比べて、個々のシリコン領域２３Ａ、２３Ｂのサイズを小さくできるため、熱処理時にシリコン領域２３Ａ、２３Ｂに生じる熱応力を緩和することができる。これにより、熱処理工程で半導体チップ２１に発生するスリップなどの結晶欠陥が低減できる。

また、ロジック回路がＳＯＩ領域２２に形成されているため、配線の寄生容量を低減できる。これにより、ロジック回路の高速化が容易になる。また、ＳＯＩ領域２２で分離された一方のシリコン領域２３Ｂにアナログ回路が成され、他方のシリコン領域２３ＢにＤＲＡＭが形成されているため、ロジック回路やＤＲＡＭから、アナログ回路へのノイズの伝播を防止することができる。

なおここでは、２個のＳＯＩ領域２３Ｂを示したが、これに限るわけではなく、その他の複数のＳＯＩ領域が形成されていてもよい。

図６は、前記第２の実施の形態における第２変形例の半導体装置の構成を示す上面図である。

半導体チップ２１には、図６に示すように、ＳＯＩ領域２２とシリコン領域２３Ａ及び４個のシリコン領域２３Ｂが形成されている。シリコン領域２３Ａは、ＳＯＩ領域２２を囲むように、半導体チップ２１の端部周辺に所定幅を有し配置されている。４個のシリコン領域２３Ｂは、ＳＯＩ領域２２に囲まれて、孤立した島状にそれぞれ形成されており、所定サイズ以下の大きさを有している。シリコン領域２３Ａの所定幅、及びシリコン領域２３Ｂの所定サイズは、熱処理において半導体チップ２１にスリップなどの結晶欠陥が発生しないように設定される。ＳＯＩ領域２２の断面構造は、半導体基板上の絶縁膜上に半導体層を形成したものである。ここでは、前記半導体層には、例えばシリコン膜が用いられている。

前記シリコン領域２３Ａには、外部と信号を入出力する入出力回路（Ｉ／Ｏ回路）が形成される。また、４個のシリコン領域２３Ｂのうち、１個のシリコン領域２３Ｂにはアナログ回路、例えばデジタル／アナログ変換器（Ａ／Ｄコンバータ）、アンプ回路が形成されている。残りの３個のシリコン領域２３Ｂには、半導体記憶回路、例えば８メガビットのＤＲＡＭが形成される。一方、ＳＯＩ領域２２には、ロジック回路が形成されている。

このような構成を有する半導体チップでは、半導体チップ２１の端部周辺にシリコン領域２３Ａを形成し、このシリコン領域２３Ａで囲まれたＳＯＩ領域２２中に４個のシリコン領域２３Ｂを形成することにより、１個のシリコン領域を形成する場合に比べて、個々のシリコン領域２３Ａ、２３Ｂのサイズを小さくできるため、熱処理時にシリコン領域２３Ａ、２３Ｂに生じる熱応力を緩和することができる。これにより、熱処理工程で半導体チップ２１に発生するスリップなどの結晶欠陥が低減できる。

また、ロジック回路がＳＯＩ領域２２に形成されているため、配線の寄生容量を低減できる。これにより、ロジック回路の高速化が容易になる。また、ＳＯＩ領域２２で分離された１個のシリコン領域２３Ｂにアナログ回路が成され、残りの３個のシリコン領域２３ＢにＤＲＡＭが形成されているため、ロジック回路やＤＲＡＭから、アナログ回路へのノイズの伝播を防止することができる。

なおここでは、４個のＳＯＩ領域２３Ｂを示したが、これに限るわけではなく、その他の複数のＳＯＩ領域が形成されていてもよい。

また、前記第２の実施の形態及び変形例では、前述したＳＯＩ領域に換えて、ＳＯＮ構造を有するＳＯＮ領域を形成してもよい。ＳＯＮ領域を形成した場合でも、前記ＳＯＩ領域を形成した場合と同様の効果が得られる。

以上説明したようにこの第２の実施の形態及び変形例では、基板に対して急速な加熱、冷却を行っても、基板上のＳＯＩ領域あるいはＳＯＮ領域とシリコン領域との熱吸収効率の違いから生じる温度差の影響を低減でき、基板に結晶欠陥が発生するのを防止できる。

［第３の実施の形態］
次に、この発明の第３の実施の形態の半導体装置について説明する。この第３の実施の形態では、半導体チップの一方の主面にシリコン領域を形成し、このシリコン領域に囲まれるように島状のＳＯＩ領域を形成した例を述べる。

図７は、前記第３の実施の形態の半導体装置の構成を示す上面図である。

半導体チップ３１には、図７に示すように、４個のＳＯＩ領域３２とシリコン領域３３が形成されている。シリコン領域３３は、半導体チップ３１の一方の主面に形成されている。ＳＯＩ領域３２は、シリコン領域３３に囲まれて、孤立した島状に複数形成されている。ここでは、シリコン領域３３中に、所定サイズ以下のＳＯＩ領域３２が４個配置されているが、これに限るわけではなく、その他の複数のシリコン領域を形成してもよい。ＳＯＩ領域３２の所定サイズは、熱処理において半導体チップ３１にスリップなどの結晶欠陥が発生しないように設定される。このＳＯＩ領域３２の断面構造は、半導体基板上の絶縁膜上に半導体層を形成したものである。ここでは、前記半導体層には、例えばシリコン膜が用いられている。

前記シリコン領域３３には、半導体記憶回路、例えば８メガビットのＤＲＡＭ、アナログ回路、及び信号入出力回路が形成されている。一方、４個のＳＯＩ領域３２には、ロジック回路が形成されている。

このような構成を有する半導体チップでは、半導体チップ３１上のシリコン領域３３中に複数のＳＯＩ領域３２を形成することにより、１個のＳＯＩ領域を形成する場合に比べて、個々のＳＯＩ領域３２のサイズを小さくできるため、熱処理時にＳＯＩ領域３２に生じる熱応力を緩和することができる。これにより、熱処理工程で半導体チップ３１に発生するスリップなどの結晶欠陥が低減できる。

また、複数のＳＯＩ領域３２は、半導体チップ３１上のある直線に対して線対称に配置されている。好ましくは、半導体チップ３１上のある点に対して点対称に配置されていることが望ましい。これにより、熱処理時に、複数のＳＯＩ領域３２に生じる熱応力を、半導体チップ３１上で適度に分散することができる。この結果、熱処理工程で半導体チップ３１に発生するスリップなどの結晶欠陥が低減できる。

また、ロジック回路がＳＯＩ領域３２に形成されているため、配線の寄生容量を低減できる。これにより、ロジック回路の高速化が容易になる。

次に、前記第３の実施の形態の変形例の半導体装置を説明する。

図８は、前記第３の実施の形態における第１変形例の半導体装置の構成を示す上面図である。

半導体チップ３１には、図８に示すように、２個のＳＯＩ領域３２とシリコン領域３３が形成されている。ＳＯＩ領域３２は、シリコン領域３３に囲まれて、孤立した島状に複数形成されている。ここでは、シリコン領域３３中に、所定サイズ以下のＳＯＩ領域３２が２個配置されている。ＳＯＩ領域３２の所定サイズは、熱処理において半導体チップ３１にスリップなどの結晶欠陥が発生しないように設定される。このＳＯＩ領域３２の断面構造は、半導体基板上の絶縁膜上に半導体層を形成したものである。ここでは、前記半導体層には、例えばシリコン膜が用いられている。

前記シリコン領域３３には、半導体記憶回路、例えば８メガビットのＤＲＡＭが形成されている。一方、４個のＳＯＩ領域３２には、ロジック回路が形成されている。

このような構成を有する半導体チップでは、前述と同様に、半導体チップ３１上のシリコン領域３３中に複数のＳＯＩ領域３２を形成することにより、１個のＳＯＩ領域を形成する場合に比べて、個々のＳＯＩ領域３２のサイズを小さくできるため、熱処理時にＳＯＩ領域３２に生じる熱応力を緩和することができる。これにより、熱処理工程で半導体チップ３１に発生するスリップなどの結晶欠陥が低減できる。

また、ロジック回路がＳＯＩ領域３２に形成されているため、配線の寄生容量を低減できる。これにより、ロジック回路の高速化が容易になる。

図９は、前記第３の実施の形態における第２変形例の半導体装置の構成を示す上面図である。

半導体チップ３１には、図９に示すように、ＳＯＩ領域３２とシリコン領域３３、３３Ａが形成されている。ＳＯＩ領域３２は、シリコン領域３３、３３Ａに囲まれ孤立した島状に形成されており、所定サイズ以下の大きさを有している。ＳＯＩ領域３２の所定サイズは、熱処理において半導体チップ３１にスリップなどの結晶欠陥が発生しないように設定される。このＳＯＩ領域３２の断面構造は、半導体基板上の絶縁膜上に半導体層を形成したものである。ここでは、前記半導体層には、例えばシリコン膜が用いられている。

前記シリコン領域３３は、半導体チップ３１の端部周辺に所定幅を有し配置されており、シリコン領域３３ＡはＳＯＩ領域３２の角部とシリコン領域３３との間に配置されている。

前記シリコン領域３３には、外部と信号の入出力を行う入出力回路が形成され、破線内のシリコン領域３３Ａには、半導体記憶回路、例えば８メガビットのＤＲＡＭが形成されている。一方、ＳＯＩ領域３２には、ロジック回路が形成されている。

このような構成を有する半導体チップでは、半導体チップ３１の端部周辺にシリコン領域３３、３３Ａを形成し、このシリコン領域３３、３３Ａで囲まれた領域に所定サイズのＳＯＩ領域３２を形成することにより、熱処理時に生じる熱応力を緩和することができる。これにより、熱処理工程で半導体チップ３１に発生するスリップなどの結晶欠陥が低減できる。

また、ロジック回路がＳＯＩ領域３２に形成されているため、配線の寄生容量を低減できる。これにより、ロジック回路の高速化が容易になる。

なお、前記第３の実施の形態及び変形例では、前述したＳＯＩ領域に換えて、ＳＯＮ構造を有するＳＯＮ領域を形成してもよい。ＳＯＮ領域を形成した場合でも、前記ＳＯＩ領域を形成した場合と同様の効果が得られる。

以上説明したようにこの第３の実施の形態及び変形例では、基板に対して急速な加熱、冷却を行っても、基板上のＳＯＩ領域あるいはＳＯＮ領域とシリコン領域との熱吸収効率の違いから生じる温度差の影響を低減でき、基板に結晶欠陥が発生するのを防止できる。

［第４の実施の形態］
次に、この発明の第４の実施の形態の半導体装置について説明する。この第４の実施の形態でも、半導体チップの一方の主面にシリコン領域を形成し、このシリコン領域に囲まれるように複数のＳＯＩ領域を形成した例を述べる。また、シリコン領域を形成するための選択エピタキシャル成長工程において、シリコン領域以外のＳＯＩ領域上にシリコンが堆積してしまう選択崩れの問題を対策する例を述べる。

図１０は、前記第４の実施の形態の半導体装置の構成を示す上面図である。

半導体チップ４１には、図１０に示すように、孤立した４個のＳＯＩ領域４２とシリコン領域４３が形成されている。シリコン領域４３は、半導体チップ４１の一方の主面に形成されている。ＳＯＩ領域４２は、シリコン領域４３に囲まれて、孤立した島状に複数形成されている。ここでは、シリコン領域４３中に、所定サイズ以下のＳＯＩ領域４２が４個配置されているが、これに限るわけではなく、その他の複数のシリコン領域を形成してもよい。ＳＯＩ領域４２の所定サイズは、熱処理において半導体チップ４１にスリップなどの結晶欠陥が発生しないように設定される。このＳＯＩ領域４２の断面構造は、半導体基板上の絶縁膜上に半導体層を形成したものである。ここでは、前記半導体層には、例えばシリコン膜が用いられている。

このような構成を有する半導体チップ４１では、半導体チップ４１上のシリコン領域４３中に、ＳＯＩ領域４２を複数の島状に形成することにより、１個のＳＯＩ領域を形成する場合に比べて、個々のＳＯＩ領域４２のサイズを小さくできるため、熱処理時にＳＯＩ領域４２に生じる熱応力を緩和することができる。これにより、熱処理工程で半導体チップ４１に発生するスリップなどの結晶欠陥が低減できる。

次に、半導体チップにＳＯＩ領域とシリコン領域とを形成する場合、シリコン領域の形成には選択エピタキシャル成長工程が用いられる。この選択エピタキシャル成長法を用いた場合、ＳＯＩ領域上の酸化膜や窒化膜などの絶縁膜上にシリコンが堆積してしまうという選択崩れの問題が発生する。以下に、この選択崩れの問題を対策した半導体装置について説明する。先に、選択エピタキシャル成長法による製造方法を述べ、その後、選択崩れの対策方法について述べる。

まず、例えば、フッ化水素の水溶液を用いた前処理により、シリコン基板の表面に存在する自然酸化膜を除去する。その後、エピタキシャル成長装置にウェハを導入する。そして、水素雰囲気などの非酸化性雰囲気中にて熱処理を行う。この熱処理は、エピタキシャル成長前にシリコン基板表面を洗浄するための熱処理であり、この段階で基板表面のシリコン酸化膜を完全に除去する。したがって、この熱処理は、水素雰囲気などの非酸化性雰囲気が望ましい。熱処理条件としては、例えば１０００℃、１０Ｔｏｒｒ、３ｍｉｎが用いられる。

続いて、連続してシリコンのエピタキシャル成長を行う。成長ガス／キャリアガスとしては、ＳｉＨ２Ｃｌ２（ＤＣＳ）とＨＣｌ／Ｈ２ガスが用いられる。シリコン基板上にシリコン酸化膜やシリコン窒化膜がパターニングされている場合は、ＤＣＳ及びＨＣｌを用いることで、選択的にシリコン基板上にのみエピタキシャルシリコン膜を形成することができる。このとき、エピタキシャル成長は、９００℃以上の温度で行う。

次に、前述した選択エピタキシャル成長法を行った場合の選択崩れについて調べた結果を以下に述べる。

図１１、図１２、及び図１３は、エピタキシャル成長後にＳＯＩ領域上に生じたシリコン粒の数をモニタした図である。縦軸はシリコン粒の数を示しており、シリコン粒の数が多いほど、選択崩れが大きいことを示す。なお、前記ＳＯＩ領域の表面は、シリコン酸化膜もしくはシリコン窒化膜である。

一般に、シリコン酸化膜上でもシリコン窒化膜上でも選択エピタキシャル成長は可能であるが、選択性に関しては、シリコン窒化膜を用いた場合のほうが、選択崩れが生じやすい。そこで、今回の実験ではシリコン窒化膜を用いたより厳しい条件下で実験を行った。

まず、ウェハの一方の主面がシリコン窒化膜に覆われたウェハに対して、選択性の評価を行った。図１１に、塩酸流量に対するシリコン粒の数の依存性を示す。これより、塩酸流量が少ないほど、選択性が崩れることがわかる。

次に、図１２に、選択性の悪い条件下でのＳＯＩ領域の大きさに対するシリコン粒の数の依存性を示す。これより、孤立したＳＯＩ領域の面積を小さくすることにより、選択性が確保できる（選択性が崩れない）ことがわかる。なお、ＳＯＩ領域の形状には正方形を用いている。

次に、図１３に、ＳＯＩ領域の形状に対するシリコン粒の数の依存性を示す。ＳＯＩ領域の形状を矩形とし、面積を一定とする。そして、矩形の短辺の長さを変えた場合の、シリコン粒の数の変化を示している。これより、ＳＯＩ領域の面積が一定でも、矩形の短辺の長さを短くすることにより選択性を確保できることがわかる。つまり、ＳＯＩ領域の辺の長さを短くすることで、より大きなＳＯＩ面積に対して選択性を確保することができる。ＳＯＩ領域の矩形の短辺の長さが１０ｍｍ以下の場合は、シリコン粒の数が許容数以下である。このことから、ＳＯＩ領域の一辺長さが１０ｍｍの正方を考える。ＳＯＩ領域の中心（対角線の交わる点）からＳＯＩ領域の端部までの距離は５ｍｍなので、ＳＯＩ領域上のある１点から半径５ｍｍ以内に、少なくともエピタキシャル成長を行うシリコン領域の一部が設けてあれば、選択エピタキシャル成長おける選択崩れを抑制できることがわかる。

この選択エピタキシャル成長おける選択崩れを抑制できる現象は、以下のような理由によると考えられる。図１４は、半導体チップ４１におけるＳＯＩ領域４２とシリコン領域４３の断面を模式的に示す図である。

図１４に示すように、シリコン基板４４上には絶縁膜４５を介してシリコン膜４６が形成されている。このシリコン膜４６上には、開口部４７Ａを持つシリコン窒化膜４７が形成されている。このシリコン窒化膜４７の開口部４７Ａ内には、シリコン基板４４上にエピタキシャル成長途中のシリコン４８が堆積している。

図１４に示す状態において、選択エピタキシャル成長により、シリコン窒化膜４７上（ＳＯＩ領域上）に堆積されたシリコン粒４９Ａは開口部（シリコン領域）４７Ａからの距離が所定距離Ｘ以下である場合、開口部４７Ａの方向に移動して行き、シリコン４８に吸収されてしまう。一方、開口部４７Ａからの距離がＸより長いＹであるシリコン粒４９Ｂは、開口部４７Ａからの距離が長いため、開口部４７Ａの方向に移動してもシリコン４８に吸収される可能性が低く、そのままシリコン窒化膜４７上で留まり成長する。選択崩れは、このシリコン粒４９Ｂにより生じる。

以上説明したようにこの第４の実施の形態では、基板に対して急速な加熱、冷却を行っても、基板上のＳＯＩ領域とシリコン領域の熱吸収効率の違いから生じる温度差の影響を低減でき、基板に結晶欠陥が発生するのを防止できる。

さらに、ＳＯＩ領域上のある１点から所定距離Ｘ（５ｍｍ）以内に少なくともエピタキシャルシリコン領域の一部を設けることにより、選択エピタキシャル成長における選択崩れを抑制できる。

なお、この実施の形態では、ＳＯＩ領域が複数形成されている例を示したが、ＳＯＩ領域が１個形成されている場合でも、ＳＯＩ領域上のいずれの点からも所定距離Ｘ（５ｍｍ）以内に少なくともエピタキシャルシリコン領域の一部を設けることにより、選択エピタキシャル成長における選択崩れを抑制できる。

なお、前記第４の実施の形態では、前述したＳＯＩ領域に換えて、ＳＯＮ構造を有するＳＯＮ領域を形成してもよい。ＳＯＮ領域を形成した場合でも、前記ＳＯＩ領域を形成した場合と同様の効果が得られる。

［第５の実施の形態］
次に、この発明の第５の実施の形態の半導体装置について説明する。この第５の実施の形態では、半導体チップの一方の主面にＳＯＩ領域を形成し、このＳＯＩ領域に囲まれるように複数のシリコン領域を形成した例を述べる。また、シリコン領域を形成するための選択エピタキシャル成長工程において、シリコン領域以外のＳＯＩ領域上にシリコンが堆積してしまう選択崩れの問題を対策する例を述べる。

図１５は、前記第５の実施の形態の半導体装置の構成を示す上面図である。

半導体チップ５１には、図１５に示すように、ＳＯＩ領域５２と孤立した４個のシリコン領域５３が形成されている。ＳＯＩ領域５２は、半導体チップ５１の一方の主面に形成されている。このＳＯＩ領域５２の断面構造は、半導体基板上の絶縁膜上に半導体層を形成したものである。ここでは、前記半導体層には、例えばシリコン膜が用いられている。

前記シリコン領域５３は、ＳＯＩ領域５２に囲まれて、孤立した島状に複数形成されている。ここでは、ＳＯＩ領域５２中に、所定サイズ以下のシリコン領域５３が４個配置されているが、これに限るわけではなく、その他の複数のシリコン領域を形成してもよい。シリコン領域５３の所定サイズは、熱処理において半導体チップ５１にスリップなどの結晶欠陥が発生しないように設定される。

このような構成を有する半導体チップ５１では、半導体チップ５１上のＳＯＩ領域５２中に、シリコン領域５３を複数の島状に形成することにより、１個のシリコン領域を形成する場合に比べて、個々のシリコン領域５３のサイズを小さくできるため、熱処理時にシリコン領域５３に生じる熱応力を緩和することができる。これにより、熱処理工程で半導体チップ５１に発生するスリップなどの結晶欠陥が低減できる。

また、前記第４の実施の形態で述べた、選択崩れに対する対策に基づいて、ＳＯＩ領域５２上のある１点から所定距離Ｘ（５ｍｍ）以内に少なくともシリコン領域５３の一部を設ける。これにより、選択エピタキシャル成長における選択崩れを抑制できる。

なお、この実施の形態では、シリコン領域が複数形成されている例を示したが、シリコン領域が１個形成されている場合でも、ＳＯＩ領域上のいずれの点からも所定距離Ｘ（５ｍｍ）以内に少なくともエピタキシャルシリコン領域の一部を設けることにより、選択エピタキシャル成長における選択崩れを抑制できる。

また、この選択エピタキシャル成長おける選択崩れを抑制するための構成は、前述した第１〜第３の実施の形態においても適用可能である。

また、前記第５の実施の形態では、前述したＳＯＩ領域に換えて、ＳＯＮ構造を有するＳＯＮ領域を形成してもよい。ＳＯＮ領域を形成した場合でも、前記ＳＯＩ領域を形成した場合と同様の効果が得られる。

［第６の実施の形態］
次に、この発明の第６の実施の形態の半導体装置について説明する。この第６の実施の形態では、前記第１〜第５の実施の形態の半導体装置内に設けられたシリコン領域及びＳＯＩ領域に、素子がそれぞれ形成された例を断面図を用いて示す。

図１６は、前記第６の実施の形態の半導体装置の構造を示す断面図である。

図１６に示すように、シリコン基板６０には部分的にＳＯＩ構造が設けられている。すなわち、シリコン基板６０の一部領域上には絶縁層６１が形成され、前記絶縁層６１上には半導体層６２が形成されている。絶縁層６１は、例えばシリコン酸化膜であり、以降前記絶縁層６１をＢＯＸ(Buried Oxide)層と呼ぶ。半導体層６２は、例えばシリコン層であり、以降前記半導体層６２をＳＯＩ層と呼ぶ。また、シリコン基板６０の他方の領域上には半導体層、例えばシリコン層６３が設けられている。

以上のように、シリコン基板６０上に、ＢＯＸ層６１及びＳＯＩ層６２を含むＳＯＩ構造が設けられた領域がＳＯＩ領域であり、シリコン基板６０上にシリコン層６３が設けられた領域がシリコン領域である。ＳＯＩ層６２は、ＢＯＸ層６１によってシリコン基板６０と電気的に分離されている。一方、シリコン層６３は、シリコン基板６０と電気的に接続されている。

前記シリコン領域及びＳＯＩ領域には、素子分離領域ＳＴＩ及び素子分離領域６４によって囲まれた素子領域がそれぞれ設けられている。なお、ＳＯＩ領域内の素子分離領域６４、及びシリコン領域とＳＯＩ領域との境界部分の素子分離領域ＳＴＩは、少なくともＢＯＸ層６１に達するように設けられている。また、ＳＯＩ領域内の素子分離領域６４は、例えば周知のＬＯＣＯＳ(Local Oxidation of Silicon)法などによって形成される。シリコン領域とＳＯＩ領域との境界部分の素子分離領域ＳＴＩ、及びシリコン領域内の素子分離領域ＳＴＩは、トレンチを形成した後、このトレンチ内に絶縁膜を埋め込むという方法によって形成される。

前記シリコン領域に設けられた素子領域にはＭＯＳトランジスタＴＲ１が形成され、前記ＳＯＩ領域に設けられた素子領域にはＭＯＳトランジスタＴＲ２が形成されている。ＭＯＳトランジスタＴＲ１及びＴＲ２は、ソース領域、ドレイン領域、及びゲート電極をそれぞれ有している。ＭＯＳトランジスタＴＲ１のソース領域６５Ａとドレイン領域６６Ａは、シリコン層６３の表面に、互いに離間するように形成されている。ＭＯＳトランジスタＴＲ１のゲート電極６７Ａは、ソース領域６５Ａとドレイン領域６６Ａとの間のシリコン層６３上に、ゲート絶縁膜６８Ａを介在して形成されている。

前記ＭＯＳトランジスタＴＲ２のソース領域６５Ｂとドレイン領域６６Ｂは、ＳＯＩ層６２の表面に、互いに離間するように形成されている。ＭＯＳトランジスタＴＲ２のゲート電極６７Ｂは、ソース領域６５Ｂとドレイン領域６６Ｂとの間のＳＯＩ層６２上に、ゲート絶縁膜６８Ｂを介在して形成されている。なお、ＭＯＳトランジスタＴＲ２のソース領域６５Ｂとドレイン領域６６Ｂは、その底部がＢＯＸ層６１に達するように設けられている。

この第６の実施の形態の半導体装置によれば、前記第１〜第５の実施の形態で述べたように、シリコン領域及びＳＯＩ領域に生じる熱応力を緩和することができる。この結果、半導体装置に発生するスリップなどの結晶欠陥を低減できる。

［第７の実施の形態］
次に、この発明の第７の実施の形態の半導体装置について説明する。この第７の実施の形態では、ＳＯＮ（Silicon On Nothing）構造を有する半導体装置について述べる。ＳＯＮ構造とは、空洞領域上にシリコン層が設けられた構造をいう。ＳＯＮ構造については後で詳細に記述する。前記第６の実施の形態では、ＳＯＩ構造を有するＳＯＩ領域に素子を設けた例を示したが、この第７の実施の形態では、前記ＳＯＩ領域に換えて、ＳＯＮ構造を有するＳＯＮ領域に素子を設けた例を示す。

図１７は、前記第７の実施の形態の半導体装置の構造を示す断面図である。

図示するように、半導体装置はシリコン領域とＳＯＮ領域とを有している。シリコン領域及びＳＯＮ領域内には、素子分離領域ＳＴＩによって互いに電気的に分離された素子領域が設けられている。これら素子領域には、ＭＯＳトランジスタＴＲ１、ＴＲ３がそれぞれ設けられている。

前記シリコン領域の構造は、前記第６の実施の形態と同様であるので説明は省略し、ここではＳＯＮ領域についてのみ説明する。

図１７に示すように、シリコン基板６０には部分的にＳＯＮ構造が設けられている。すなわち、シリコン基板６０の一部領域上には空洞領域７１が設けられている。この空洞領域７１を介在して、シリコン基板６０上に半導体層７２が設けられている。半導体層７２は、例えばシリコン層であり、以降前記半導体層７２をＳＯＮ層と呼ぶ。このように、シリコン基板６０上に、空洞領域７１及びＳＯＮ層７２を含むＳＯＮ構造が設けられた領域がＳＯＮ領域である。ＳＯＮ層７２は、空洞領域７１によってシリコン基板６０と電気的に分離されている。従って、前記第６の実施の形態で説明したような、シリコン基板６０とＳＯＩ層６２との間にＢＯＸ層６１を有するＳＯＩ構造と同様の効果が得られる。

前記ＳＯＮ領域には、素子分離領域ＳＴＩ及び素子分離領域７３によって囲まれた素子領域が設けられている。ＳＯＮ領域内の素子分離領域７３は、シリコン基板６０に達するように形成されている。なお、素子分離領域７３は、シリコン領域内の素子分離領域ＳＴＩ、及びシリコン領域とＳＯＮ領域との境界部分の素子分離領域ＳＴＩを形成する製造工程と異なる製造工程により形成される。

前記ＳＯＮ領域に設けられた素子領域には、ＭＯＳトランジスタＴＲ３が設けられている。ＭＯＳトランジスタＴＲ３は、ソース領域、ドレイン領域、及びゲート電極を有している。ＭＯＳトランジスタＴＲ３のソース領域７４Ｂ、ドレイン領域７５Ｂは、空洞領域７１に達するように設けられている。ＭＯＳトランジスタＴＲ３のゲート電極７６Ｂは、ソース領域７４Ｂとドレイン領域７５Ｂとの間のＳＯＮ層７２上に、ゲート絶縁膜７７Ｂを介在して設けられている。シリコン領域内の素子領域に設けられたＭＯＳトランジスタＴＲ１の構成は、前記第６の実施の形態と同様であるため説明は省略する。

以上のように、シリコン基板の一部の領域にＳＯＮ構造を有する半導体装置であっても、前記第１〜第５の実施の形態で説明したのと同様の効果を得ることができる。

この第７の実施の形態の半導体装置によれば、前記第６の実施の形態と同様に、シリコン領域及びＳＯＮ領域に生じる熱応力を緩和することができる。この結果、半導体装置に発生するスリップなどの結晶欠陥を低減できる。

また、前述した各実施の形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。

さらに、前述した各実施の形態には種々の段階の発明が含まれており、各実施の形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。

以上述べたようにこの発明の実施の形態によれば、基板に対して急速な加熱、冷却を行っても、基板上のＳＯＩ領域あるいはＳＯＮ領域とシリコン領域との熱吸収効率の違いから生じる温度差の影響を低減でき、基板に結晶欠陥が発生するのを防止できる半導体装置を提供することが可能である。

この発明の第１の実施の形態の半導体装置の構成を示す上面図である。 図１に示した半導体装置がダイシングされる前のウェハの上面図である。 この発明の第２の実施の形態の半導体装置の構成を示す上面図である。 図３に示した半導体装置がダイシングされる前のウェハの上面図である。 前記第２の実施の形態における第１変形例の半導体装置の構成を示す上面図である。 前記第２の実施の形態における第２変形例の半導体装置の構成を示す上面図である。 この発明の第３の実施の形態の半導体装置の構成を示す上面図である。 前記第３の実施の形態における第１変形例の半導体装置の構成を示す上面図である。 前記第３の実施の形態における第２変形例の半導体装置の構成を示す上面図である。 この発明の第４の実施の形態の半導体装置の構成を示す上面図である。 前記第４の実施の形態の半導体装置における塩酸流量及びエピタキシャル成長温度に対するパーティクル数の依存性を示す図である。 前記第４の実施の形態の半導体装置における選択性の悪い条件下でのＳＯＩ領域の大きさに対するパーティクル数の依存性を示す図である。 前記第４の実施の形態の半導体装置におけるＳＯＩ領域の形状に対するパーティクル数の依存性を示す図である。 前記第４の実施の形態の半導体装置におけるＳＯＩ領域とシリコン領域の断面を模式的に示す断面図である。 この発明の第５の実施の形態の半導体装置の構成を示す上面図である。 この発明の第６の実施の形態の半導体装置の構造を示す断面図である。 この発明の第７の実施の形態の半導体装置の構造を示す断面図である。

符号の説明

１１…半導体チップ、１１Ａ…半導体チップ、１２…ＳＯＩ領域またはＳＯＮ領域、１３…シリコン領域、２１…半導体チップ、２２…ＳＯＩ領域またはＳＯＮ領域、２３Ａ…シリコン領域、２３Ｂ…シリコン領域、３１…半導体チップ、３２…ＳＯＩ領域またはＳＯＮ領域、３３…シリコン領域、４１…半導体チップ、４２…ＳＯＩ領域またはＳＯＮ領域、４３…シリコン領域、４４…シリコン基板、４５…絶縁膜、４６…シリコン膜、４７…シリコン窒化膜、４７Ａ…開口部、４８…シリコン、４９Ａ…シリコン粒、４９Ｂ…シリコン粒、５１…半導体チップ、５２…ＳＯＩ領域またはＳＯＮ領域、５３…シリコン領域、６０…シリコン基板、６１…絶縁層（ＢＯＸ層）、６２…半導体層（ＳＯＩ層）、６３…シリコン層、６４…素子分離領域、６５Ａ…ソース領域、６５Ｂ…ソース領域、６６Ａ…ドレイン領域、６６Ｂ…ドレイン領域、６７Ａ…ゲート電極、６７Ｂ…ゲート電極、６８Ａ…ゲート絶縁膜、６８Ｂ…ゲート絶縁膜、７１…空洞領域、７２…半導体層（ＳＯＮ層）、７３…素子分離領域、７４Ｂ…ソース領域、７５Ｂ…ドレイン領域、７６Ｂ…ゲート電極、７７Ｂ…ゲート絶縁膜、ＴＲ１…ＭＯＳトランジスタ、ＴＲ２…ＭＯＳトランジスタ、ＴＲ３…ＭＯＳトランジスタ。

Claims (5)

1. 半導体基板上に形成された第１の半導体層と、
   前記第１の半導体層を囲むように、前記半導体基板上に絶縁膜及び空洞のいずれか一方を介在して形成された第２の半導体層と、
   前記第２の半導体層を囲むように、前記半導体基板上に形成された第３の半導体層と、
   を具備することを特徴とする半導体装置。
2. 前記第１の半導体層は、前記半導体基板上に形成された複数の半導体層を有していることを特徴とする請求項１に記載の半導体装置。
3. 前記請求項１または２に記載の前記半導体装置が複数レイアウトされていることを特徴とするウェハ。
4. 前記請求項３に記載の前記ウェハの端部周辺に、前記半導体基板上に形成された第４の半導体層をさらに具備することを特徴とするウェハ。
5. 前記第１、第３の半導体層は、エピタキシャル成長法により堆積された半導体層であることを特徴とする請求項１または２に記載の半導体装置。

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