JPH10173042A - Ｓｏｉ基板 - Google Patents
Ｓｏｉ基板Info
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- JPH10173042A JPH10173042A JP8333190A JP33319096A JPH10173042A JP H10173042 A JPH10173042 A JP H10173042A JP 8333190 A JP8333190 A JP 8333190A JP 33319096 A JP33319096 A JP 33319096A JP H10173042 A JPH10173042 A JP H10173042A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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Abstract
(57)【要約】
【課題】 絶縁膜パターンを介在させて２枚のシリコン
基板を貼り合わせたＳＯＩ基板では、両基板が直接接触
されている貼り合わせ領域においてボイドが発生する
と、これが複数の製品チップにわたって連鎖的に発生
し、製品チップの製造歩留りが低下される。 【解決手段】 貼り合わられた単結晶シリコン基板１
０，２０の界面に介在される絶縁膜パターン１１が、複
数の領域で周期的に、かつ絶縁膜パターンが形成されて
いる部分といない部分とが交互に配置されるようにす
る。絶縁膜パターン１１が形成されていない両基板の貼
り合わせ領域２が、絶縁膜パターン１１によって囲まれ
てそれぞれが分離された状態とされるため、個々の貼り
合わせ領域で発生したボイドＸが外方に拡大されること
がなく、複数の製品チップにわたって連鎖的にボイドが
発生することが防止される。
基板を貼り合わせたＳＯＩ基板では、両基板が直接接触
されている貼り合わせ領域においてボイドが発生する
と、これが複数の製品チップにわたって連鎖的に発生
し、製品チップの製造歩留りが低下される。 【解決手段】 貼り合わられた単結晶シリコン基板１
０，２０の界面に介在される絶縁膜パターン１１が、複
数の領域で周期的に、かつ絶縁膜パターンが形成されて
いる部分といない部分とが交互に配置されるようにす
る。絶縁膜パターン１１が形成されていない両基板の貼
り合わせ領域２が、絶縁膜パターン１１によって囲まれ
てそれぞれが分離された状態とされるため、個々の貼り
合わせ領域で発生したボイドＸが外方に拡大されること
がなく、複数の製品チップにわたって連鎖的にボイドが
発生することが防止される。
Description
【０００１】
【発明の属する技術分野】本発明は部分的に絶縁膜パタ
ーンを介して一対の半導体基板が貼り合わせられたＳＯ
Ｉ基板に関し、特に絶縁膜パターンの平面配置構造に関
する。
ーンを介して一対の半導体基板が貼り合わせられたＳＯ
Ｉ基板に関し、特に絶縁膜パターンの平面配置構造に関
する。
【０００２】
【従来の技術】基板の貼り合わせによるＳＯＩ（Silico
n On Insulator）に代表される多層構造基板の応用分野
は、近年その接合性の向上とともに拡大の一途をたどっ
ている。特に埋め込み層としてシリコン酸化膜などの絶
縁層を有するＳＯＩ基板は、パワーＩＣなどの高耐圧を
要求される分野において誘電体分離基板として実印化さ
れている。このパワーデバイスの分野では、応用の拡大
とともに、デバイスの高集積化、高耐圧化、信頼性の向
上などが求められている。 このような流れに村して，
近年ＩＰＤ（Intelligent Power Device）と呼ばれる新
しいデバイスの形成技術の開発が盛んになってきてい
る。ＩＰＤを実現するために、基板面内に部分的にＳＯ
Ｉ構造を形成することにより縦形パワーＭＯＳＦＥＴ素
子と制御回路素子とを単一チップに混載する技術が例え
ば、特開平４−２９３５３号公報に開示されている。
n On Insulator）に代表される多層構造基板の応用分野
は、近年その接合性の向上とともに拡大の一途をたどっ
ている。特に埋め込み層としてシリコン酸化膜などの絶
縁層を有するＳＯＩ基板は、パワーＩＣなどの高耐圧を
要求される分野において誘電体分離基板として実印化さ
れている。このパワーデバイスの分野では、応用の拡大
とともに、デバイスの高集積化、高耐圧化、信頼性の向
上などが求められている。 このような流れに村して，
近年ＩＰＤ（Intelligent Power Device）と呼ばれる新
しいデバイスの形成技術の開発が盛んになってきてい
る。ＩＰＤを実現するために、基板面内に部分的にＳＯ
Ｉ構造を形成することにより縦形パワーＭＯＳＦＥＴ素
子と制御回路素子とを単一チップに混載する技術が例え
ば、特開平４−２９３５３号公報に開示されている。
【０００３】図６はこの公報に記載された実施例を参考
にして製造されたＩＰＤの断面構造模式図である。この
デバイスに用いられるＳＯＩ基板は、薄膜化された第１
の単結晶シリコン基板からなるＳＯＩ層１００と第２の
単結晶シリコン基板２００が接合された複合構造をとっ
ている。酸化膜パターン１０１は、低耐圧の制御回路素
子領域１１０の下部に埋め込み層として敷設されてい
る。一方、縦形パワーＭＯＳＦＥＴ素子領域１２０は、
前記酸化膜パターン１０１の敷設されていないＳＯＩ層
１００の領域に形成されている。縦形パワーＭＯＳＦＥ
Ｔは、ドレイン電流ＩＤを基板表面に形成された拡散層
から基板裏面に形成したドレイン電極に向けて基板の探
さ方向（縦方向）に流すため、第２の単結晶シリコン基
板２００とＳＯＩ層１００との接合部分はドレイン電流
ＩＤの通流経路に当たる。したがって、この部分は物理
的、かつ電気的に完全な接合が要求される箇所である。
にして製造されたＩＰＤの断面構造模式図である。この
デバイスに用いられるＳＯＩ基板は、薄膜化された第１
の単結晶シリコン基板からなるＳＯＩ層１００と第２の
単結晶シリコン基板２００が接合された複合構造をとっ
ている。酸化膜パターン１０１は、低耐圧の制御回路素
子領域１１０の下部に埋め込み層として敷設されてい
る。一方、縦形パワーＭＯＳＦＥＴ素子領域１２０は、
前記酸化膜パターン１０１の敷設されていないＳＯＩ層
１００の領域に形成されている。縦形パワーＭＯＳＦＥ
Ｔは、ドレイン電流ＩＤを基板表面に形成された拡散層
から基板裏面に形成したドレイン電極に向けて基板の探
さ方向（縦方向）に流すため、第２の単結晶シリコン基
板２００とＳＯＩ層１００との接合部分はドレイン電流
ＩＤの通流経路に当たる。したがって、この部分は物理
的、かつ電気的に完全な接合が要求される箇所である。
【０００４】このような酸化膜パターン１０１は、基板
表面側からみると、個々の製品チップに村応して周期的
なパターンとして配置されている。図７は従来使用され
てきた酸化膜パターン１０１の一例を示す部分平面図で
あり、所要の間隔をもって横一列に酸化膜パターンが配
置されている。ここで、点線で囲まれた領域１が製品チ
ップ１個に対応する。前記した図６は、同図のＢＢ線に
沿った断面構造に相当する。このように縦形パワーＭＯ
ＳＦＥＴと制御回路素子とを一つの製品チップ内にほぼ
２分して混載させる場合、貼り合わせ基板面内にパター
ニングされた酸化膜パターン１０１は、チップ領域１の
ほぼ半分の面積を占める矩形の周期的なパターンとな
る。
表面側からみると、個々の製品チップに村応して周期的
なパターンとして配置されている。図７は従来使用され
てきた酸化膜パターン１０１の一例を示す部分平面図で
あり、所要の間隔をもって横一列に酸化膜パターンが配
置されている。ここで、点線で囲まれた領域１が製品チ
ップ１個に対応する。前記した図６は、同図のＢＢ線に
沿った断面構造に相当する。このように縦形パワーＭＯ
ＳＦＥＴと制御回路素子とを一つの製品チップ内にほぼ
２分して混載させる場合、貼り合わせ基板面内にパター
ニングされた酸化膜パターン１０１は、チップ領域１の
ほぼ半分の面積を占める矩形の周期的なパターンとな
る。
【０００５】
【発明が解決しようとする課題】本発明者がこのような
従来のパワーＭＯＳＦＥＴについてその電気的特性を評
価したところ、酸化膜のパターン形状や、その配置に依
存したデバイス特性不良が発生する傾向のあることが明
らかになった。そこで、貼り合わせ基板の貼り合わせ界
面における物理的な接合性を詳細に調べた結果、デバイ
ス特性不良の発生した箇所にはボイド（未接合領域）が
複数の製品チップ領域５１横断するように連鎖的に発生
していることがわかった。図８は基板平面から見たボイ
ドＸの発生状況を模式的に示したものである。これは、
超音波探傷法を用いて基板表面からボイドを覿察した結
果をもとに図示したものである。これより、デバイス特
性不良は、酸化膜パターン１０１が近接して並んでいる
方向、言い換えると単結晶シリコン領域２が帯状に連な
っている方向に集中的に発生していることがわかる。
従来のパワーＭＯＳＦＥＴについてその電気的特性を評
価したところ、酸化膜のパターン形状や、その配置に依
存したデバイス特性不良が発生する傾向のあることが明
らかになった。そこで、貼り合わせ基板の貼り合わせ界
面における物理的な接合性を詳細に調べた結果、デバイ
ス特性不良の発生した箇所にはボイド（未接合領域）が
複数の製品チップ領域５１横断するように連鎖的に発生
していることがわかった。図８は基板平面から見たボイ
ドＸの発生状況を模式的に示したものである。これは、
超音波探傷法を用いて基板表面からボイドを覿察した結
果をもとに図示したものである。これより、デバイス特
性不良は、酸化膜パターン１０１が近接して並んでいる
方向、言い換えると単結晶シリコン領域２が帯状に連な
っている方向に集中的に発生していることがわかる。
【０００６】このボイドの発生原因として、次のことが
考えられる。すなわち、単結晶シリコン同士を貼り合わ
せる場合には、両単結晶シリコンのそれぞれの平坦度や
熱処理条件の違いによって、単結晶シリコンとシリコン
酸化膜とを貼り合わせる場合に、ボイドの発生なく貼り
合わせることは困難である。特に、前記した従来例の場
合には、単結晶シリコン領域２と酸化膜パターン領域１
０１は帯状に並んでいるため、貼り合わせ性に優れた単
結晶シリコンと酸化膜パターンで接する領域１１０より
も、貼り合わせ性が劣る単結晶シリコン同士で接する領
域１２０の方がボイドが発生しやすいと考えられる。ボ
イド発生のもうひとつの可能性として、単結晶シリコン
領域と酸化膜パターンとの間に生じた微小な段差が考え
られる。酸化膜パターン１０１には酸化膜形成条件が基
板面内にばらつきがあるために、基板面内の場所によっ
ては単結晶シリコン領域２よりわずかに高く形成されて
いる部分があると考えられる。この場合には、単結晶シ
リコン１００と酸化膜パターン１０１の各表面の間に微
小な段差を生ずるため、酸化膜パターン１０１が優先的
に貼り合わされ、単結晶シリコン領域２は貼り合わされ
ずにボイドとなると考えられる。ボイドの発生原因がこ
のような貼り合わせ性の差や微小な段差による限り、ポ
イドは隣接した周辺のチップにも連鎖的に波及しやすい
ことは容易に想像できる。
考えられる。すなわち、単結晶シリコン同士を貼り合わ
せる場合には、両単結晶シリコンのそれぞれの平坦度や
熱処理条件の違いによって、単結晶シリコンとシリコン
酸化膜とを貼り合わせる場合に、ボイドの発生なく貼り
合わせることは困難である。特に、前記した従来例の場
合には、単結晶シリコン領域２と酸化膜パターン領域１
０１は帯状に並んでいるため、貼り合わせ性に優れた単
結晶シリコンと酸化膜パターンで接する領域１１０より
も、貼り合わせ性が劣る単結晶シリコン同士で接する領
域１２０の方がボイドが発生しやすいと考えられる。ボ
イド発生のもうひとつの可能性として、単結晶シリコン
領域と酸化膜パターンとの間に生じた微小な段差が考え
られる。酸化膜パターン１０１には酸化膜形成条件が基
板面内にばらつきがあるために、基板面内の場所によっ
ては単結晶シリコン領域２よりわずかに高く形成されて
いる部分があると考えられる。この場合には、単結晶シ
リコン１００と酸化膜パターン１０１の各表面の間に微
小な段差を生ずるため、酸化膜パターン１０１が優先的
に貼り合わされ、単結晶シリコン領域２は貼り合わされ
ずにボイドとなると考えられる。ボイドの発生原因がこ
のような貼り合わせ性の差や微小な段差による限り、ポ
イドは隣接した周辺のチップにも連鎖的に波及しやすい
ことは容易に想像できる。
【０００７】本発明の目的は、配列状態に形成される複
数の製品チップにわたって連鎖的にボイドが発生するこ
とを防止し、これによりチップの製造歩留りを向上する
ことが可能なＳＯＩ基板を提供することにある。
数の製品チップにわたって連鎖的にボイドが発生するこ
とを防止し、これによりチップの製造歩留りを向上する
ことが可能なＳＯＩ基板を提供することにある。
【０００８】
【課題を解決するための手段】本発明のＳＯＩ基板は、
互いに貼り合わされる第１及び第２の単結晶シリコン基
板のうち、第１の単結晶シリコン基板の一主表面上には
絶縁膜パターンが周期的に形成されており、かつこの絶
縁膜パターンの形成されている部分といない部分とが交
互に配置されていることを特徽とする。例えば、前記絶
縁膜パターンは市松模様として形成される。ここで、前
記絶縁膜パターンは、前記ＳＯＩ基板から切り出される
一つの製品チップ内に、少なくとも２つ以上の部分とし
て形成されることが好ましい。
互いに貼り合わされる第１及び第２の単結晶シリコン基
板のうち、第１の単結晶シリコン基板の一主表面上には
絶縁膜パターンが周期的に形成されており、かつこの絶
縁膜パターンの形成されている部分といない部分とが交
互に配置されていることを特徽とする。例えば、前記絶
縁膜パターンは市松模様として形成される。ここで、前
記絶縁膜パターンは、前記ＳＯＩ基板から切り出される
一つの製品チップ内に、少なくとも２つ以上の部分とし
て形成されることが好ましい。
【０００９】また、本発明のＳＯＩ基板は、前記絶縁膜
パターンは第１の単結晶シリコン基板の一主表面上に周
期的に形成されており、かつ前記絶縁膜パターンの形成
されていない部分は前記絶縁膜パターンによって個々の
領域に区分されていることを特徽とする。また、前記絶
縁膜パターンは、シリコン酸化膜、シリコン窒化膜、ま
たはその他の絶縁物で形成される。
パターンは第１の単結晶シリコン基板の一主表面上に周
期的に形成されており、かつ前記絶縁膜パターンの形成
されていない部分は前記絶縁膜パターンによって個々の
領域に区分されていることを特徽とする。また、前記絶
縁膜パターンは、シリコン酸化膜、シリコン窒化膜、ま
たはその他の絶縁物で形成される。
【００１０】
（第１実施形態）次に、本発明の実施形態を図面を参照
して説明する。図１は本発明の第１の実施形態のＳＯＩ
基板における埋設された酸化膜パターンの形状とその配
置を示した部分平面図である。また、図２はそのＡＡ線
に沿う拡大断面図である。これらの図に示すように、Ｓ
ＩＯ層としての第１の単結晶シリコン基板１０の主面に
は部分的に複数の酸化膜パターン１１が形成されてお
り、かつその表面は平坦化されている。そして、この第
１の単結晶シリコン基板１０ａの表面に第２の単結晶シ
リコン基板２０が貼り合わせて一体化されている。前記
酸化膜パターン１１は単結晶シリコン領域と交互に並ぶ
ように基板面内全体に配列されており、この実施形態で
は酸化膜パターン１１は市松模様に配列形成されてい
る。ここで、図１において、点線で囲まれた領域１が後
工程で切り出される製品チップ１個に相当する。
して説明する。図１は本発明の第１の実施形態のＳＯＩ
基板における埋設された酸化膜パターンの形状とその配
置を示した部分平面図である。また、図２はそのＡＡ線
に沿う拡大断面図である。これらの図に示すように、Ｓ
ＩＯ層としての第１の単結晶シリコン基板１０の主面に
は部分的に複数の酸化膜パターン１１が形成されてお
り、かつその表面は平坦化されている。そして、この第
１の単結晶シリコン基板１０ａの表面に第２の単結晶シ
リコン基板２０が貼り合わせて一体化されている。前記
酸化膜パターン１１は単結晶シリコン領域と交互に並ぶ
ように基板面内全体に配列されており、この実施形態で
は酸化膜パターン１１は市松模様に配列形成されてい
る。ここで、図１において、点線で囲まれた領域１が後
工程で切り出される製品チップ１個に相当する。
【００１１】因みに、この実施形態では、前記酸化膜パ
ターン１１は、約１ｍｍ×２ｍｍの矩形のパターン１と
しており、公知のフォトレジスト法及びロコス酸化法を
用いて、約１μｍ厚さの酸化膜パターンとして形成す
る。なお、この酸化膜パターン１１のサイズや厚さは任
意であるが、後の工程で形成されるデバイスの設計上の
特性によって決定される。また、この酸化膜パターン１
１はシリコン酸化膜に限られるものではなく、シリコン
窒化膜、またはその他の絶縁物で形成してもよい。ま
た、両シリコン基板の貼り合わせに際しての熱処理は、
約１１０００Ｃ以上で２時間以上行うのが望ましい。
ターン１１は、約１ｍｍ×２ｍｍの矩形のパターン１と
しており、公知のフォトレジスト法及びロコス酸化法を
用いて、約１μｍ厚さの酸化膜パターンとして形成す
る。なお、この酸化膜パターン１１のサイズや厚さは任
意であるが、後の工程で形成されるデバイスの設計上の
特性によって決定される。また、この酸化膜パターン１
１はシリコン酸化膜に限られるものではなく、シリコン
窒化膜、またはその他の絶縁物で形成してもよい。ま
た、両シリコン基板の貼り合わせに際しての熱処理は、
約１１０００Ｃ以上で２時間以上行うのが望ましい。
【００１２】図１のような酸化膜パターン１１を配列し
たＳＯＩ基板では、両シリコン基板１０，２０が直接接
触されている領域２にボイドが発生した場合に、このボ
イドは隣接する酸化膜パターン１１にブロックされる。
図３はボイドの発生状況の一例を示した平面図であり、
図１のＡＡ線に沿う部分に発生したものとする。図２に
も示されるように、このボイドＸが発生される領域は、
その周囲が酸化膜パターン１１によって囲まれているた
めに、発生されたボイドＸは隣接する横方向への連鎖的
な発生が酸化膜パターン１１によって抑制され、一つの
製品チップ１内に留められる。したがって、複数の製品
チップにわたってボイドが発生することが抑制され、製
品の製造歩留りが向上される。なお、酸化膜パターン１
１およびボイドＸはＳＯＩ層１０に阻まれて直接観察す
ることはできないが、超音波探傷像や赤外線透過像で確
認することができる。
たＳＯＩ基板では、両シリコン基板１０，２０が直接接
触されている領域２にボイドが発生した場合に、このボ
イドは隣接する酸化膜パターン１１にブロックされる。
図３はボイドの発生状況の一例を示した平面図であり、
図１のＡＡ線に沿う部分に発生したものとする。図２に
も示されるように、このボイドＸが発生される領域は、
その周囲が酸化膜パターン１１によって囲まれているた
めに、発生されたボイドＸは隣接する横方向への連鎖的
な発生が酸化膜パターン１１によって抑制され、一つの
製品チップ１内に留められる。したがって、複数の製品
チップにわたってボイドが発生することが抑制され、製
品の製造歩留りが向上される。なお、酸化膜パターン１
１およびボイドＸはＳＯＩ層１０に阻まれて直接観察す
ることはできないが、超音波探傷像や赤外線透過像で確
認することができる。
【００１３】（第２の実施形態）図４は本発明の第２の
実施形態のＳＯＩ基板における酸化膜パターンの形状と
その配置を示した平面図である。この第２の実施形態の
酸化膜パターン１１Ａの配置は、第１の実施形態と同様
に基板面内全体に市松模様に配列させる点は同様である
が、個々の酸化膜パターン１１Ａのサイズは第１の実施
形態のほぼ１／２の正方形に形成されており、これによ
り一つの製品チップ領域１に二つの酸化膜パターン１１
Ａが交互に、すなわち対角位置に配置されている。この
ように酸化膜パターン１１Ａが一つの製品チップ内に交
互に配置されることにより、一つの製品チップ内におけ
る両単結晶シリコンの貼り合わせ面がより小さく分割さ
れるので、仮に酸化膜パターン１１Ａの形成の不均一性
により前記したようなボイドが発生しても、各ボイドは
酸化膜パターン１１Ａに囲まれた領域外に拡大すること
ができず小さな面積に留められる。したがって、第１の
実施形態に比べてよりボイドの発生の少ないＳＯＩ基板
を得ることができる。
実施形態のＳＯＩ基板における酸化膜パターンの形状と
その配置を示した平面図である。この第２の実施形態の
酸化膜パターン１１Ａの配置は、第１の実施形態と同様
に基板面内全体に市松模様に配列させる点は同様である
が、個々の酸化膜パターン１１Ａのサイズは第１の実施
形態のほぼ１／２の正方形に形成されており、これによ
り一つの製品チップ領域１に二つの酸化膜パターン１１
Ａが交互に、すなわち対角位置に配置されている。この
ように酸化膜パターン１１Ａが一つの製品チップ内に交
互に配置されることにより、一つの製品チップ内におけ
る両単結晶シリコンの貼り合わせ面がより小さく分割さ
れるので、仮に酸化膜パターン１１Ａの形成の不均一性
により前記したようなボイドが発生しても、各ボイドは
酸化膜パターン１１Ａに囲まれた領域外に拡大すること
ができず小さな面積に留められる。したがって、第１の
実施形態に比べてよりボイドの発生の少ないＳＯＩ基板
を得ることができる。
【００１４】（第３の実施形態）図５は本発明の第３の
実施形態のＳＯＩ基板における酸化膜パターンの形状と
その配置を示した平面図である。この実施形態では、酸
化膜パターン１１Ｂは従来と同様に列状に配置されてい
るが、各列に形成されているシリコン基板の貼り合わせ
面の領域２は、各酸化膜パターン１１Ｂの形状の一部に
形成されているコ字状の部分によってそれぞれ分離され
た状態で囲まれている。したがって、各製品チップ領域
の貼り合わせ面においてボイドが発生しても、このボイ
ドは酸化膜パターンのコ字状部分によって拡大すること
が防止される。また、この第３の実施形態では、前記し
た第１、第２の実施形態では、ボイドが一つの製品チッ
プ領域からはみ出してチップ切断領域（スクライブ領
域）まで拡大すると、ダイシング加工工程でボイドにダ
イサーの刃がとられ、チップの割れや欠け、またＳＯＩ
層の膜剥がれなどを起こすおそれがあるが、この実施形
態では、ボイドがスタライブ領域まで拡大することはな
く、ダイシング加工時にこのような問題が生じることは
ない。
実施形態のＳＯＩ基板における酸化膜パターンの形状と
その配置を示した平面図である。この実施形態では、酸
化膜パターン１１Ｂは従来と同様に列状に配置されてい
るが、各列に形成されているシリコン基板の貼り合わせ
面の領域２は、各酸化膜パターン１１Ｂの形状の一部に
形成されているコ字状の部分によってそれぞれ分離され
た状態で囲まれている。したがって、各製品チップ領域
の貼り合わせ面においてボイドが発生しても、このボイ
ドは酸化膜パターンのコ字状部分によって拡大すること
が防止される。また、この第３の実施形態では、前記し
た第１、第２の実施形態では、ボイドが一つの製品チッ
プ領域からはみ出してチップ切断領域（スクライブ領
域）まで拡大すると、ダイシング加工工程でボイドにダ
イサーの刃がとられ、チップの割れや欠け、またＳＯＩ
層の膜剥がれなどを起こすおそれがあるが、この実施形
態では、ボイドがスタライブ領域まで拡大することはな
く、ダイシング加工時にこのような問題が生じることは
ない。
【００１５】なお、埋め込み層に利用する酸化膜パター
ンは、前記実施形態に示した形状、配置の他に本発明の
趣旨を逸脱しない艶囲で任意の大きさのパターンで形成
することができる。
ンは、前記実施形態に示した形状、配置の他に本発明の
趣旨を逸脱しない艶囲で任意の大きさのパターンで形成
することができる。
【００１６】
【発明の効果】以上説明したように本発明は、互いに貼
り合わせられる第１及び第２の単結晶シリコン基板のう
ち、第１の基板の主面に形成される絶縁膜パターンが、
周期的に、しかも絶縁膜パターンの形成されている部分
といない部分とが交互に配置されている構成とすること
により、両基板が直接接触した状態での貼り合わせ領域
は絶縁膜パターンによって個々に分離あるいは分離され
たのと等価な状態とされ、各貼り合わせ領域において発
生するボイドが連鎖的に発生することが防止できる。こ
れにより、隣接状態に形成される複数の製品チップにわ
たってボイドが連鎖的に生じる状態が回避でき、製品チ
ップを高歩留まりで製造することが可能となる。
り合わせられる第１及び第２の単結晶シリコン基板のう
ち、第１の基板の主面に形成される絶縁膜パターンが、
周期的に、しかも絶縁膜パターンの形成されている部分
といない部分とが交互に配置されている構成とすること
により、両基板が直接接触した状態での貼り合わせ領域
は絶縁膜パターンによって個々に分離あるいは分離され
たのと等価な状態とされ、各貼り合わせ領域において発
生するボイドが連鎖的に発生することが防止できる。こ
れにより、隣接状態に形成される複数の製品チップにわ
たってボイドが連鎖的に生じる状態が回避でき、製品チ
ップを高歩留まりで製造することが可能となる。
【図１】本発明の第１の実施形態におけるＳＯＩ基板の
酸化膜パターンの配置を示す平面図である。
酸化膜パターンの配置を示す平面図である。
【図２】図１のＡＡ線に沿う拡大断面図である。
【図３】図１のＳＯＩ基板にボイドが発生した状態を示
す平面図である。
す平面図である。
【図４】本発明の第２の実施形態におけるＳＯＩ基板の
酸化膜パターンの配置を示した平面図である。
酸化膜パターンの配置を示した平面図である。
【図５】本発明の第３の実施形態におけるＳＯＩ基板の
酸化膜パターンの配置を示した平面図である。
酸化膜パターンの配置を示した平面図である。
【図６】縦形パワーＭＯＳＦＥＴ素子を混載したインテ
リジェントパワーデバイスの模式構造を示す断面図であ
る。
リジェントパワーデバイスの模式構造を示す断面図であ
る。
【図７】従来のＳＯＩ基板における酸化膜パターンの配
置を示した平面図である。
置を示した平面図である。
【図８】従来のＳＯＩＩ基板におけるボイドの発生状況
を示す平面図である。
を示す平面図である。
１ 製品チップ領域 ２ 貼り合わせ領域 １０ 第１の単結晶シリコン基板 １１，１１Ａ，１１Ｂ 酸化膜パターン ２０ 第２の単結晶シリコン基板 Ｘ ボイド
Claims (5)
- 【請求項１】 第１の単結晶シリコン基板の一主表面上
に部分的に複数の絶縁膜パターンが形成され、前記一主
表面と村向させて第２の単結晶シリコン基板が接合され
たＳＯＩ構造の半導体基板において、前記絶縁膜パター
ンは前記一主表面上に周期的に形成されており、かつ前
記絶縁膜パターンの形成されている部分といない部分と
が交互に配置されていることを特徽とするＳＯＩ基板。 - 【請求項２】 前記絶縁膜パターンは市松模様として形
成されている請求項１に記載のＳＯＩ基板。 - 【請求項３】 前記絶縁膜パターンは、前記ＳＯＩ基板
から切り出される一つの製品チップ内に、少なくとも２
つ以上の部分として形成されている請求項１または２に
記載のＳＯＩ基板。 - 【請求項４】 第１の単結晶シリコン基板の一主表面上
に部分的に複数の絶縁膜パターンが形成され、前記一主
表面と村向させて第２の単結晶シリコン基板が接合され
たＳＯＩ構造の半導体基板において、前記絶縁膜パター
ンは前記一主表面上に周期的に形成されており、かつ前
記絶縁膜パターンの形成されていない部分は前記絶縁膜
パターンによって個々の領域に区分されていることを特
徽とするＳＯＩ基板。 - 【請求項５】 前記絶縁膜パターンは、シリコン酸化
膜、シリコン窒化膜、またはその他の絶縁物で形成され
ている請求第１ないし４のいずれかに記載のＳＯＩ基板
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08333190A JP3141801B2 (ja) | 1996-12-13 | 1996-12-13 | Ｓｏｉ基板 |
| US08/989,664 US5969401A (en) | 1996-12-13 | 1997-12-12 | Silicon on insulator substrate with improved insulation patterns |
| CN97120399A CN1089190C (zh) | 1996-12-13 | 1997-12-15 | 具有改进的绝缘图形的绝缘体上硅薄膜衬底 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08333190A JP3141801B2 (ja) | 1996-12-13 | 1996-12-13 | Ｓｏｉ基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10173042A true JPH10173042A (ja) | 1998-06-26 |
| JP3141801B2 JP3141801B2 (ja) | 2001-03-07 |
Family
ID=18263321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08333190A Expired - Fee Related JP3141801B2 (ja) | 1996-12-13 | 1996-12-13 | Ｓｏｉ基板 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5969401A (ja) |
| JP (1) | JP3141801B2 (ja) |
| CN (1) | CN1089190C (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007180569A (ja) * | 2001-12-27 | 2007-07-12 | Toshiba Corp | 半導体装置 |
| KR100905786B1 (ko) | 2006-06-29 | 2009-07-02 | 주식회사 하이닉스반도체 | 반도체 소자 및 이를 갖는 반도체 패키지 |
| WO2012015022A1 (ja) * | 2010-07-30 | 2012-02-02 | 京セラ株式会社 | 複合基板、電子部品、ならびに複合基板および電子部品の製造方法 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004103611A (ja) * | 2002-09-04 | 2004-04-02 | Toshiba Corp | 半導体装置及びその製造方法 |
| KR100499134B1 (ko) * | 2002-10-28 | 2005-07-04 | 삼성전자주식회사 | 압축 접합 방법 |
| US20060261436A1 (en) * | 2005-05-19 | 2006-11-23 | Freescale Semiconductor, Inc. | Electronic device including a trench field isolation region and a process for forming the same |
| US7670895B2 (en) | 2006-04-24 | 2010-03-02 | Freescale Semiconductor, Inc | Process of forming an electronic device including a semiconductor layer and another layer adjacent to an opening within the semiconductor layer |
| US7491622B2 (en) | 2006-04-24 | 2009-02-17 | Freescale Semiconductor, Inc. | Process of forming an electronic device including a layer formed using an inductively coupled plasma |
| US7528078B2 (en) | 2006-05-12 | 2009-05-05 | Freescale Semiconductor, Inc. | Process of forming electronic device including a densified nitride layer adjacent to an opening within a semiconductor layer |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2685244B2 (ja) * | 1988-09-30 | 1997-12-03 | 株式会社日本自動車部品総合研究所 | 半導体装置の製造方法 |
| JPH0429353A (ja) * | 1990-05-24 | 1992-01-31 | Sharp Corp | 半導体装置 |
| JPH05326878A (ja) * | 1992-05-25 | 1993-12-10 | Sony Corp | 半導体装置 |
| CN1028191C (zh) * | 1992-11-10 | 1995-04-12 | 东南大学 | 硅片直接键合方法 |
| US5844294A (en) * | 1995-12-28 | 1998-12-01 | Nec Corporation | Semiconductor substrate with SOI structure |
| AU2003217779B2 (en) * | 2003-02-28 | 2008-11-20 | Ccl Label, Inc. | Label sheet design for easy removal of labels |
-
1996
- 1996-12-13 JP JP08333190A patent/JP3141801B2/ja not_active Expired - Fee Related
-
1997
- 1997-12-12 US US08/989,664 patent/US5969401A/en not_active Expired - Lifetime
- 1997-12-15 CN CN97120399A patent/CN1089190C/zh not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007180569A (ja) * | 2001-12-27 | 2007-07-12 | Toshiba Corp | 半導体装置 |
| KR100905786B1 (ko) | 2006-06-29 | 2009-07-02 | 주식회사 하이닉스반도체 | 반도체 소자 및 이를 갖는 반도체 패키지 |
| US7755170B2 (en) | 2006-06-29 | 2010-07-13 | Hynix Semiconductor Inc. | Semiconductor device and semiconductor package having the same |
| US7855437B2 (en) | 2006-06-29 | 2010-12-21 | Hynix Semiconductor Inc. | Semiconductor device and semiconductor package having the same |
| US7928535B2 (en) | 2006-06-29 | 2011-04-19 | Hynix Semiconductor Inc. | Semiconductor device and semiconductor package having the same |
| WO2012015022A1 (ja) * | 2010-07-30 | 2012-02-02 | 京セラ株式会社 | 複合基板、電子部品、ならびに複合基板および電子部品の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5969401A (en) | 1999-10-19 |
| JP3141801B2 (ja) | 2001-03-07 |
| CN1089190C (zh) | 2002-08-14 |
| CN1187687A (zh) | 1998-07-15 |
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