JP2003243731A - 半導体基板、半導体装置の製造方法およびその駆動方法 - Google Patents
半導体基板、半導体装置の製造方法およびその駆動方法Info
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- JP2003243731A JP2003243731A JP2002352131A JP2002352131A JP2003243731A JP 2003243731 A JP2003243731 A JP 2003243731A JP 2002352131 A JP2002352131 A JP 2002352131A JP 2002352131 A JP2002352131 A JP 2002352131A JP 2003243731 A JP2003243731 A JP 2003243731A
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- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】
【課題】一つの半導体基板に異なるデバイス構造を有し
た回路を作り、半導体装置を製造する時に、各デバイス
構造に適応した温度管理を行い、各回路に最適な製造プ
ロセスで製造可能な半導体基板及び半導体装置の製造方
法を提供する。 【解決手段】一つの半導体基板にＭＯＳＦＥＴ２１と不
揮発性メモリ２２を同時に製造するために、半導体基板
を局所的に温度制御する。ＭＯＳＦＥＴ２１直下に配置
したゼーベック素子２４で温度を監視し、監視した温度
計測値をフィードバック制御して、ＭＯＳＦＥＴ２１近
傍に配置したペルチェ素子に電圧を印加して、温度を低
温に保持しつつ、ゲート酸化膜２１ｅの厚さを薄く形成
する。一方、不揮発性メモリ２２直下に配置したゼーベ
ック素子２５で温度を監視しフィードバック制御して、
不揮発性メモリ２２近傍に配置したペルチェ素子に電圧
を印加して、温度を高温に保持しつつ、ゲート酸化膜２
２ｅを厚く形成する。
た回路を作り、半導体装置を製造する時に、各デバイス
構造に適応した温度管理を行い、各回路に最適な製造プ
ロセスで製造可能な半導体基板及び半導体装置の製造方
法を提供する。 【解決手段】一つの半導体基板にＭＯＳＦＥＴ２１と不
揮発性メモリ２２を同時に製造するために、半導体基板
を局所的に温度制御する。ＭＯＳＦＥＴ２１直下に配置
したゼーベック素子２４で温度を監視し、監視した温度
計測値をフィードバック制御して、ＭＯＳＦＥＴ２１近
傍に配置したペルチェ素子に電圧を印加して、温度を低
温に保持しつつ、ゲート酸化膜２１ｅの厚さを薄く形成
する。一方、不揮発性メモリ２２直下に配置したゼーベ
ック素子２５で温度を監視しフィードバック制御して、
不揮発性メモリ２２近傍に配置したペルチェ素子に電圧
を印加して、温度を高温に保持しつつ、ゲート酸化膜２
２ｅを厚く形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、特に、コンピュー
タ制御用、機械制御用、各種電力容量の電力変換器用、
電源用、電力増幅器用、アナログスイッチ用等の単体半
導体装置または半導体装置を集積化して作製する半導体
チップ用の半導体基板、およびこの半導体基板を使用し
て半導体装置を製造する方法に関する。
タ制御用、機械制御用、各種電力容量の電力変換器用、
電源用、電力増幅器用、アナログスイッチ用等の単体半
導体装置または半導体装置を集積化して作製する半導体
チップ用の半導体基板、およびこの半導体基板を使用し
て半導体装置を製造する方法に関する。
【０００２】
【従来の技術】従来は、ＢやＰ等の不純物が添加された
通常のＳｉ基板に、フォトリソグラフィ、酸化、イオン
注入、スパッタ、ＣＶＤ、及び拡散等の半導体プロセス
を駆使して、半導体装置を製造してきた。その中で、例
えば、従来の半導体基板を使用して、システムＬＳＩを
製造するときの例としては図４のようになっている。図
４は従来の半導体装置の製造方法を使用して、半導体基
板から作製した半導体装置の断面図である。図４におい
て、半導体装置４は、ドレイン電極４１ａ、ソース電極
４１ｂ、ドレイン４１ｃ、ソース４１ｄ、ゲート酸化膜
４１ｅ、及びゲート電極４１ｆから構成されているロジ
ック部の一部であるＭＯＳＦＥＴ４１と、ドレイン電極
４２ａ、ソース電極４２ｂ、ドレイン４２ｃ、ソース４
２ｄ、ゲート酸化膜４２ｅ、浮遊ゲート４２ｆ、層間膜
４２ｇ、及び制御ゲート電極４２ｈから構成されている
メモリ部の一部である不揮発性メモリ４２と、酸化膜４
７と、ｐ層４８と、ｎ +層４９とから構成されている。
さらに、ＭＯＳＦＥＴ４１と不揮発性メモリ４２とは、
ｐ層４８、ｎ+層４９、ｐ層４８の配列でできるｐｎ接
合分離によって素子分離されている。すなわち、半導体
装置４は、システムＬＳＩの一部を示している。実際の
システムＬＳＩは、図４に示すように一つのチップ上に
ＭＯＳＦＥＴ４１と不揮発性メモリ４２との半導体装置
のみを混載したのではなく、ＡＤコンバータ、入出力
（Ｉ／Ｏ）部、ＳＲＡＭ、及びＤＲＡＭ等を混載されて
いるが、ここでは説明のためＭＯＳＦＥＴ４１と不揮発
性メモリ４２とのみを記載している。このように、図４
に示すシステムＬＳＩは、一つのチップに、ＣＰＵ、Ａ
Ｄコンバータ、入出力部（Ｉ／Ｏ）部、不揮発性メモ
リ、ＳＲＡＭ、ＤＲＡＭ等を混載しており、これだけで
コンピュータ機能を発揮する(例えば、特許文献１参
照)。
通常のＳｉ基板に、フォトリソグラフィ、酸化、イオン
注入、スパッタ、ＣＶＤ、及び拡散等の半導体プロセス
を駆使して、半導体装置を製造してきた。その中で、例
えば、従来の半導体基板を使用して、システムＬＳＩを
製造するときの例としては図４のようになっている。図
４は従来の半導体装置の製造方法を使用して、半導体基
板から作製した半導体装置の断面図である。図４におい
て、半導体装置４は、ドレイン電極４１ａ、ソース電極
４１ｂ、ドレイン４１ｃ、ソース４１ｄ、ゲート酸化膜
４１ｅ、及びゲート電極４１ｆから構成されているロジ
ック部の一部であるＭＯＳＦＥＴ４１と、ドレイン電極
４２ａ、ソース電極４２ｂ、ドレイン４２ｃ、ソース４
２ｄ、ゲート酸化膜４２ｅ、浮遊ゲート４２ｆ、層間膜
４２ｇ、及び制御ゲート電極４２ｈから構成されている
メモリ部の一部である不揮発性メモリ４２と、酸化膜４
７と、ｐ層４８と、ｎ +層４９とから構成されている。
さらに、ＭＯＳＦＥＴ４１と不揮発性メモリ４２とは、
ｐ層４８、ｎ+層４９、ｐ層４８の配列でできるｐｎ接
合分離によって素子分離されている。すなわち、半導体
装置４は、システムＬＳＩの一部を示している。実際の
システムＬＳＩは、図４に示すように一つのチップ上に
ＭＯＳＦＥＴ４１と不揮発性メモリ４２との半導体装置
のみを混載したのではなく、ＡＤコンバータ、入出力
（Ｉ／Ｏ）部、ＳＲＡＭ、及びＤＲＡＭ等を混載されて
いるが、ここでは説明のためＭＯＳＦＥＴ４１と不揮発
性メモリ４２とのみを記載している。このように、図４
に示すシステムＬＳＩは、一つのチップに、ＣＰＵ、Ａ
Ｄコンバータ、入出力部（Ｉ／Ｏ）部、不揮発性メモ
リ、ＳＲＡＭ、ＤＲＡＭ等を混載しており、これだけで
コンピュータ機能を発揮する(例えば、特許文献１参
照)。
【０００３】
【特許文献１】 特開２０００−１８３３１３号公報
(第１図)
(第１図)
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の半導体基板を使用して、従来の半導体製造方法でシ
ステムＬＳＩを製造した場合、半導体基板全体は製造の
初めから終わりまで、同一のプロセス条件で製造され
る。このため、ロジック部の一部であるＭＯＳＦＥＴ４
１は高速化のためゲート酸化膜４１ｅの膜厚を薄くする
必要があるため、低温でゲート酸化膜４１ｅを作りこむ
必要がある。一方メモリ部の一部である不揮発性メモリ
４２は浮遊ゲート４２ｆに蓄積された電子をリークさせ
ないためにもゲート酸化膜４２ｆの膜厚を有る一定の厚
さにする必要があるため、高温で作りこむ必要がある。
このように両者の特性を最適にするように製造するに
は、両者個別にそれぞれ最適の半導体プロセスを実施す
べきであるが、一つのチップに混載されている制約から
同一のプロセスでＭＯＳＦＥＴ４１と不揮発性メモリ４
２とを作りこむと、どちらか一方の特性を劣化させてし
まう。このように、システムＬＳＩは、デバイス構造が
異なる回路を一つのチップに混載しているため、製造プ
ロセス上の制約を受けながら製造される。このため、一
部の回路において機能、品質および信頼性が劣ると言う
問題点があった。本発明は、上記課題を解決するために
なされたものであり、一つの半導体基板に異なったデバ
イス構造を有し、製造プロセスの異なる回路を作りこん
で半導体装置を製造するときに、各デバイス構造に適応
した温度管理をすることができると共に、各回路に最適
な製造プロセスで半導体を製造することが可能な半導体
基板および半導体装置の製造方法を提供することを目的
とする。
来の半導体基板を使用して、従来の半導体製造方法でシ
ステムＬＳＩを製造した場合、半導体基板全体は製造の
初めから終わりまで、同一のプロセス条件で製造され
る。このため、ロジック部の一部であるＭＯＳＦＥＴ４
１は高速化のためゲート酸化膜４１ｅの膜厚を薄くする
必要があるため、低温でゲート酸化膜４１ｅを作りこむ
必要がある。一方メモリ部の一部である不揮発性メモリ
４２は浮遊ゲート４２ｆに蓄積された電子をリークさせ
ないためにもゲート酸化膜４２ｆの膜厚を有る一定の厚
さにする必要があるため、高温で作りこむ必要がある。
このように両者の特性を最適にするように製造するに
は、両者個別にそれぞれ最適の半導体プロセスを実施す
べきであるが、一つのチップに混載されている制約から
同一のプロセスでＭＯＳＦＥＴ４１と不揮発性メモリ４
２とを作りこむと、どちらか一方の特性を劣化させてし
まう。このように、システムＬＳＩは、デバイス構造が
異なる回路を一つのチップに混載しているため、製造プ
ロセス上の制約を受けながら製造される。このため、一
部の回路において機能、品質および信頼性が劣ると言う
問題点があった。本発明は、上記課題を解決するために
なされたものであり、一つの半導体基板に異なったデバ
イス構造を有し、製造プロセスの異なる回路を作りこん
で半導体装置を製造するときに、各デバイス構造に適応
した温度管理をすることができると共に、各回路に最適
な製造プロセスで半導体を製造することが可能な半導体
基板および半導体装置の製造方法を提供することを目的
とする。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の本発明は、半導体材料の表面または
内部に、半導体材料または金属材料で作製された熱電素
子を配置したものである。このようになっているため、
一つの半導体基板に異なったデバイス構造を有し、製造
プロセスの異なる回路を作りこんで半導体装置を同時に
製造するときに、各デバイス構造に適応した温度管理を
することができる。そして、各回路に最適なプロセスで
半導体を製造することが可能な半導体基板および半導体
装置の製造方法を提供することができる。請求項２の本
発明は、請求項１記載の半導体基板において、前記半導
体材料はＳｉ、Ｇｅ、ＳｉＣ、Ｃ、ＧａＡｓ、またはＧ
ａＮを用いたものである。このようになっているため、
一つの半導体基板に異なったデバイス構造を有し、製造
プロセスの異なる回路を作りこんで半導体装置を同時に
製造するときに、各デバイス構造に適応した温度管理を
することができる。そして、各回路に最適なプロセスで
半導体を製造することが可能な半導体基板および半導体
装置の製造方法を提供することができる。請求項３の本
発明は、請求項１記載の半導体基板において、前記熱電
素子を作製するための半導体材料として、Ｂｉ2Ｔｅ3、
（Ｂｉ，Ｓｂ）2Ｔｅ3、Ｂｉ2（Ｓｅ，Ｔｅ）3、ＺｎＳ
ｂ、ＩｎＳｂ、ＴｉＯ3、ＰｂＴｅ、ＳｉＧｅ、ＳｉＧ
ｅ（ＧａＰ）、ＦｅＳｉ2、（Ｃｕ，Ａｇ）2Ｓｅ、Ｃｅ
3Ｔｅ4、Ｌａ3Ｔｅ4、またはＮｄ3Ｔｅ4を用いたもので
ある。このようになっているため、一つの半導体基板に
異なったデバイス構造を有し、製造プロセスの異なる回
路を作りこんで半導体装置を同時に製造するときに、各
デバイス構造に適応した温度管理をすることができる。
そして、各回路に最適なプロセスで半導体を製造するこ
とが可能な半導体基板および半導体装置の製造方法を提
供することができる。請求項４の本発明は、請求項１記
載の半導体基板において、前記熱電素子を作製するため
の金属材料としてＡｌ、Ｃｕ、Ａｇ、Ｗ、ＣとＮｉとの
合金、ＮｉとＣｒとの合金、Ｎｉ、Ｐｔ、またはＰｔと
Ｒｈとの合金を用いたものである。このようになってい
るため、一つの半導体基板に異なったデバイス構造を有
し、製造プロセスの異なる回路を作りこんで半導体装置
を同時に製造するときに、各デバイス構造に適応した温
度管理をすることができる。そして、各回路に最適なプ
ロセスで半導体を製造することが可能な半導体基板およ
び半導体装置の製造方法を提供することができる。請求
項５の本発明は、半導体装置の製造方法に係るものであ
って、請求項１乃至４記載の半導体基板を使用した場合
であって、前記熱電素子の一部を利用して前記半導体基
板の温度を監視すると共に前記熱電素子の一部以外を利
用しで前記半導体基板の温度を制御し、前記半導体基板
から半導体デバイスまたは半導体チップ等の半導体装置
を作製するようにしたものである。このようになってい
るため、一つの半導体基板に異なったデバイス構造を有
し、製造プロセスの異なる回路を作りこんで半導体装置
を同時に製造するときに、各デバイス構造に適応した温
度管理をすることができる。そして、各回路に最適なプ
ロセスで半導体を製造することが可能な半導体基板およ
び半導体装置の製造方法を提供することができる。請求
項６の本発明は、請求項５記載の半導体装置の製造方法
において、前記半導体装置を、ダイオード、サイリス
タ、ＧＴＯ、バイポーラトランジスタ、ＭＯＳＦＥＴ、
若しくはＩＧＢＴ、またはそれらの複合された半導体装
置としたものである。このようになっているため、一つ
の半導体基板に異なったデバイス構造を有し、製造プロ
セスの異なる回路を作りこんで半導体装置を同時に製造
するときに、各デバイス構造に適応した温度管理をする
ことができる。そして、各回路に最適なプロセスで半導
体を製造することが可能な半導体基板および半導体装置
の製造方法を提供することができる。請求項７の本発明
は、請求項５記載の半導体装置の製造方法において、前
記半導体チップを、パワー半導体、ＣＰＵ、システムＬ
ＳＩ、ワンチップマイコン、若しくはＡＳＩＣまたはそ
れらの複合されたチップ若しくはモジュールとしたもの
である。このようになっているため、一つの半導体基板
に異なったデバイス構造を有し、製造プロセスの異なる
回路を作りこんで半導体装置を同時に製造するときに、
各デバイス構造に適応した温度管理をすることができ
る。そして、各回路に最適なプロセスで半導体を製造す
ることが可能な半導体基板および半導体装置の製造方法
を提供することができる。請求項８の本発明は、前記熱
電素子を冷却装置で冷却しつつ、請求項１乃至４記載の
半導体基板から半導体装置または半導体チップ等の半導
体装置を作製するものである。このようになっているた
め、一つの半導体基板に異なったデバイス構造を有し、
製造プロセスの異なる回路を作りこんで半導体装置を同
時に製造するときに、各デバイス構造に適応した温度管
理をすることができる。そして、各回路に最適なプロセ
スで半導体を製造することが可能な半導体基板および半
導体装置の製造方法を提供することができる。請求項９
の本発明は、請求項１乃至４記載の半導体基板から、請
求項５乃至８記載の半導体装置の製造方法を使用して作
製した半導体装置または半導体チップ等の半導体装置
を、前記熱電素子をヒートシンクおよび冷却ファンで冷
却しつつ、使用するものである。
に、請求項１記載の本発明は、半導体材料の表面または
内部に、半導体材料または金属材料で作製された熱電素
子を配置したものである。このようになっているため、
一つの半導体基板に異なったデバイス構造を有し、製造
プロセスの異なる回路を作りこんで半導体装置を同時に
製造するときに、各デバイス構造に適応した温度管理を
することができる。そして、各回路に最適なプロセスで
半導体を製造することが可能な半導体基板および半導体
装置の製造方法を提供することができる。請求項２の本
発明は、請求項１記載の半導体基板において、前記半導
体材料はＳｉ、Ｇｅ、ＳｉＣ、Ｃ、ＧａＡｓ、またはＧ
ａＮを用いたものである。このようになっているため、
一つの半導体基板に異なったデバイス構造を有し、製造
プロセスの異なる回路を作りこんで半導体装置を同時に
製造するときに、各デバイス構造に適応した温度管理を
することができる。そして、各回路に最適なプロセスで
半導体を製造することが可能な半導体基板および半導体
装置の製造方法を提供することができる。請求項３の本
発明は、請求項１記載の半導体基板において、前記熱電
素子を作製するための半導体材料として、Ｂｉ2Ｔｅ3、
（Ｂｉ，Ｓｂ）2Ｔｅ3、Ｂｉ2（Ｓｅ，Ｔｅ）3、ＺｎＳ
ｂ、ＩｎＳｂ、ＴｉＯ3、ＰｂＴｅ、ＳｉＧｅ、ＳｉＧ
ｅ（ＧａＰ）、ＦｅＳｉ2、（Ｃｕ，Ａｇ）2Ｓｅ、Ｃｅ
3Ｔｅ4、Ｌａ3Ｔｅ4、またはＮｄ3Ｔｅ4を用いたもので
ある。このようになっているため、一つの半導体基板に
異なったデバイス構造を有し、製造プロセスの異なる回
路を作りこんで半導体装置を同時に製造するときに、各
デバイス構造に適応した温度管理をすることができる。
そして、各回路に最適なプロセスで半導体を製造するこ
とが可能な半導体基板および半導体装置の製造方法を提
供することができる。請求項４の本発明は、請求項１記
載の半導体基板において、前記熱電素子を作製するため
の金属材料としてＡｌ、Ｃｕ、Ａｇ、Ｗ、ＣとＮｉとの
合金、ＮｉとＣｒとの合金、Ｎｉ、Ｐｔ、またはＰｔと
Ｒｈとの合金を用いたものである。このようになってい
るため、一つの半導体基板に異なったデバイス構造を有
し、製造プロセスの異なる回路を作りこんで半導体装置
を同時に製造するときに、各デバイス構造に適応した温
度管理をすることができる。そして、各回路に最適なプ
ロセスで半導体を製造することが可能な半導体基板およ
び半導体装置の製造方法を提供することができる。請求
項５の本発明は、半導体装置の製造方法に係るものであ
って、請求項１乃至４記載の半導体基板を使用した場合
であって、前記熱電素子の一部を利用して前記半導体基
板の温度を監視すると共に前記熱電素子の一部以外を利
用しで前記半導体基板の温度を制御し、前記半導体基板
から半導体デバイスまたは半導体チップ等の半導体装置
を作製するようにしたものである。このようになってい
るため、一つの半導体基板に異なったデバイス構造を有
し、製造プロセスの異なる回路を作りこんで半導体装置
を同時に製造するときに、各デバイス構造に適応した温
度管理をすることができる。そして、各回路に最適なプ
ロセスで半導体を製造することが可能な半導体基板およ
び半導体装置の製造方法を提供することができる。請求
項６の本発明は、請求項５記載の半導体装置の製造方法
において、前記半導体装置を、ダイオード、サイリス
タ、ＧＴＯ、バイポーラトランジスタ、ＭＯＳＦＥＴ、
若しくはＩＧＢＴ、またはそれらの複合された半導体装
置としたものである。このようになっているため、一つ
の半導体基板に異なったデバイス構造を有し、製造プロ
セスの異なる回路を作りこんで半導体装置を同時に製造
するときに、各デバイス構造に適応した温度管理をする
ことができる。そして、各回路に最適なプロセスで半導
体を製造することが可能な半導体基板および半導体装置
の製造方法を提供することができる。請求項７の本発明
は、請求項５記載の半導体装置の製造方法において、前
記半導体チップを、パワー半導体、ＣＰＵ、システムＬ
ＳＩ、ワンチップマイコン、若しくはＡＳＩＣまたはそ
れらの複合されたチップ若しくはモジュールとしたもの
である。このようになっているため、一つの半導体基板
に異なったデバイス構造を有し、製造プロセスの異なる
回路を作りこんで半導体装置を同時に製造するときに、
各デバイス構造に適応した温度管理をすることができ
る。そして、各回路に最適なプロセスで半導体を製造す
ることが可能な半導体基板および半導体装置の製造方法
を提供することができる。請求項８の本発明は、前記熱
電素子を冷却装置で冷却しつつ、請求項１乃至４記載の
半導体基板から半導体装置または半導体チップ等の半導
体装置を作製するものである。このようになっているた
め、一つの半導体基板に異なったデバイス構造を有し、
製造プロセスの異なる回路を作りこんで半導体装置を同
時に製造するときに、各デバイス構造に適応した温度管
理をすることができる。そして、各回路に最適なプロセ
スで半導体を製造することが可能な半導体基板および半
導体装置の製造方法を提供することができる。請求項９
の本発明は、請求項１乃至４記載の半導体基板から、請
求項５乃至８記載の半導体装置の製造方法を使用して作
製した半導体装置または半導体チップ等の半導体装置
を、前記熱電素子をヒートシンクおよび冷却ファンで冷
却しつつ、使用するものである。
【０００６】
【発明の実施の形態】本発明の実施の形態を以下に説明
する。まず、本発明が従来と異なる点は、以下のとおり
である。すなわち、半導体材料の表面または内部に、半
導体材料または金属材料で作製されたペルチェ素子また
はゼーベック素子からなる熱電素子を配置した点であ
る。また、半導体基板を使用した場合であって、熱電素
子の一部を利用して半導体基板の温度を監視すると共に
熱電素子の一部以外を利用して半導体基板の温度を制御
し、前記半導体基板から半導体デバイスまたは半導体チ
ップ等の半導体装置を作製するようにした点である。 （第１実施例）図１は、本発明の第１実施例を示す半導
体基板の断面図である。図１において、半導体基板１
は、Ｐが注入されたｎ+層１９、その下に配置した絶縁
のための酸化膜１１１、この絶縁酸化膜１１１下に配置
している電極１４ａ、ｐ型半導体材料１４ｃ、及びｎ型
半導体材料１４ｂからなるゼーベック素子１４、１５、
並び絶縁酸化膜１１１下に配置している電極１３ａ、ｎ
型半導体材料１３ｂ、およびｐ型半導体材料１３ｃから
なるペルチェ素子１３、１６とから構成される。絶縁酸
化膜１１１は、ｎ+層１９を酸化するか、スパッタ法若
しくはＣＶＤ法でｎ+層１９に蒸着するか、または機械
的にｎ+層１９に接着して形成する。また、ペルチェ素
子１３は、絶縁酸化膜１１１下に電極１３ａを配置し、
その下にｐ型半導体材料１３ｂ、およびｎ型半導体材料
１３ｃを配置し、さらにその下に電極１３ａを配置し
て、形成する。このペルチェ素子は、機械加工によって
形成しても良いし、リソグラフィと共にスパッタ法およ
びＣＶＤ法等で形成しても良い。さらに、ペルチェ素子
に電圧を加えるため、金属配線を施している。ペルチェ
素子１６も同様にして形成する。次に、ゼーベック素子
１４は、絶縁酸化膜１１１下に電極１４ａを配置し、そ
の下にｎ型半導体材料１４ ｂ、およびｐ型半導体材料
１４ｃを配置し、さらにその下に電極１４ａを配置し
て、形成する。このゼーベック素子は、機械加工によっ
て形成しても良いし、リソグラフィと共にスパッタ法お
よびＣＶＤ法等で形成しても良い。さらに、ゼーベック
素子からの電圧を取り出すため、金属配線を施してい
る。上記のようにすると、半導体製造中でも、ゼーベッ
ク素子の電圧から、ｎ+層１９の温度を測定でき、さら
にフィードバック制御してペルチェ素子１３、１６に所
定の電圧を印加して、ｎ+層１９を所定の温度に冷却で
きる。その結果、半導体基板を局部的に所定の温度に制
御しつつ、半導体を製造できる。 （第２実施例）図２は、本発明の第２実施例を示す半導
体基板から作製した半導体装置の断面図である。図２に
おいて、半導体装置２は、ドレイン電極２１ａ、ソース
電極２１ｂ、ドレイン２１ｃ、ソース２１ｄ、ゲート酸
化膜２１ｅ、及びゲート電極２１ｆからなるロジック部
の一部であるＭＯＳＦＥＴ２１と、ドレイン電極２２
ａ、ソース電極２２ｂ、ドレイン２２ｃ、ソース２２
ｄ、ゲート酸化膜２２ｅ、浮遊ゲート２２ｆ、層間膜２
２ｇ、及び制御ゲート電極２２ｈからなるメモリ部の一
部である不揮発性メモリ２２と、酸化膜２７と、Ｂが注
入されたｐ層２８と、Ｐが注入されたｎ+層２９と、そ
の下に配置した絶縁のための酸化膜２１１と、この絶縁
酸化膜２１１下に配置している電極２４ａ、ｐ型半導体
材料２４ｂ、及びｎ型半導体材料２４ｃからなるゼーベ
ック素子２４、２５と、絶縁酸化膜２１１下に配置して
いる電極２３ａ、ｎ型半導体材料２３ｂ、およびｐ型半
導体材料２３ｃからなるペルチェ素子２３、２６と、か
ら構成されるシステムＬＳＩを示したものである。絶縁
酸化膜２１１は、ｎ+層２９を酸化するか、スパッタ法
若しくはＣＶＤ法でｎ+層２９に蒸着するか、または機
械的にｎ+層２９に接着して形成する。また、ペルチェ
素子２３は、絶縁酸化膜２１１下に電極２３ａを配置
し、その下にｐ型半導体材料２３ｂ、およびｎ型半導体
材料２３ｃを配置し、さらにその下に電極２３を配置し
て、形成する。このペルチェ素子は、機械加工によって
形成しても良いし、リソグラフィと共にスパッタ法およ
びＣＶＤ法等で形成しても良い。さらに、ペルチェ素子
に電圧を加えるため、金属配線を施している。ペルチェ
素子２６も同様にして形成する。次に、ゼーベック素子
２４は、絶縁酸化膜２１１下に電極２４ａを配置し、そ
の下にｎ型半導体材料２４ｂ、およびｐ型半導体材料２
４ｃを配置し、さらにその下に電極２４ａを配置して、
形成する。このゼーベック素子は、機械加工によって形
成しても良いし、リソグラフィと共にスパッタ法および
ＣＶＤ法等で形成しても良い。さらに、ゼーベック素子
からの電圧を取り出すため、金属配線を施している。さ
らに、ＭＯＳＦＥＴ２１と不揮発性メモリ２２とは、ｐ
層２８、ｎ+層２９、ｐ層２８の配列でできるｐｎ接合
分離によって素子分離されている。実際のシステムＬＳ
Ｉは、図２に示すように一つのチップ上にＭＯＳＦＥＴ
２１と不揮発性メモリ２２との半導体装置のみを混載し
たのではなく、ＡＤコンバータ、入出力（Ｉ／Ｏ）部、
ＳＲＡＭ、及びＤＲＡＭ等が混載されているが、ここで
は説明のためＭＯＳＦＥＴ２１と不揮発性メモリ２２と
のみを記載している。本実施例では、特に一つの半導体
基板にＭＯＳＦＥＴ２１と不揮発性メモリ２２を同時に
製造するために、半導体基板を局所的に温度制御するよ
うにしたものである。すなわち、ＭＯＳＦＥＴ２１直下
に配置したゼーベック素子２４で温度を監視し、監視し
た温度計測値をフィードバック制御して、ＭＯＳＦＥＴ
２１近傍に配置したペルチェ素子に電圧を印加して、温
度を低温に保持しつつ、ゲート酸化膜２１ｅの厚さを薄
く形成する。一方、ＭＯＳＦＥＴ２１の場合と同様に、
不揮発性メモリ２２直下に配置したゼーベック素子２５
で温度を監視しフィードバック制御して、不揮発性メモ
リ２２近傍に配置したペルチェ素子に電圧を印加して、
温度を高温に保持しつつ、ゲート酸化膜２２ｅを厚く形
成する。本実施例は、上記のような構成にしたので、一
つの半導体基板に異なったデバイス構造を有し、製造プ
ロセスの異なる回路を作りこんで半導体装置を製造する
ときに、各デバイス構造に適応した温度管理をすること
ができると共に、各回路に最適なプロセスで半導体を製
造することが可能な半導体基板および半導体装置の製造
方法を提供することが可能となる。 （第３実施例）図３は、本発明の第３実施例を示す半導
体基板から作製した半導体装置の断面図である。図３に
おいて、半導体装置３は、ドレイン電極３１ａ、ソース
電極３１ｂ、ドレイン３１ｃ、ソース３１ｄ、ゲート酸
化膜３１ｅ、及びゲート電極３１ｆからなるロジック部
の一部であるＭＯＳＦＥＴ３１と、ドレイン電極３２
ａ、ソース電極３２ｂ、ドレイン３２ｃ、ソース３２
ｄ、ゲート酸化膜３２ｅ、浮遊ゲート３２ｆ、層間膜３
２ｇ、及び制御ゲート電極３２ｈからなるメモリ部の一
部である不揮発性メモリ３２と、酸化膜３７と、Ｂが注
入されたｐ層３８と、Ｐが注入されたｎ+層３９と、そ
の下に配置した絶縁のための酸化膜３１１と、この絶縁
酸化膜３１１下に配置している電極３４ａ、ｐ型半導体
材料３４ｂ、及びｎ型半導体材料３４ｃからなるゼーベ
ック素子３４、３５と、絶縁酸化膜３１１下に配置して
いる電極３３ａ、ｎ型半導体材料３３ｂ、およびｐ型半
導体材料３３ｃからなるペルチェ素子３３、３６と、か
ら構成されるシステムＬＳＩを示したものである。ま
た、３１１はペルチェ素子３３を冷却するための冷却フ
ァンである。絶縁酸化膜３１１は、ｎ+層３９を酸化す
るか、スパッタ法若しくはＣＶＤ法でｎ+層３９に蒸着
するか、または機械的にｎ+層３９に接着して形成す
る。また、ペルチェ素子３３は、絶縁酸化膜３１１下に
電極３３ａを配置し、その下にｐ型半導体材料３３ｂ、
およびｎ型半導体材料３３ｃを配置し、さらにその下に
電極３３を配置して、形成する。このペルチェ素子は、
機械加工によって形成しても良いし、リソグラフィと共
にスパッタ法およびＣＶＤ法等で形成しても良い。さら
に、ペルチェ素子に電圧を加えるため、金属配線を施し
ている。ペルチェ素子３６も同様にして形成する。次
に、ゼーベック素子３４は、絶縁酸化膜３１１下に電極
３４ａを配置し、その下にｎ型半導体材料３４ｂ、およ
びｐ型半導体材料３４ｃを配置し、さらにその下に電極
３４ａを配置して、形成する。このゼーベック素子は、
機械加工によって形成しても良いし、リソグラフィと共
にスパッタ法およびＣＶＤ法等で形成しても良い。さら
に、ゼーベック素子からの電圧を取り出すため、金属配
線を施している。さらに、ＭＯＳＦＥＴ３１と不揮発性
メモリ３２とは、ｐ層３８、ｎ+層３９、ｐ層３８の配
列でできるｐｎ接合分離によって素子分離されている。
実際のシステムＬＳＩは、図３に示すように一つのチッ
プ上にＭＯＳＦＥＴ３１と不揮発性メモリ３２との半導
体装置のみを混載したのではなく、ＡＤコンバータ、入
出力（Ｉ／Ｏ）部、ＳＲＡＭ、及びＤＲＡＭ等が混載さ
れているが、ここでは説明のためＭＯＳＦＥＴ３１と不
揮発性メモリ３２とのみを記載している。本実施例で
は、特に一つの半導体基板にＭＯＳＦＥＴ３１と不揮発
性メモリ３２を同時に製造するために、半導体基板を局
所的に温度制御するようにしたものである。すなわち、
ＭＯＳＦＥＴ３１直下に配置したゼーベック素子３４で
温度を監視し、監視した温度計測値をフィードバック制
御して、ＭＯＳＦＥＴ３１近傍に配置したペルチェ素子
３３に電圧を印加して、温度を低温に保持しつつ、ゲー
ト酸化膜３１ｅの厚さを薄く形成する。このとき、ペル
チェ素子３３の冷却効率を高めるため、冷却ファンでペ
ルチェ素子３３の高温側を冷却する。一方、ＭＯＳＦＥ
Ｔ３１の場合と同様に、不揮発性メモリ３２直下に配置
したゼーベック素子３５で温度を監視しフィードバック
制御して、不揮発性メモリ３２近傍に配置したペルチェ
素子に電圧を印加して、温度を高温に保持しつつ、ゲー
ト酸化膜３２ｅを厚く形成する。本実施例は、上記のよ
うな構成にしたので、一つの半導体基板に異なったデバ
イス構造を有し、製造プロセスの異なる回路を作りこん
で半導体装置を製造するときに、各デバイス構造に適応
した温度管理をすることができると共に、各回路に最適
なプロセスで半導体を製造することが可能な半導体装置
および半導体チップの製造方法を提供することが可能と
なる。なお、本実施例で示した半導体基板を作製するた
めの半導体材料は、Ｓｉ、Ｇｅ、ＳｉＣ、Ｃ、ＧａＡ
ｓ、またはＧａＮを用いるようにしたものである。ま
た、半導体基板の温度を監視し、制御するための熱電素
子については、該素子を作製するための半導体材料とし
て、Ｓｉ、Ｇｅ、ＳｉＣ、Ｃ、ＧａＡｓ、ＧａＮ、Ｂｉ
2Ｔｅ3、（Ｂｉ，Ｓｂ）2Ｔｅ3、Ｂｉ2（Ｓｅ，Ｔ
ｅ）3、ＺｎＳｂ、ＩｎＳｂ、ＴｉＯ3、ＰｂＴｅ、Ｓｉ
Ｇｅ、ＳｉＧｅ（ＧａＰ）、ＦｅＳｉ2、（Ｃｕ，Ａ
ｇ）2Ｓｅ、Ｃｅ3Ｔｅ4、Ｌａ3Ｔｅ4、またはＮｄ3Ｔｅ
4を用いると良い。そして、熱電素子を作製するための
金属材料として、Ａｌ、Ｃｕ、Ａｇ、Ｗ、ＣとＮｉとの
合金、ＮｉとＣｒとの合金、Ｎｉ、Ｐｔ、またはＰｔと
Ｒｈとの合金を用いると良い。また、本実施例におい
て、半導体基板から半導体装置または半導体チップ等の
半導体装置を作製する例を説明したが、当該半導体装置
は、ダイオード、サイリスタ、ＧＴＯ、バイポーラトラ
ンジスタ、ＭＯＳＦＥＴ、若しくはＩＧＢＴ、またはそ
れらの複合されたデバイスからなるものが好ましい。一
方、前記半導体チップに関しては、パワー半導体、ＣＰ
Ｕ、システムＬＳＩ、ワンチップマイコン、若しくはＡ
ＳＩＣまたはそれらの複合されたチップ若しくはモジュ
ールとしたものが好ましい。また、第２実施例、第３実
施例において、ロジック回路およびパワー回路を混載し
たＨＶＩＣ（Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｉｎｔｅｇｒ
ａｔｅｄ Ｃｉｒｃｕｉｔ）に適用しても同様の効果を
発揮する。
する。まず、本発明が従来と異なる点は、以下のとおり
である。すなわち、半導体材料の表面または内部に、半
導体材料または金属材料で作製されたペルチェ素子また
はゼーベック素子からなる熱電素子を配置した点であ
る。また、半導体基板を使用した場合であって、熱電素
子の一部を利用して半導体基板の温度を監視すると共に
熱電素子の一部以外を利用して半導体基板の温度を制御
し、前記半導体基板から半導体デバイスまたは半導体チ
ップ等の半導体装置を作製するようにした点である。 （第１実施例）図１は、本発明の第１実施例を示す半導
体基板の断面図である。図１において、半導体基板１
は、Ｐが注入されたｎ+層１９、その下に配置した絶縁
のための酸化膜１１１、この絶縁酸化膜１１１下に配置
している電極１４ａ、ｐ型半導体材料１４ｃ、及びｎ型
半導体材料１４ｂからなるゼーベック素子１４、１５、
並び絶縁酸化膜１１１下に配置している電極１３ａ、ｎ
型半導体材料１３ｂ、およびｐ型半導体材料１３ｃから
なるペルチェ素子１３、１６とから構成される。絶縁酸
化膜１１１は、ｎ+層１９を酸化するか、スパッタ法若
しくはＣＶＤ法でｎ+層１９に蒸着するか、または機械
的にｎ+層１９に接着して形成する。また、ペルチェ素
子１３は、絶縁酸化膜１１１下に電極１３ａを配置し、
その下にｐ型半導体材料１３ｂ、およびｎ型半導体材料
１３ｃを配置し、さらにその下に電極１３ａを配置し
て、形成する。このペルチェ素子は、機械加工によって
形成しても良いし、リソグラフィと共にスパッタ法およ
びＣＶＤ法等で形成しても良い。さらに、ペルチェ素子
に電圧を加えるため、金属配線を施している。ペルチェ
素子１６も同様にして形成する。次に、ゼーベック素子
１４は、絶縁酸化膜１１１下に電極１４ａを配置し、そ
の下にｎ型半導体材料１４ ｂ、およびｐ型半導体材料
１４ｃを配置し、さらにその下に電極１４ａを配置し
て、形成する。このゼーベック素子は、機械加工によっ
て形成しても良いし、リソグラフィと共にスパッタ法お
よびＣＶＤ法等で形成しても良い。さらに、ゼーベック
素子からの電圧を取り出すため、金属配線を施してい
る。上記のようにすると、半導体製造中でも、ゼーベッ
ク素子の電圧から、ｎ+層１９の温度を測定でき、さら
にフィードバック制御してペルチェ素子１３、１６に所
定の電圧を印加して、ｎ+層１９を所定の温度に冷却で
きる。その結果、半導体基板を局部的に所定の温度に制
御しつつ、半導体を製造できる。 （第２実施例）図２は、本発明の第２実施例を示す半導
体基板から作製した半導体装置の断面図である。図２に
おいて、半導体装置２は、ドレイン電極２１ａ、ソース
電極２１ｂ、ドレイン２１ｃ、ソース２１ｄ、ゲート酸
化膜２１ｅ、及びゲート電極２１ｆからなるロジック部
の一部であるＭＯＳＦＥＴ２１と、ドレイン電極２２
ａ、ソース電極２２ｂ、ドレイン２２ｃ、ソース２２
ｄ、ゲート酸化膜２２ｅ、浮遊ゲート２２ｆ、層間膜２
２ｇ、及び制御ゲート電極２２ｈからなるメモリ部の一
部である不揮発性メモリ２２と、酸化膜２７と、Ｂが注
入されたｐ層２８と、Ｐが注入されたｎ+層２９と、そ
の下に配置した絶縁のための酸化膜２１１と、この絶縁
酸化膜２１１下に配置している電極２４ａ、ｐ型半導体
材料２４ｂ、及びｎ型半導体材料２４ｃからなるゼーベ
ック素子２４、２５と、絶縁酸化膜２１１下に配置して
いる電極２３ａ、ｎ型半導体材料２３ｂ、およびｐ型半
導体材料２３ｃからなるペルチェ素子２３、２６と、か
ら構成されるシステムＬＳＩを示したものである。絶縁
酸化膜２１１は、ｎ+層２９を酸化するか、スパッタ法
若しくはＣＶＤ法でｎ+層２９に蒸着するか、または機
械的にｎ+層２９に接着して形成する。また、ペルチェ
素子２３は、絶縁酸化膜２１１下に電極２３ａを配置
し、その下にｐ型半導体材料２３ｂ、およびｎ型半導体
材料２３ｃを配置し、さらにその下に電極２３を配置し
て、形成する。このペルチェ素子は、機械加工によって
形成しても良いし、リソグラフィと共にスパッタ法およ
びＣＶＤ法等で形成しても良い。さらに、ペルチェ素子
に電圧を加えるため、金属配線を施している。ペルチェ
素子２６も同様にして形成する。次に、ゼーベック素子
２４は、絶縁酸化膜２１１下に電極２４ａを配置し、そ
の下にｎ型半導体材料２４ｂ、およびｐ型半導体材料２
４ｃを配置し、さらにその下に電極２４ａを配置して、
形成する。このゼーベック素子は、機械加工によって形
成しても良いし、リソグラフィと共にスパッタ法および
ＣＶＤ法等で形成しても良い。さらに、ゼーベック素子
からの電圧を取り出すため、金属配線を施している。さ
らに、ＭＯＳＦＥＴ２１と不揮発性メモリ２２とは、ｐ
層２８、ｎ+層２９、ｐ層２８の配列でできるｐｎ接合
分離によって素子分離されている。実際のシステムＬＳ
Ｉは、図２に示すように一つのチップ上にＭＯＳＦＥＴ
２１と不揮発性メモリ２２との半導体装置のみを混載し
たのではなく、ＡＤコンバータ、入出力（Ｉ／Ｏ）部、
ＳＲＡＭ、及びＤＲＡＭ等が混載されているが、ここで
は説明のためＭＯＳＦＥＴ２１と不揮発性メモリ２２と
のみを記載している。本実施例では、特に一つの半導体
基板にＭＯＳＦＥＴ２１と不揮発性メモリ２２を同時に
製造するために、半導体基板を局所的に温度制御するよ
うにしたものである。すなわち、ＭＯＳＦＥＴ２１直下
に配置したゼーベック素子２４で温度を監視し、監視し
た温度計測値をフィードバック制御して、ＭＯＳＦＥＴ
２１近傍に配置したペルチェ素子に電圧を印加して、温
度を低温に保持しつつ、ゲート酸化膜２１ｅの厚さを薄
く形成する。一方、ＭＯＳＦＥＴ２１の場合と同様に、
不揮発性メモリ２２直下に配置したゼーベック素子２５
で温度を監視しフィードバック制御して、不揮発性メモ
リ２２近傍に配置したペルチェ素子に電圧を印加して、
温度を高温に保持しつつ、ゲート酸化膜２２ｅを厚く形
成する。本実施例は、上記のような構成にしたので、一
つの半導体基板に異なったデバイス構造を有し、製造プ
ロセスの異なる回路を作りこんで半導体装置を製造する
ときに、各デバイス構造に適応した温度管理をすること
ができると共に、各回路に最適なプロセスで半導体を製
造することが可能な半導体基板および半導体装置の製造
方法を提供することが可能となる。 （第３実施例）図３は、本発明の第３実施例を示す半導
体基板から作製した半導体装置の断面図である。図３に
おいて、半導体装置３は、ドレイン電極３１ａ、ソース
電極３１ｂ、ドレイン３１ｃ、ソース３１ｄ、ゲート酸
化膜３１ｅ、及びゲート電極３１ｆからなるロジック部
の一部であるＭＯＳＦＥＴ３１と、ドレイン電極３２
ａ、ソース電極３２ｂ、ドレイン３２ｃ、ソース３２
ｄ、ゲート酸化膜３２ｅ、浮遊ゲート３２ｆ、層間膜３
２ｇ、及び制御ゲート電極３２ｈからなるメモリ部の一
部である不揮発性メモリ３２と、酸化膜３７と、Ｂが注
入されたｐ層３８と、Ｐが注入されたｎ+層３９と、そ
の下に配置した絶縁のための酸化膜３１１と、この絶縁
酸化膜３１１下に配置している電極３４ａ、ｐ型半導体
材料３４ｂ、及びｎ型半導体材料３４ｃからなるゼーベ
ック素子３４、３５と、絶縁酸化膜３１１下に配置して
いる電極３３ａ、ｎ型半導体材料３３ｂ、およびｐ型半
導体材料３３ｃからなるペルチェ素子３３、３６と、か
ら構成されるシステムＬＳＩを示したものである。ま
た、３１１はペルチェ素子３３を冷却するための冷却フ
ァンである。絶縁酸化膜３１１は、ｎ+層３９を酸化す
るか、スパッタ法若しくはＣＶＤ法でｎ+層３９に蒸着
するか、または機械的にｎ+層３９に接着して形成す
る。また、ペルチェ素子３３は、絶縁酸化膜３１１下に
電極３３ａを配置し、その下にｐ型半導体材料３３ｂ、
およびｎ型半導体材料３３ｃを配置し、さらにその下に
電極３３を配置して、形成する。このペルチェ素子は、
機械加工によって形成しても良いし、リソグラフィと共
にスパッタ法およびＣＶＤ法等で形成しても良い。さら
に、ペルチェ素子に電圧を加えるため、金属配線を施し
ている。ペルチェ素子３６も同様にして形成する。次
に、ゼーベック素子３４は、絶縁酸化膜３１１下に電極
３４ａを配置し、その下にｎ型半導体材料３４ｂ、およ
びｐ型半導体材料３４ｃを配置し、さらにその下に電極
３４ａを配置して、形成する。このゼーベック素子は、
機械加工によって形成しても良いし、リソグラフィと共
にスパッタ法およびＣＶＤ法等で形成しても良い。さら
に、ゼーベック素子からの電圧を取り出すため、金属配
線を施している。さらに、ＭＯＳＦＥＴ３１と不揮発性
メモリ３２とは、ｐ層３８、ｎ+層３９、ｐ層３８の配
列でできるｐｎ接合分離によって素子分離されている。
実際のシステムＬＳＩは、図３に示すように一つのチッ
プ上にＭＯＳＦＥＴ３１と不揮発性メモリ３２との半導
体装置のみを混載したのではなく、ＡＤコンバータ、入
出力（Ｉ／Ｏ）部、ＳＲＡＭ、及びＤＲＡＭ等が混載さ
れているが、ここでは説明のためＭＯＳＦＥＴ３１と不
揮発性メモリ３２とのみを記載している。本実施例で
は、特に一つの半導体基板にＭＯＳＦＥＴ３１と不揮発
性メモリ３２を同時に製造するために、半導体基板を局
所的に温度制御するようにしたものである。すなわち、
ＭＯＳＦＥＴ３１直下に配置したゼーベック素子３４で
温度を監視し、監視した温度計測値をフィードバック制
御して、ＭＯＳＦＥＴ３１近傍に配置したペルチェ素子
３３に電圧を印加して、温度を低温に保持しつつ、ゲー
ト酸化膜３１ｅの厚さを薄く形成する。このとき、ペル
チェ素子３３の冷却効率を高めるため、冷却ファンでペ
ルチェ素子３３の高温側を冷却する。一方、ＭＯＳＦＥ
Ｔ３１の場合と同様に、不揮発性メモリ３２直下に配置
したゼーベック素子３５で温度を監視しフィードバック
制御して、不揮発性メモリ３２近傍に配置したペルチェ
素子に電圧を印加して、温度を高温に保持しつつ、ゲー
ト酸化膜３２ｅを厚く形成する。本実施例は、上記のよ
うな構成にしたので、一つの半導体基板に異なったデバ
イス構造を有し、製造プロセスの異なる回路を作りこん
で半導体装置を製造するときに、各デバイス構造に適応
した温度管理をすることができると共に、各回路に最適
なプロセスで半導体を製造することが可能な半導体装置
および半導体チップの製造方法を提供することが可能と
なる。なお、本実施例で示した半導体基板を作製するた
めの半導体材料は、Ｓｉ、Ｇｅ、ＳｉＣ、Ｃ、ＧａＡ
ｓ、またはＧａＮを用いるようにしたものである。ま
た、半導体基板の温度を監視し、制御するための熱電素
子については、該素子を作製するための半導体材料とし
て、Ｓｉ、Ｇｅ、ＳｉＣ、Ｃ、ＧａＡｓ、ＧａＮ、Ｂｉ
2Ｔｅ3、（Ｂｉ，Ｓｂ）2Ｔｅ3、Ｂｉ2（Ｓｅ，Ｔ
ｅ）3、ＺｎＳｂ、ＩｎＳｂ、ＴｉＯ3、ＰｂＴｅ、Ｓｉ
Ｇｅ、ＳｉＧｅ（ＧａＰ）、ＦｅＳｉ2、（Ｃｕ，Ａ
ｇ）2Ｓｅ、Ｃｅ3Ｔｅ4、Ｌａ3Ｔｅ4、またはＮｄ3Ｔｅ
4を用いると良い。そして、熱電素子を作製するための
金属材料として、Ａｌ、Ｃｕ、Ａｇ、Ｗ、ＣとＮｉとの
合金、ＮｉとＣｒとの合金、Ｎｉ、Ｐｔ、またはＰｔと
Ｒｈとの合金を用いると良い。また、本実施例におい
て、半導体基板から半導体装置または半導体チップ等の
半導体装置を作製する例を説明したが、当該半導体装置
は、ダイオード、サイリスタ、ＧＴＯ、バイポーラトラ
ンジスタ、ＭＯＳＦＥＴ、若しくはＩＧＢＴ、またはそ
れらの複合されたデバイスからなるものが好ましい。一
方、前記半導体チップに関しては、パワー半導体、ＣＰ
Ｕ、システムＬＳＩ、ワンチップマイコン、若しくはＡ
ＳＩＣまたはそれらの複合されたチップ若しくはモジュ
ールとしたものが好ましい。また、第２実施例、第３実
施例において、ロジック回路およびパワー回路を混載し
たＨＶＩＣ（Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｉｎｔｅｇｒ
ａｔｅｄ Ｃｉｒｃｕｉｔ）に適用しても同様の効果を
発揮する。
【０００７】
【発明の効果】以上述べたように、本発明の実施例によ
れば、半導体材料の表面または内部に、半導体材料また
は金属材料で作製されたペルチェ素子またはゼーベック
素子からなる熱電素子を配置した構成、また、半導体基
板を使用した場合であって、熱電素子の一部を利用して
半導体基板の温度を監視すると共に熱電素子の一部以外
を利用しで半導体基板の温度を制御し、半導体基板から
半導体装置または半導体チップ等の半導体装置を作製す
るようにした構成にしたため、一つの半導体基板に異な
ったデバイス構造を有し、製造プロセスの異なる回路を
作りこんで半導体装置を同時に製造するときに、各デバ
イス構造に適応した温度管理をすることができる。そし
て、各回路に最適なプロセスで半導体を製造することが
可能な半導体基板および半導体装置の製造方法を提供す
ることができる。
れば、半導体材料の表面または内部に、半導体材料また
は金属材料で作製されたペルチェ素子またはゼーベック
素子からなる熱電素子を配置した構成、また、半導体基
板を使用した場合であって、熱電素子の一部を利用して
半導体基板の温度を監視すると共に熱電素子の一部以外
を利用しで半導体基板の温度を制御し、半導体基板から
半導体装置または半導体チップ等の半導体装置を作製す
るようにした構成にしたため、一つの半導体基板に異な
ったデバイス構造を有し、製造プロセスの異なる回路を
作りこんで半導体装置を同時に製造するときに、各デバ
イス構造に適応した温度管理をすることができる。そし
て、各回路に最適なプロセスで半導体を製造することが
可能な半導体基板および半導体装置の製造方法を提供す
ることができる。
【図１】本発明の第１実施例を示す半導体基板の断面図
である。
である。
【図２】本発明の第２実施例を示す半導体基板から作製
した半導体装置の断面図である。
した半導体装置の断面図である。
【図３】本発明の第３実施例を示す半導体装置を製造す
る時の構成図である。
る時の構成図である。
【図４】従来の半導体装置の断面図である。
１３ ペルチェ素子（熱電素子）
２１、３１、４１ ＭＯＳＦＥＴ
２１ａ、３１ａ、４１ａ ドレイン電極
２１ｂ、３１ｂ、４１ｂ ソース電極
２１ｃ、３１ｃ、４１ｃ ドレイン
２１ｄ、３１ｄ、４１ｄ ソース
２１ｅ、３１ｅ、４１ｅ ゲート酸化膜
２１ｆ、３１ｆ、４１ｆ ゲート電極
２２、３２、４２ 不揮発性メモリ
２２ａ、３２ａ、４２ａ ドレイン電極
２２ｂ、３２ｂ、４２ｂ ソース電極
２２ｃ、３２ｃ、４２ｃ ドレイン
２２ｄ、３２ｄ、４２ｄ ソース
２２ｅ、３２ｅ、４２ｅ ゲート酸化膜
２２ｆ、３２ｆ、４２ｆ 浮遊ゲート
２２ｇ、３２ｇ、４２ｇ 層間膜
２２ｈ、３２ｈ、４２ｈ 制御ゲート電極
２３ ペルチェ素子（熱電素子）
１３ａ、２３ａ、３３ａ 電極
１３ｂ、２３ｂ、３３ｂ ｐ型半導体材料
１３ｃ、２３ｃ、３３ｃ ｎ型半導体材料
１４、２４、３４ ゼーベック素子（熱電素子）
１４ａ、２４ａ、３４ａ 電極
１４ｂ、２４ｂ、３４ｂ ｎ型半導体材料
１４ｃ、２４ｃ、３４ｃ ｐ型半導体材料
１５、２５、３５ ゼーベック素子（熱電素子）
１６、２６、３６ ペルチェ素子（熱電素子）
２７、４７ 酸化膜
２８、４８ ｐ層
１９、２９、３９、４９ ｎ＋層
１１１、３１１ 絶縁酸化膜
３１２ 冷却ファン
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/10 ４６１ Ｈ０１Ｌ 35/34
27/115 27/10 ４３４
29/788 29/78 ３７１
29/792 27/08 １０２Ａ
35/14
35/18
35/34
(72)発明者 カビル ムハマド エナムル
福岡県北九州市八幡西区黒崎城石２番１号
株式会社安川電機内
Ｆターム(参考） 5F036 AA01 BA33 BC01
5F048 AB01 AB03 AC01 BA01 BH01
5F083 EP02 EP22 ZA12 ZA13 ZA14
5F101 BA01 BB02
Claims (9)
- 【請求項１】 半導体材料の表面または内部に、半導体
材料または金属材料で作製された熱電素子を配置したこ
とを特徴とする半導体基板。 - 【請求項２】 前記半導体材料は、Ｓｉ、Ｇｅ、Ｓｉ
Ｃ、Ｃ、ＧａＡｓ、またはＧａＮを用いたものであるこ
とを特徴とする請求項１記載の半導体基板。 - 【請求項３】 前記熱電素子を作製するための半導体材
料として、Ｂｉ2Ｔｅ3、（Ｂｉ，Ｓｂ）2Ｔｅ3、Ｂｉ2
（Ｓｅ，Ｔｅ）3、ＺｎＳｂ、ＩｎＳｂ、ＴｉＯ3、Ｐｂ
Ｔｅ、ＳｉＧｅ、ＳｉＧｅ（ＧａＰ）、ＦｅＳｉ2、
（Ｃｕ，Ａｇ） 2Ｓｅ、Ｃｅ3Ｔｅ4、Ｌａ3Ｔｅ4、また
はＮｄ3Ｔｅ4を用いたことを特徴とする請求項１または
２記載の半導体基板。 - 【請求項４】 前記熱電素子を作製するための金属材料
としてＡｌ、Ｃｕ、Ａｇ、Ｗ、ＣとＮｉとの合金、Ｎｉ
とＣｒとの合金、Ｎｉ、Ｐｔ、またはＰｔとＲｈとの合
金を用いたことを特徴とする請求項１から３のいずれか
１項に記載の半導体基板。 - 【請求項５】 請求項１乃至４記載の半導体基板を使用
した場合であって、前記熱電素子の一部を利用して前記
半導体基板の温度を監視すると共に前記熱電素子の他の
一部を利用して前記半導体基板の温度を制御し、前記半
導体基板から半導体装置または半導体チップ等を作製す
ることを特徴とする半導体装置の製造方法。 - 【請求項６】 前記半導体装置を、ダイオード、サイリ
スタ、ＧＴＯ、バイポーラトランジスタ、ＭＯＳＦＥ
Ｔ、若しくはＩＧＢＴ、またはそれらの複合された半導
体装置とした請求項５記載の半導体装置の製造方法。 - 【請求項７】 前記半導体チップを、パワー半導体、Ｃ
ＰＵ、システムＬＳＩ、ワンチップマイコン、若しくは
ＡＳＩＣまたはそれらの複合されたチップ若しくはモジ
ュールとした請求項５記載の半導体チップの製造方法。 - 【請求項８】 前記熱電素子を冷却装置で冷却しつつ、
請求項１乃至４記載の半導体基板から半導体装置または
半導体チップ等の半導体装置を作製することを特徴とす
る、請求項５から７のいずれか１項に記載の半導体装置
または半導体チップの製造方法。 - 【請求項９】 請求項１乃至４記載の半導体基板から、
請求項５乃至８記載の半導体装置の製造方法を使用して
作製した半導体装置または半導体チップ等の半導体装置
を、前記熱電素子をヒートシンクおよび冷却ファンで冷
却しつつ、駆動させる半導体装置の駆動方法。
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- 2002-12-04 JP JP2002352131A patent/JP2003243731A/ja active Pending
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