JP3176962B2 - 半導体装置 - Google Patents
半導体装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置、特に半導
体集積回路装置に関するものである。
体集積回路装置に関するものである。
【０００２】
【従来の技術】集積回路中に使われる論理回路には、高
集積度，高速動作，低消費電力等の機能を持ち合わせた
機能素子が必要とされ、近年ではプレーナ型のＣＭＯＳ
トランジスタで形成された論理回路が上記要求を満たす
素子として広く使われている。図９は従来のプレーナ型
ＣＭＯＳトランジスタで形成された反転論理回路の構造
を説明するための模式図である。
集積度，高速動作，低消費電力等の機能を持ち合わせた
機能素子が必要とされ、近年ではプレーナ型のＣＭＯＳ
トランジスタで形成された論理回路が上記要求を満たす
素子として広く使われている。図９は従来のプレーナ型
ＣＭＯＳトランジスタで形成された反転論理回路の構造
を説明するための模式図である。
【０００３】図９において、５０１はＰ型基板、５０２
はｎ- 層、５０３はｐ- 層、５０４はＬＯＣＯＳ酸化
膜、５０５は層間絶縁膜、５０６はＰ型ＭＯＳトランジ
スタの基板電位をとるためのｎ+ 層、５０７はＰＭＯＳ
のドレインｐ+ 層、５０８はＰＭＯＳのソースｐ+ 層、
５０９はＮＭＯＳのソースｎ+ 層、５１０はＮＭＯＳの
ドレインｎ+ 層、５１１はＮＭＯＳの基板電位をとるた
めのｐ+ 層である。５１２はゲート酸化膜、５１３はＰ
ＭＯＳのゲート電極、５１４はＮＭＯＳのゲート電極で
ある。
はｎ- 層、５０３はｐ- 層、５０４はＬＯＣＯＳ酸化
膜、５０５は層間絶縁膜、５０６はＰ型ＭＯＳトランジ
スタの基板電位をとるためのｎ+ 層、５０７はＰＭＯＳ
のドレインｐ+ 層、５０８はＰＭＯＳのソースｐ+ 層、
５０９はＮＭＯＳのソースｎ+ 層、５１０はＮＭＯＳの
ドレインｎ+ 層、５１１はＮＭＯＳの基板電位をとるた
めのｐ+ 層である。５１２はゲート酸化膜、５１３はＰ
ＭＯＳのゲート電極、５１４はＮＭＯＳのゲート電極で
ある。
【０００４】ＰＭＯＳのドレイン５０７とｎ+ 層５０６
は最高電位を与えられ、ＮＭＯＳのドレイン５１０とｐ
+ 層５１１は最低電位を与えられる。ＰＭＯＳとＮＭＯ
Ｓのゲート電極５１３，５１４は配線金属により互いに
接続され、入力端子となり、ＰＭＯＳのソース５０８と
ＮＭＯＳのソース５０９は互いに配線金属により接続さ
れ出力端子になり反転論理回路を形成している。
は最高電位を与えられ、ＮＭＯＳのドレイン５１０とｐ
+ 層５１１は最低電位を与えられる。ＰＭＯＳとＮＭＯ
Ｓのゲート電極５１３，５１４は配線金属により互いに
接続され、入力端子となり、ＰＭＯＳのソース５０８と
ＮＭＯＳのソース５０９は互いに配線金属により接続さ
れ出力端子になり反転論理回路を形成している。
【０００５】ゲート電極５１３および５１４にＮＭＯＳ
のＶTH以上の電圧、たとえば最高電位を印加すると、Ｎ
ＭＯＳのゲート直下にチャネルが形成され、ＮＭＯＳの
ドレイン５１０とソース５０９が導通する。チャネルを
通じて電子電流が流れ、出力端子は最低電位に保持され
る。
のＶTH以上の電圧、たとえば最高電位を印加すると、Ｎ
ＭＯＳのゲート直下にチャネルが形成され、ＮＭＯＳの
ドレイン５１０とソース５０９が導通する。チャネルを
通じて電子電流が流れ、出力端子は最低電位に保持され
る。
【０００６】次にゲート電極５１３および５１４に（最
高電位＋ＰＭＯＳのＶTH）以下の電圧、たとえば最低電
位を印加すると、ＰＭＯＳのゲート直下にチャネルが形
成され、ＰＭＯＳのドレイン５０７とソース５０８が導
通する。チャネルを通じて正孔電流が流れ、出力端子は
最高電位に保持される。
高電位＋ＰＭＯＳのＶTH）以下の電圧、たとえば最低電
位を印加すると、ＰＭＯＳのゲート直下にチャネルが形
成され、ＰＭＯＳのドレイン５０７とソース５０８が導
通する。チャネルを通じて正孔電流が流れ、出力端子は
最高電位に保持される。
【０００７】このように、入力端子に最高電位を与えた
時には出力端子は最低電位に保持され、入力端子に最低
電位を与えた時には出力端子は最高電位に保持されるこ
とでインバータ動作を実現している。
時には出力端子は最低電位に保持され、入力端子に最低
電位を与えた時には出力端子は最高電位に保持されるこ
とでインバータ動作を実現している。
【０００８】
【発明が解決しようとする課題】上記従来例のようなプ
レーナ型ＣＭＯＳトランジスタでは、ゲート長，コンタ
クトホール寸法，配線幅を微細化することにより素子寸
法を縮小している。
レーナ型ＣＭＯＳトランジスタでは、ゲート長，コンタ
クトホール寸法，配線幅を微細化することにより素子寸
法を縮小している。
【０００９】しかしながら、上記従来例では （１）表面にゲート領域を形成する必要がある。
【００１０】（２）ＬＯＣＯＳによりＮＭＯＳとＰＭＯ
Ｓを素子分離する必要がある。
Ｓを素子分離する必要がある。
【００１１】ことにより、素子寸法に限界があり、さら
なる縮小化が困難であり、寄生サイリスタによるラッチ
アップが発生するといった問題点があった。
なる縮小化が困難であり、寄生サイリスタによるラッチ
アップが発生するといった問題点があった。
【００１２】本発明は電極数が減らせ、素子分離領域を
小さくでき、素子寸法をさらに縮小することができ、か
つ、ラッチアップ耐性の高い半導体装置を実現すること
を目的とする。
小さくでき、素子寸法をさらに縮小することができ、か
つ、ラッチアップ耐性の高い半導体装置を実現すること
を目的とする。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、半導体層の表面より下方に埋め込まれた
第１導電型のドレイン領域と、該ドレイン領域の上方に
設けられチャネルが形成される第２導電型のウエル領域
と、該ウエル領域の上方に設けられた第１導電型のソー
ス領域と、該ウエル領域の側面にゲート絶縁膜を介して
設けられた埋め込みゲート電極とを有する絶縁ゲート型
電界効果トランジスタを備えた半導体装置において、前
記半導体層の表面から前記ウエル領域を通って前記ドレ
イン領域に到達する導電体からなる埋め込みドレイン電
極を設け、前記ウエル領域と前記ドレイン領域とを短絡
したことを特徴とする。また、半導体層の表面より下方
に埋め込まれたｐ型のドレイン領域と、該ｐ型のドレイ
ン領域の上方に設けられチャネルが形成されるｎ型のウ
エル領域と、該ｎ型のウエル領域の上方に設けられたｐ
型のソース領域と、該ｎ型のウエル領域の側面にゲート
絶縁膜を介して設けられた埋め込みゲート電極とを有す
るｐチャンネル絶縁ゲート型電界効果トランジスタと、
前記半導体層の表面より下方に埋め込まれたｎ型のドレ
イン領域と、該ｎ型のドレイン領域の上方に設けられチ
ャネルが形成されるｐ型のウエル領域と、該ｐ型のウエ
ル領域の上方に設けられたｎ型のソース領域とを有し、
該ｐ型のウエル領域の側面にゲート絶縁膜を介して前記
埋め込みゲート電極が設けられているｎチャンネル絶縁
ゲート型電界効果トランジスタと、を備えた半導体装置
において、前記半導体層の表面から前記ｎ型のウエル領
域を通って前記ｐ型のドレイン領域に到達する導電体か
らなるｐチャンネル絶縁ゲート型電界効果トランジスタ
用の埋め込みドレイン電極を設け、前記ｎ型のウエル領
域と前記ｐ型のドレイン領域とを短絡し、前記半導体層
の表面から前記ｐ型のウエル領域を通って前記ｎ型のド
レイン領域に到達する導電体からなるｎチャンネル絶縁
ゲート型電界効果トランジスタ用の埋め込みドレイン電
極を設け、前記ｐ型のウエル領域と前記ｎ型のドレイン
領域とを短絡したことを特徴とする。
に、本発明は、半導体層の表面より下方に埋め込まれた
第１導電型のドレイン領域と、該ドレイン領域の上方に
設けられチャネルが形成される第２導電型のウエル領域
と、該ウエル領域の上方に設けられた第１導電型のソー
ス領域と、該ウエル領域の側面にゲート絶縁膜を介して
設けられた埋め込みゲート電極とを有する絶縁ゲート型
電界効果トランジスタを備えた半導体装置において、前
記半導体層の表面から前記ウエル領域を通って前記ドレ
イン領域に到達する導電体からなる埋め込みドレイン電
極を設け、前記ウエル領域と前記ドレイン領域とを短絡
したことを特徴とする。また、半導体層の表面より下方
に埋め込まれたｐ型のドレイン領域と、該ｐ型のドレイ
ン領域の上方に設けられチャネルが形成されるｎ型のウ
エル領域と、該ｎ型のウエル領域の上方に設けられたｐ
型のソース領域と、該ｎ型のウエル領域の側面にゲート
絶縁膜を介して設けられた埋め込みゲート電極とを有す
るｐチャンネル絶縁ゲート型電界効果トランジスタと、
前記半導体層の表面より下方に埋め込まれたｎ型のドレ
イン領域と、該ｎ型のドレイン領域の上方に設けられチ
ャネルが形成されるｐ型のウエル領域と、該ｐ型のウエ
ル領域の上方に設けられたｎ型のソース領域とを有し、
該ｐ型のウエル領域の側面にゲート絶縁膜を介して前記
埋め込みゲート電極が設けられているｎチャンネル絶縁
ゲート型電界効果トランジスタと、を備えた半導体装置
において、前記半導体層の表面から前記ｎ型のウエル領
域を通って前記ｐ型のドレイン領域に到達する導電体か
らなるｐチャンネル絶縁ゲート型電界効果トランジスタ
用の埋め込みドレイン電極を設け、前記ｎ型のウエル領
域と前記ｐ型のドレイン領域とを短絡し、前記半導体層
の表面から前記ｐ型のウエル領域を通って前記ｎ型のド
レイン領域に到達する導電体からなるｎチャンネル絶縁
ゲート型電界効果トランジスタ用の埋め込みドレイン電
極を設け、前記ｐ型のウエル領域と前記ｎ型のドレイン
領域とを短絡したことを特徴とする。
【００１４】
【作用】本発明においては、絶縁基板上に埋込みのドレ
イン領域と埋込みのゲートを設け、その埋込みゲートの
両側にＰＭＯＳとＮＭＯＳを形成することにより、電極
数が少なく、素子寸法が小さく、ラッチアップ耐性の高
い半導体装置を実現することができる。
イン領域と埋込みのゲートを設け、その埋込みゲートの
両側にＰＭＯＳとＮＭＯＳを形成することにより、電極
数が少なく、素子寸法が小さく、ラッチアップ耐性の高
い半導体装置を実現することができる。
【００１５】
【実施例】以下に図面を参照して本発明の実施例を説明
する。
する。
【００１６】図１は本発明の第１の実施例を示し、図１
（Ａ）は模式的断面図、図１（Ｂ）はその上面図、図１
（Ｃ）は回路図である。
（Ａ）は模式的断面図、図１（Ｂ）はその上面図、図１
（Ｃ）は回路図である。
【００１７】図１において、１はＰチャネルＭＯＳトラ
ンジスタ、２はＮチャネルＭＯＳトランジスタである。
１０１はＰＭＯＳの埋込ドレイン領域、１０２はＰＭＯ
Ｓのチャネル領域、１０３はＰＭＯＳのソース領域、１
０４はＰＭＯＳ，ＮＭＯＳ共通のゲート酸化膜、１０５
はポリシリコンゲート電極、１０６はＳｉＯ2 などから
なる絶縁基板、１０８は絶縁膜、１０９はＰＭＯＳのド
レインおよびウェル共通の埋込み電極、１１０はＮＭＯ
Ｓのドレイン、およびウェル共通の埋込み電極、１１１
はＰＭＯＳおよびＮＭＯＳのソースおよびゲート電極、
２１０はＮＭＯＳのソース領域、２０２はＮＭＯＳのチ
ャネル領域、２０３はＮＭＯＳの埋込みドレイン領域で
ある。
ンジスタ、２はＮチャネルＭＯＳトランジスタである。
１０１はＰＭＯＳの埋込ドレイン領域、１０２はＰＭＯ
Ｓのチャネル領域、１０３はＰＭＯＳのソース領域、１
０４はＰＭＯＳ，ＮＭＯＳ共通のゲート酸化膜、１０５
はポリシリコンゲート電極、１０６はＳｉＯ2 などから
なる絶縁基板、１０８は絶縁膜、１０９はＰＭＯＳのド
レインおよびウェル共通の埋込み電極、１１０はＮＭＯ
Ｓのドレイン、およびウェル共通の埋込み電極、１１１
はＰＭＯＳおよびＮＭＯＳのソースおよびゲート電極、
２１０はＮＭＯＳのソース領域、２０２はＮＭＯＳのチ
ャネル領域、２０３はＮＭＯＳの埋込みドレイン領域で
ある。
【００１８】ＰチャネルＭＯＳトランジスタ１はドレイ
ン１０１とウェル１０２に最高電位を与えられ、Ｎチャ
ネルＭＯＳトランジスタ２のドレイン２０３とウェル２
０２に最低電位が与えられる。ＰＭＯＳトランジスタ１
とＮＭＯＳトランジスタ２のゲート１０４は共通で入力
端子となり、ＰＭＯＳ１のソース１０３とＮＭＯＳ２の
ソース２０１が互いに接続されて出力端子になり、反転
論理回路を構成している。入力端子に最高電位を印加す
ると、ＮＭＯＳトランジスタ２が導通し、出力端子に最
低電位があらわれる。入力端子に最低電位を印加する
と、ＰＭＯＳトランジスタ１が導通し、出力端子に最高
電位があらわれ、反転論理回路として動作する。
ン１０１とウェル１０２に最高電位を与えられ、Ｎチャ
ネルＭＯＳトランジスタ２のドレイン２０３とウェル２
０２に最低電位が与えられる。ＰＭＯＳトランジスタ１
とＮＭＯＳトランジスタ２のゲート１０４は共通で入力
端子となり、ＰＭＯＳ１のソース１０３とＮＭＯＳ２の
ソース２０１が互いに接続されて出力端子になり、反転
論理回路を構成している。入力端子に最高電位を印加す
ると、ＮＭＯＳトランジスタ２が導通し、出力端子に最
低電位があらわれる。入力端子に最低電位を印加する
と、ＰＭＯＳトランジスタ１が導通し、出力端子に最高
電位があらわれ、反転論理回路として動作する。
【００１９】図２を参照して図１に示した半導体装置の
製造法を説明する。
製造法を説明する。
【００２０】（１）絶縁基板１０６上にｐ+ ドレイン層
１０１とｎ+ ドレイン層２０３を堆積パターニングする
（図２（Ａ））。
１０１とｎ+ ドレイン層２０３を堆積パターニングする
（図２（Ａ））。
【００２１】（２）その上、全面にｎ- 層１０２をＣＶ
Ｄ法により形成する（図２（Ｂ））。
Ｄ法により形成する（図２（Ｂ））。
【００２２】（３）ｎ- 層１０２およびｐ+ ドレイン層
１０１，ｎ+ ドレイン層２０３をエッチングして絶縁基
板１０６の表面を露出する（図２（Ｃ））。
１０１，ｎ+ ドレイン層２０３をエッチングして絶縁基
板１０６の表面を露出する（図２（Ｃ））。
【００２３】（４）上に積んだｎ- 層１０２の一方にイ
オン注入し、アニールによりｐ- 層２０２を形成する
（図２（Ｄ））。
オン注入し、アニールによりｐ- 層２０２を形成する
（図２（Ｄ））。
【００２４】（５）上に積んだｎ- 層１０２中にはｐ+
ソース領域１０３を、ｐ- 層２０２中にはｎ+ ソース領
域２０１をそれぞれイオン注入およびアニールにより形
成する（図２（Ｅ））。
ソース領域１０３を、ｐ- 層２０２中にはｎ+ ソース領
域２０１をそれぞれイオン注入およびアニールにより形
成する（図２（Ｅ））。
【００２５】（６）熱酸化によりゲート酸化膜１０４を
形成する（図２（Ｆ））。
形成する（図２（Ｆ））。
【００２６】（７）ＣＶＤ法によってポリシリコンを堆
積した後エッチバックを行い、ポリシリコンの埋込み層
１０５を形成する（図２（Ｇ））。
積した後エッチバックを行い、ポリシリコンの埋込み層
１０５を形成する（図２（Ｇ））。
【００２７】（８）ＣＶＤ法によって層間絶縁膜１０８
を堆積する（図２（Ｈ））。
を堆積する（図２（Ｈ））。
【００２８】（９）エッチングによりドレインおよびウ
ェルのコンタクトホール１０８Ａを形成する（図２
（Ｉ））。
ェルのコンタクトホール１０８Ａを形成する（図２
（Ｉ））。
【００２９】（１０）コンタクトホール１０８Ａ内にア
ルミニウムを埋込み、ドレインとウェル共通の電極１０
９，１１０を形成する（図２（Ｊ））。
ルミニウムを埋込み、ドレインとウェル共通の電極１０
９，１１０を形成する（図２（Ｊ））。
【００３０】（１１）エッチングによりソースおよびゲ
ートのコンタクトホール１０８Ｂを形成する（図２
（Ｋ））。
ートのコンタクトホール１０８Ｂを形成する（図２
（Ｋ））。
【００３１】（１２）コンタクトホール１０８Ｂ内にア
ルミニウムを埋込み、ソースおよびゲート電極１１１を
形成して図１に示した装置が作製される。
ルミニウムを埋込み、ソースおよびゲート電極１１１を
形成して図１に示した装置が作製される。
【００３２】この時、ＰＭＯＳおよびＮＭＯＳのソース
電極が互いに接続するようにアルミニウムをパターニン
グすることで、反転論理回路が形成される。
電極が互いに接続するようにアルミニウムをパターニン
グすることで、反転論理回路が形成される。
【００３３】ゲート電極１０５にＮＭＯＳのＶTH以上の
電圧、たとえば最高電位を印加すると、ＮＭＯＳのゲー
ト直下にチャネルが形成され、ＮＭＯＳのドレイン２０
３とソース２０１が導通する。チャネルを通じて電子電
流が流れ、出力端子は最低電位に保持される。
電圧、たとえば最高電位を印加すると、ＮＭＯＳのゲー
ト直下にチャネルが形成され、ＮＭＯＳのドレイン２０
３とソース２０１が導通する。チャネルを通じて電子電
流が流れ、出力端子は最低電位に保持される。
【００３４】次にゲート電極１０５に（最高電位＋ＰＭ
ＯＳのＶTH）以下の電圧、たとえば最低電位を印加する
と、ＰＭＯＳのゲート直下にチャネルが形成され、ＰＭ
ＯＳのドレイン１０１とソース１０３が導通する。チャ
ネルを通じて正孔電流が流れ、出力端子は最高電位に保
持される。
ＯＳのＶTH）以下の電圧、たとえば最低電位を印加する
と、ＰＭＯＳのゲート直下にチャネルが形成され、ＰＭ
ＯＳのドレイン１０１とソース１０３が導通する。チャ
ネルを通じて正孔電流が流れ、出力端子は最高電位に保
持される。
【００３５】このように、入力端子に最高電位を与えた
時には出力端子は最低電位に保持され、入力端子に最低
電位を与えた時には出力端子は最高電位に保持されるこ
とでインバータ動作を実現している。
時には出力端子は最低電位に保持され、入力端子に最低
電位を与えた時には出力端子は最高電位に保持されるこ
とでインバータ動作を実現している。
【００３６】本実施例によればゲート電極がひとつで良
く、ゲートがＰＭＯＳとＮＭＯＳの分離領域を兼ねてい
るので、新たに分離領域を必要せず、電極数を減らし分
離領域を小さくすることでより小さな寸法の論理回路を
形成することができる。
く、ゲートがＰＭＯＳとＮＭＯＳの分離領域を兼ねてい
るので、新たに分離領域を必要せず、電極数を減らし分
離領域を小さくすることでより小さな寸法の論理回路を
形成することができる。
【００３７】さらに、絶縁基板上に形成されているの
で、ラッチアップ耐性の高い論理回路を形成することが
できる。
で、ラッチアップ耐性の高い論理回路を形成することが
できる。
【００３８】本発明に好適な埋込み電極形成法はアルキ
ルアルミニウムハイドライドのガスと水素ガスとを用い
て基体中に表面反応により堆積膜を形成するものであ
る。
ルアルミニウムハイドライドのガスと水素ガスとを用い
て基体中に表面反応により堆積膜を形成するものであ
る。
【００３９】この方法は、上述した金属電極を形成する
のに適した成膜方法である。本発明に好適な成膜方法と
は、アルキルアルミニウムハイドライドのガスと水素ガ
スとを用いて、電子供与性の基体上に表面反応により堆
積膜を形成するものである（以下Ａｌ−ＣＶＤ法と称す
る）。
のに適した成膜方法である。本発明に好適な成膜方法と
は、アルキルアルミニウムハイドライドのガスと水素ガ
スとを用いて、電子供与性の基体上に表面反応により堆
積膜を形成するものである（以下Ａｌ−ＣＶＤ法と称す
る）。
【００４０】特に、原料ガスとしてモノメチルアルミニ
ウムハイドライド（ＭＭＡＨ）またはジメチルアルミニ
ウムハイドライド（ＤＭＡＨ）を用い、反応ガスとして
Ｈ２ガスを用い、これらの混合ガスの下で基体表面を加
熱すれば良質のＡｌ膜を堆積することが出来る。ここ
で、Ａｌ選択堆積の際には直接加熱または間接加熱によ
り基体の表面温度をアルキルアルミニウムハイドライド
の分解温度以上４５０℃未満に保持することが好まし
く、より好ましくは２６０℃以上４４０℃以下がよい。
ウムハイドライド（ＭＭＡＨ）またはジメチルアルミニ
ウムハイドライド（ＤＭＡＨ）を用い、反応ガスとして
Ｈ２ガスを用い、これらの混合ガスの下で基体表面を加
熱すれば良質のＡｌ膜を堆積することが出来る。ここ
で、Ａｌ選択堆積の際には直接加熱または間接加熱によ
り基体の表面温度をアルキルアルミニウムハイドライド
の分解温度以上４５０℃未満に保持することが好まし
く、より好ましくは２６０℃以上４４０℃以下がよい。
【００４１】基体を上記温度範囲になるべく加熱する方
法としては直接加熱と間接加熱とがあるが、特に直接加
熱により基体を上記温度に保持すれば高堆積速度で良質
のＡｌ膜を形成することができる。例えば、Ａｌ膜形成
時の基体表面温度をより好ましい温度範囲である２６０
℃〜４４０℃とした時、３００Å〜５０００Å／分とい
う抵抗加熱の場合よりも高い堆積速度で良質な膜が得ら
れるのである。このような直接加熱（加熱手段からのエ
ネルギーが直接基体に伝達されて基体自体を加熱する）
の方法としては、例えば、ハロゲンランプ、キセノンラ
ンプ等によるランプ加熱があげられる。また、間接加熱
の方法としては抵抗加熱があり、堆積膜を形成すべき基
体を支持するための堆積膜形成用の空間に配設された基
体支持部材に設けられた発熱体等を用いて行うことが出
来る。
法としては直接加熱と間接加熱とがあるが、特に直接加
熱により基体を上記温度に保持すれば高堆積速度で良質
のＡｌ膜を形成することができる。例えば、Ａｌ膜形成
時の基体表面温度をより好ましい温度範囲である２６０
℃〜４４０℃とした時、３００Å〜５０００Å／分とい
う抵抗加熱の場合よりも高い堆積速度で良質な膜が得ら
れるのである。このような直接加熱（加熱手段からのエ
ネルギーが直接基体に伝達されて基体自体を加熱する）
の方法としては、例えば、ハロゲンランプ、キセノンラ
ンプ等によるランプ加熱があげられる。また、間接加熱
の方法としては抵抗加熱があり、堆積膜を形成すべき基
体を支持するための堆積膜形成用の空間に配設された基
体支持部材に設けられた発熱体等を用いて行うことが出
来る。
【００４２】この方法により電子供与性の表面部分と非
電子供与性の表面部分とが共存する基体にＣＶＤ法を適
用すれば電子供与性の基体表面部分にのみ良好な選択性
のもとにＡｌの単結晶が形成される。このＡｌは電極／
配線材料として望まれるあらゆる特性に優れたものとな
る。即ち、ヒルロックの発生確率の低減、アロイスパイ
ク発生確率の低減が達成されるのである。
電子供与性の表面部分とが共存する基体にＣＶＤ法を適
用すれば電子供与性の基体表面部分にのみ良好な選択性
のもとにＡｌの単結晶が形成される。このＡｌは電極／
配線材料として望まれるあらゆる特性に優れたものとな
る。即ち、ヒルロックの発生確率の低減、アロイスパイ
ク発生確率の低減が達成されるのである。
【００４３】これは、電子供与性の表面としての半導体
や導電体からなる表面上に良質のＡｌを選択的に形成で
き、かつそのＡｌが結晶性に優れているが故に、下地の
シリコン等との共晶反応によるアロイスパイクの形成等
がほとんどみられないか極めて少ないものと考えられ
る。そして、半導体装置の電極として採用した場合には
従来考えられてきたＡｌ電極の概念を越えた従来技術で
は予想だにしなかった効果が得られるのである。
や導電体からなる表面上に良質のＡｌを選択的に形成で
き、かつそのＡｌが結晶性に優れているが故に、下地の
シリコン等との共晶反応によるアロイスパイクの形成等
がほとんどみられないか極めて少ないものと考えられ
る。そして、半導体装置の電極として採用した場合には
従来考えられてきたＡｌ電極の概念を越えた従来技術で
は予想だにしなかった効果が得られるのである。
【００４４】以上のように電子供与性の表面例えば絶縁
膜に形成され半導体基体表面が露出した開孔内に堆積さ
れたＡｌは単結晶構造となることを説明したが、このＡ
ｌ−ＣＶＤ法によれば以下のようなＡｌを主成分とする
金属膜をも選択的に堆積でき、その膜質も優れた特性を
示すのである。
膜に形成され半導体基体表面が露出した開孔内に堆積さ
れたＡｌは単結晶構造となることを説明したが、このＡ
ｌ−ＣＶＤ法によれば以下のようなＡｌを主成分とする
金属膜をも選択的に堆積でき、その膜質も優れた特性を
示すのである。
【００４５】たとえば、アルキルアルミニウムハイドラ
イドのガスと水素とに加えてＳｉＨ４ ，Ｓｉ2 Ｈ6 ，
Ｓｉ3 Ｈ8 ，Ｓｉ（ＣＨ3 ）4 ，ＳｉＣｌ4 ，ＳｉＨ2
Ｃｌ2，ＳｉＨＣｌ3 等のＳｉ原子を含むガスや、Ｔｉ
Ｃｌ4 ，ＴｉＢｒ4 ，Ｔｉ（ＣＨ3 ）4 等のＴｉ原子を
含むガスや、ビスアセチルアセトナト銅Ｃｕ（Ｃ5 Ｈ7
Ｏ2 ），ビスジピバロイルメタナイト銅Ｃｕ（Ｃ11Ｈ19
Ｏ2 ）2 ，ビスヘキサフルオロアセチルアセトナト銅Ｃ
ｕ（Ｃ5 ＨＦ6 Ｏ2 ）2 等のＣｕ原子を含むガスを適宜
組み合わせて導入して混合ガス雰囲気として、例えばＡ
ｌ−Ｓｉ，Ａｌ−Ｔｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｔ
ｉ，Ａｌ−Ｓｉ−Ｃｕ等の導電材料を選択的に堆積させ
て電極を形成してもよい。
イドのガスと水素とに加えてＳｉＨ４ ，Ｓｉ2 Ｈ6 ，
Ｓｉ3 Ｈ8 ，Ｓｉ（ＣＨ3 ）4 ，ＳｉＣｌ4 ，ＳｉＨ2
Ｃｌ2，ＳｉＨＣｌ3 等のＳｉ原子を含むガスや、Ｔｉ
Ｃｌ4 ，ＴｉＢｒ4 ，Ｔｉ（ＣＨ3 ）4 等のＴｉ原子を
含むガスや、ビスアセチルアセトナト銅Ｃｕ（Ｃ5 Ｈ7
Ｏ2 ），ビスジピバロイルメタナイト銅Ｃｕ（Ｃ11Ｈ19
Ｏ2 ）2 ，ビスヘキサフルオロアセチルアセトナト銅Ｃ
ｕ（Ｃ5 ＨＦ6 Ｏ2 ）2 等のＣｕ原子を含むガスを適宜
組み合わせて導入して混合ガス雰囲気として、例えばＡ
ｌ−Ｓｉ，Ａｌ−Ｔｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｔ
ｉ，Ａｌ−Ｓｉ−Ｃｕ等の導電材料を選択的に堆積させ
て電極を形成してもよい。
【００４６】また、上記Ａｌ−ＣＶＤ法は、選択性に優
れた成膜方法であり且堆積した膜の表面性が良好である
ために、次の堆積工程に非選択性の成膜方法を適用し
て、上述の選択堆積したＡｌ膜および絶縁膜としてのＳ
ｉＯ2 等の上にもＡｌ又はＡｌを主成分とする金属膜を
形成することにより、半導体装置の配線として汎用性の
高い好適な金属膜を得ることができる。
れた成膜方法であり且堆積した膜の表面性が良好である
ために、次の堆積工程に非選択性の成膜方法を適用し
て、上述の選択堆積したＡｌ膜および絶縁膜としてのＳ
ｉＯ2 等の上にもＡｌ又はＡｌを主成分とする金属膜を
形成することにより、半導体装置の配線として汎用性の
高い好適な金属膜を得ることができる。
【００４７】このような金属膜とは、具体的には以下の
とおりである。選択堆積したＡｌ，Ａｌ−Ｓｉ，Ａｌ−
Ｔｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｔｉ，Ａｌ−Ｓｉ−Ｃ
ｕと非選択的に堆積したＡｌ，Ａｌ−Ｓｉ，Ａｌ−Ｔ
ｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｔｉ，Ａｌ−Ｓｉ−Ｃｕ
との組み合わせ等である。
とおりである。選択堆積したＡｌ，Ａｌ−Ｓｉ，Ａｌ−
Ｔｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｔｉ，Ａｌ−Ｓｉ−Ｃ
ｕと非選択的に堆積したＡｌ，Ａｌ−Ｓｉ，Ａｌ−Ｔ
ｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｔｉ，Ａｌ−Ｓｉ−Ｃｕ
との組み合わせ等である。
【００４８】非選択堆積のための成膜方法としては上述
したＡｌ−ＣＶＤ法以外のＣＶＤ法やスパッタリング法
等がある。
したＡｌ−ＣＶＤ法以外のＣＶＤ法やスパッタリング法
等がある。
【００４９】図３は本発明の第２の実施例の模式上面図
であり、ソース領域１０３および２０１をゲート１０４
でコの字型に囲う形にすることでラッチアップ耐性をさ
らに向上させたものである。製法および動作は第１の実
施例と同じである。
であり、ソース領域１０３および２０１をゲート１０４
でコの字型に囲う形にすることでラッチアップ耐性をさ
らに向上させたものである。製法および動作は第１の実
施例と同じである。
【００５０】図４は本発明をＮＯＲ回路に適用した第３
の実施例の模式図であり、図４（Ａ）は断面図、図４
（Ｂ）は上面図である。製法および効果は第１の実施例
と同じである。その動作を以下に説明する。
の実施例の模式図であり、図４（Ａ）は断面図、図４
（Ｂ）は上面図である。製法および効果は第１の実施例
と同じである。その動作を以下に説明する。
【００５１】３０１はＮＯＲの第１入力端子でＮＭＯＳ
のゲートおよびＰＭＯＳのゲートに接続されている。３
０２はＮＯＲの第２入力端子でやはりＮＭＯＳのゲート
およびＰＭＯＳのゲートに接続されている。３０３はＮ
ＭＯＳのソースｎ+ 層、３０４はＰＭＯＳのドレインｐ
+ 層である。
のゲートおよびＰＭＯＳのゲートに接続されている。３
０２はＮＯＲの第２入力端子でやはりＮＭＯＳのゲート
およびＰＭＯＳのゲートに接続されている。３０３はＮ
ＭＯＳのソースｎ+ 層、３０４はＰＭＯＳのドレインｐ
+ 層である。
【００５２】本構造の動作を説明すると、第１入力端子
３０１にＮＭＯＳのＶTH以上の電圧、たとえば最高電位
を印加し、かつ第２入力端子３０２に（最高電位＋ＰＭ
ＯＳのＶTH）以下の電圧、たとえば最低電位を印加する
と、ＮＭＯＳ直下にチャネルが形成され、ＮＭＯＳのド
レイン２０３とソース３０３が導通し、出力端子は最低
電位に保持される。この時ＰＭＯＳはｐ+ 層１０１とソ
ース１０３がチャネルを通じて導通するが、ドレイン３
０４とｐ+ 層１０１の間にチャネルは形成されないの
で、ソース１０３は電源にはつながらない。第１入力端
子３０１と第２入力端子３０２に印加する電圧を入れか
えると、ＮＭＯＳのドレイン２０３とソース２０１がチ
ャネルを通じて導通し、出力端子は最低電位に保持され
る。この時、ＰＭＯＳのソース１０３とｐ+ 層１０１の
間にチャネルが形成されないので、ソース１０３は電源
にはつながらない。次に第１および第２入力端子３０１
および３０２に共にＮＭＯＳのＶTH以上の電圧、たとえ
ば最高電位を印加するとＮＭＯＳ直下にチャネルが形成
され、ドレイン２０３はソース２０１および３０３とチ
ャネルを通じて導通し、出力端子は最低電位に保持され
る。この時、ＰＭＯＳ直下にはチャネルが形成されない
のでソース１０３は電源にはつながらない。次に第１お
よび第２入力端子３０１および３０２に共に（最高電位
＋ＰＭＯＳのＶTH）以下の電圧、たとえば最低電位を印
加すると、ＰＭＯＳ直下にチャネルが形成され、ソース
１０３はｐ+ 層１０１を介してドレイン３０４と導通
し、出力端子は最高電位に保持される。この時、ＮＭＯ
Ｓ直下にはチャネルが形成されないので、ソース２０１
および３０３は電源にはつながらない。
３０１にＮＭＯＳのＶTH以上の電圧、たとえば最高電位
を印加し、かつ第２入力端子３０２に（最高電位＋ＰＭ
ＯＳのＶTH）以下の電圧、たとえば最低電位を印加する
と、ＮＭＯＳ直下にチャネルが形成され、ＮＭＯＳのド
レイン２０３とソース３０３が導通し、出力端子は最低
電位に保持される。この時ＰＭＯＳはｐ+ 層１０１とソ
ース１０３がチャネルを通じて導通するが、ドレイン３
０４とｐ+ 層１０１の間にチャネルは形成されないの
で、ソース１０３は電源にはつながらない。第１入力端
子３０１と第２入力端子３０２に印加する電圧を入れか
えると、ＮＭＯＳのドレイン２０３とソース２０１がチ
ャネルを通じて導通し、出力端子は最低電位に保持され
る。この時、ＰＭＯＳのソース１０３とｐ+ 層１０１の
間にチャネルが形成されないので、ソース１０３は電源
にはつながらない。次に第１および第２入力端子３０１
および３０２に共にＮＭＯＳのＶTH以上の電圧、たとえ
ば最高電位を印加するとＮＭＯＳ直下にチャネルが形成
され、ドレイン２０３はソース２０１および３０３とチ
ャネルを通じて導通し、出力端子は最低電位に保持され
る。この時、ＰＭＯＳ直下にはチャネルが形成されない
のでソース１０３は電源にはつながらない。次に第１お
よび第２入力端子３０１および３０２に共に（最高電位
＋ＰＭＯＳのＶTH）以下の電圧、たとえば最低電位を印
加すると、ＰＭＯＳ直下にチャネルが形成され、ソース
１０３はｐ+ 層１０１を介してドレイン３０４と導通
し、出力端子は最高電位に保持される。この時、ＮＭＯ
Ｓ直下にはチャネルが形成されないので、ソース２０１
および３０３は電源にはつながらない。
【００５３】このように、第１および第２入力端子３０
１および３０２に最低電位を与えた時にだけ、出力端子
が最高電位に保持され、それ以外の組合わせの時には最
低電位に保持されることで、ＮＯＲ動作を実現してい
る。
１および３０２に最低電位を与えた時にだけ、出力端子
が最高電位に保持され、それ以外の組合わせの時には最
低電位に保持されることで、ＮＯＲ動作を実現してい
る。
【００５４】図５は本発明をＮＡＮＤ回路に適用した第
４の実施例の模式図であり、図５（Ａ）は断面図、図５
（Ｂ）は上面図である。製法および効果は第１の実施例
と同じである。
４の実施例の模式図であり、図５（Ａ）は断面図、図５
（Ｂ）は上面図である。製法および効果は第１の実施例
と同じである。
【００５５】その動作を以下に説明する。
【００５６】４０１はＮＡＮＤの第１入力端子でＮＭＯ
ＳのゲートおよびＰＭＯＳのゲートに接続されている。
４０２はＮＡＮＤの第２入力端子でやはりＮＭＯＳのゲ
ートおよびＰＭＯＳのゲートに接続されている。４０３
はＮＭＯＳのドレインｎ+ 層、４０４はＰＭＯＳのソー
スｐ+ 層である。
ＳのゲートおよびＰＭＯＳのゲートに接続されている。
４０２はＮＡＮＤの第２入力端子でやはりＮＭＯＳのゲ
ートおよびＰＭＯＳのゲートに接続されている。４０３
はＮＭＯＳのドレインｎ+ 層、４０４はＰＭＯＳのソー
スｐ+ 層である。
【００５７】本構造の動作を説明すると、第１入力端子
４０１にＮＭＯＳのＶTH以上の電圧、たとえば最高電位
を印加し、かつ第２入力端子４０２に（最高電位＋ＰＭ
ＯＳのＶTH）以下の電圧、たとえば最低電位を印加する
と、ＰＭＯＳ直下にチャネルが形成され、ＰＭＯＳのド
レイン１０１とソース１０３が導通し、出力端子は最高
電位に保持される。この時ＮＭＯＳはｎ+ 層２０３とド
レイン４０３がチャネルを通じて導通するが、ソース２
０１とｎ+ 層２０３の間にチャネルは形成されないの
で、ソース２０１は電源にはつながらない。第１入力端
子４０１と第２入力端子４０２に印加する電圧を入れか
えると、ＰＭＯＳのドレイン１０１とソース４０４がチ
ャネルを通じて導通し、出力端子は最高電位に保持され
る。この時、ＮＭＯＳのドレイン４０３とｎ+ 層２０３
の間にチャネルが形成されないので、ソース２０１は電
源にはつながらない。次に第１および第２入力端子４０
１および４０２に共に（最高電位＋ＰＭＯＳのＶTH）以
下の電圧、たとえば最低電位を印加すると、ＰＭＯＳ直
下にチャネルが形成され、ドレイン１０１はソース１０
３および４０４とチャネルを通じて導通し、出力端子は
最高電位に保持される。この時、ＮＭＯＳ直下にはチャ
ネルが形成されないのでソース２０１は電源にはつなが
らない。次に第１および第２入力端子４０１および４０
２に共にＮＭＯＳのＶTH以上の電圧、たとえば最高電位
を印加すると、ＮＭＯＳ直下にチャネルが形成され、ド
レイン４０３はｎ+ 層２０３を介してソース２０１と導
通し、出力端子は最低電位に保持される。この時、ＰＭ
ＯＳ直下にはチャネルが形成されないので、ソース１０
３および４０４は電源にはつながらない。
４０１にＮＭＯＳのＶTH以上の電圧、たとえば最高電位
を印加し、かつ第２入力端子４０２に（最高電位＋ＰＭ
ＯＳのＶTH）以下の電圧、たとえば最低電位を印加する
と、ＰＭＯＳ直下にチャネルが形成され、ＰＭＯＳのド
レイン１０１とソース１０３が導通し、出力端子は最高
電位に保持される。この時ＮＭＯＳはｎ+ 層２０３とド
レイン４０３がチャネルを通じて導通するが、ソース２
０１とｎ+ 層２０３の間にチャネルは形成されないの
で、ソース２０１は電源にはつながらない。第１入力端
子４０１と第２入力端子４０２に印加する電圧を入れか
えると、ＰＭＯＳのドレイン１０１とソース４０４がチ
ャネルを通じて導通し、出力端子は最高電位に保持され
る。この時、ＮＭＯＳのドレイン４０３とｎ+ 層２０３
の間にチャネルが形成されないので、ソース２０１は電
源にはつながらない。次に第１および第２入力端子４０
１および４０２に共に（最高電位＋ＰＭＯＳのＶTH）以
下の電圧、たとえば最低電位を印加すると、ＰＭＯＳ直
下にチャネルが形成され、ドレイン１０１はソース１０
３および４０４とチャネルを通じて導通し、出力端子は
最高電位に保持される。この時、ＮＭＯＳ直下にはチャ
ネルが形成されないのでソース２０１は電源にはつなが
らない。次に第１および第２入力端子４０１および４０
２に共にＮＭＯＳのＶTH以上の電圧、たとえば最高電位
を印加すると、ＮＭＯＳ直下にチャネルが形成され、ド
レイン４０３はｎ+ 層２０３を介してソース２０１と導
通し、出力端子は最低電位に保持される。この時、ＰＭ
ＯＳ直下にはチャネルが形成されないので、ソース１０
３および４０４は電源にはつながらない。
【００５８】このように、第１および第２入力端子４０
１および４０２に最高電位を与えた時にだけ、出力端子
が最低電位に保持され、それ以外の組合わせの時には最
高電位に保持されることで、ＮＡＮＤ動作を実現してい
る。
１および４０２に最高電位を与えた時にだけ、出力端子
が最低電位に保持され、それ以外の組合わせの時には最
高電位に保持されることで、ＮＡＮＤ動作を実現してい
る。
【００５９】図６は本発明を反転論理回路に適用した第
５の実施例の模式図であり、図６（Ａ）は断面図、図６
（Ｂ）は上面図である。Ａｌ埋込層を形成するかわりに
埋込ドレイン層１０１および２０３に接するように高濃
度半導体層６０１および６０２を形成することで、ドレ
イン層の電極をとる構成にしたものである。高濃度半導
層６０１および６０２はイオン注入およびアニールによ
り容易に形成できる。本実施例の効果および動作は第１
の実施例と同じである。
５の実施例の模式図であり、図６（Ａ）は断面図、図６
（Ｂ）は上面図である。Ａｌ埋込層を形成するかわりに
埋込ドレイン層１０１および２０３に接するように高濃
度半導体層６０１および６０２を形成することで、ドレ
イン層の電極をとる構成にしたものである。高濃度半導
層６０１および６０２はイオン注入およびアニールによ
り容易に形成できる。本実施例の効果および動作は第１
の実施例と同じである。
【００６０】図７は本発明をＮＯＲ回路に適用した第６
の実施例の模式図であり、図７（Ａ）は断面図、図７
（Ｂ）は上面図である。Ａｌ埋込層を形成するかわりに
埋込ドレイン層１０１および２０３に接するように高濃
度半導体層６０２を形成することで、ドレイン層の電極
をとる構成にしたものである。高濃度半導層６０２はイ
オン注入およびアニールにより容易に形成できる。本実
施例の効果および動作は第４の実施例と同じである。
の実施例の模式図であり、図７（Ａ）は断面図、図７
（Ｂ）は上面図である。Ａｌ埋込層を形成するかわりに
埋込ドレイン層１０１および２０３に接するように高濃
度半導体層６０２を形成することで、ドレイン層の電極
をとる構成にしたものである。高濃度半導層６０２はイ
オン注入およびアニールにより容易に形成できる。本実
施例の効果および動作は第４の実施例と同じである。
【００６１】図８は本発明をＮＡＮＤ回路に適用した第
７の実施例の模式図であり、図８（Ａ）は断面図、図８
（Ｂ）は上面図である。Ａｌ埋込層を形成するかわりに
埋込ドレイン層１０１および２０３に接するように高濃
度半導体層６０１を形成することで、ドレイン層の電極
をとる構成にしたものである。高濃度半導層６０１はイ
オン注入およびアニールにより容易に形成できる。本実
施例の効果および動作は第５の実施例と同じである。
７の実施例の模式図であり、図８（Ａ）は断面図、図８
（Ｂ）は上面図である。Ａｌ埋込層を形成するかわりに
埋込ドレイン層１０１および２０３に接するように高濃
度半導体層６０１を形成することで、ドレイン層の電極
をとる構成にしたものである。高濃度半導層６０１はイ
オン注入およびアニールにより容易に形成できる。本実
施例の効果および動作は第５の実施例と同じである。
【００６２】
【発明の効果】以上説明したように、本発明によれば絶
縁基板上に埋込みのドレイン領域を設け、埋込みのゲー
ト領域を設け、かつ、そのゲートの両側にＰＭＯＳとＮ
ＭＯＳをそれぞれ形成することで、表面で取り出す電極
数を減らせ、素子分離領域を小さくでき、その結果論理
回路の素子寸法を縮小することができる。
縁基板上に埋込みのドレイン領域を設け、埋込みのゲー
ト領域を設け、かつ、そのゲートの両側にＰＭＯＳとＮ
ＭＯＳをそれぞれ形成することで、表面で取り出す電極
数を減らせ、素子分離領域を小さくでき、その結果論理
回路の素子寸法を縮小することができる。
【００６３】また、ラッチアップ耐性を向上させること
ができる。さらに、半導体層の表面からウエル領域を通
してドレイン領域に届く導電体の埋め込み電極を設け、
これによりウエルとドレインを短絡するようにしたの
で、ウエルとドレインとを短絡する電極を、ウエハの上
面からみて一箇所に配置すればよく、トランジスタの縦
型の構造と相俟って電極を含めたトランジスタの占有面
積を大幅に小さくすることができる。さらに、ｐチャン
ネル絶縁ゲート型電界効果トランジスタとｎチャンネル
絶縁ゲート型電界効果トランジスタとの埋め込みゲート
電極を共通化したので、ＣＭＯＳ化した場合の電極を含
めた占有面積をさらに減らすことができる。
ができる。さらに、半導体層の表面からウエル領域を通
してドレイン領域に届く導電体の埋め込み電極を設け、
これによりウエルとドレインを短絡するようにしたの
で、ウエルとドレインとを短絡する電極を、ウエハの上
面からみて一箇所に配置すればよく、トランジスタの縦
型の構造と相俟って電極を含めたトランジスタの占有面
積を大幅に小さくすることができる。さらに、ｐチャン
ネル絶縁ゲート型電界効果トランジスタとｎチャンネル
絶縁ゲート型電界効果トランジスタとの埋め込みゲート
電極を共通化したので、ＣＭＯＳ化した場合の電極を含
めた占有面積をさらに減らすことができる。
【図１】（Ａ），（Ｂ）および（Ｃ）は、本発明をＮＯ
Ｔ回路に適用した第１の実施例のそれぞれ断面図，上面
図および回路図である。
Ｔ回路に適用した第１の実施例のそれぞれ断面図，上面
図および回路図である。
【図２】図１に示した実施例の製法を説明する図であ
る。
る。
【図３】本発明をＮＯＴ回路に適用した第２の実施例の
上面図である。
上面図である。
【図４】（Ａ）および（Ｂ）は、本発明をＮＯＲ回路に
適用した第３の実施例のそれぞれ断面図および上面図で
ある。
適用した第３の実施例のそれぞれ断面図および上面図で
ある。
【図５】（Ａ）および（Ｂ）は、本発明をＮＡＮＤ回路
に適用した第４の実施例のそれぞれ断面図および上面図
である。
に適用した第４の実施例のそれぞれ断面図および上面図
である。
【図６】（Ａ）および（Ｂ）は、本発明をＮＯＴ回路に
適用した第５の実施例のそれぞれ断面図および上面図で
ある。
適用した第５の実施例のそれぞれ断面図および上面図で
ある。
【図７】（Ａ）および（Ｂ）は、本発明をＮＯＲ回路に
適用した第６の実施例のそれぞれ断面図および上面図で
ある。
適用した第６の実施例のそれぞれ断面図および上面図で
ある。
【図８】（Ａ）および（Ｂ）は、本発明をＮＡＮＤ回路
に適用した第７の実施例のそれぞれ断面図および上面図
である。
に適用した第７の実施例のそれぞれ断面図および上面図
である。
【図９】ＮＯＴ回路の従来例の断面図である。
１ ＰチャネルＭＯＳトランジスタ ２ ＮチャネルＭＯＳトランジスタ １０１ ＰＭＯＳの埋込ドレイン領域 １０２ ＰＭＯＳのチャネル領域 １０３ ＰＭＯＳのソース領域 １０４ ＰＭＯＳ・ＮＭＯＳ共通のゲート酸化膜 １０５ ポリシリコンゲート電極 １０６ 絶縁基板 １０８ 絶縁膜 １０９ ＰＭＯＳのドレインおよびウェル共通の埋込み
電極 １１０ ＮＭＯＳのドレインおよびウェル共通の埋込み
電極 １１１ ＰＭＯＳおよびＮＭＯＳのソースおよびゲート
電極 ２０１ ＮＭＯＳのソース領域 ２０２ ＮＭＯＳのチャネル領域 ２０３ ＮＭＯＳの埋込ドレイン領域 ３０１ ＮＯＲの第１入力端子 ３０２ ＮＯＲの第２入力端子 ３０３ ＮＭＯＳのソース ３０４ ＰＭＯＳのドレイン ４０１ ＮＡＮＤの第１入力端子 ４０２ ＮＡＮＤの第２入力端子 ４０３ ＮＭＯＳのドレイン ４０４ ＰＭＯＳのソース
電極 １１０ ＮＭＯＳのドレインおよびウェル共通の埋込み
電極 １１１ ＰＭＯＳおよびＮＭＯＳのソースおよびゲート
電極 ２０１ ＮＭＯＳのソース領域 ２０２ ＮＭＯＳのチャネル領域 ２０３ ＮＭＯＳの埋込ドレイン領域 ３０１ ＮＯＲの第１入力端子 ３０２ ＮＯＲの第２入力端子 ３０３ ＮＭＯＳのソース ３０４ ＰＭＯＳのドレイン ４０１ ＮＡＮＤの第１入力端子 ４０２ ＮＡＮＤの第２入力端子 ４０３ ＮＭＯＳのドレイン ４０４ ＰＭＯＳのソース
Claims (2)
- 【請求項１】 半導体層の表面より下方に埋め込まれた
第１導電型のドレイン領域と、該ドレイン領域の上方に
設けられチャネルが形成される第２導電型のウエル領域
と、該ウエル領域の上方に設けられた第１導電型のソー
ス領域と、該ウエル領域の側面にゲート絶縁膜を介して
設けられた埋め込みゲート電極とを有する絶縁ゲート型
電界効果トランジスタを備えた半導体装置において、 前記半導体層の表面から前記ウエル領域を通って前記ド
レイン領域に到達する導電体からなる埋め込みドレイン
電極を設け、前記ウエル領域と前記ドレイン領域とを短
絡したことを特徴とする半導体装置。 - 【請求項２】 半導体層の表面より下方に埋め込まれた
ｐ型のドレイン領域と、該ｐ型のドレイン領域の上方に
設けられチャネルが形成されるｎ型のウエル領域と、該
ｎ型のウエル領域の上方に設けられたｐ型のソース領域
と、該ｎ型のウエル領域の側面にゲート絶縁膜を介して
設けられた埋め込みゲート電極とを有するｐチャンネル
絶縁ゲート型電界効果トランジスタと、 前記半導体層の表面より下方に埋め込まれたｎ型のドレ
イン領域と、該ｎ型のドレイン領域の上方に設けられチ
ャネルが形成されるｐ型のウエル領域と、該ｐ型のウエ
ル領域の上方に設けられたｎ型のソース領域とを有し、
該ｐ型のウエル領域の側面にゲート絶縁膜を介して前記
埋め込みゲート電極が設けられているｎチャンネル絶縁
ゲート型電界効果トランジスタと、 を備えた半導体装置において、 前記半導体層の表面から前記ｎ型のウエル領域を通って
前記ｐ型のドレイン領域に到達する導電体からなるｐチ
ャンネル絶縁ゲート型電界効果トランジスタ用の埋め込
みドレイン電極を設け、前記ｎ型のウエル領域と前記ｐ
型のドレイン領域とを短絡し、 前記半導体層の表面から前記ｐ型のウエル領域を通って
前記ｎ型のドレイン領域に到達する導電体からなるｎチ
ャンネル絶縁ゲート型電界効果トランジスタ用の埋め込
みドレイン電極を設け、前記ｐ型のウエル領域と前記ｎ
型のドレイン領域とを短絡したことを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22289691A JP3176962B2 (ja) | 1991-09-03 | 1991-09-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22289691A JP3176962B2 (ja) | 1991-09-03 | 1991-09-03 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0563200A JPH0563200A (ja) | 1993-03-12 |
| JP3176962B2 true JP3176962B2 (ja) | 2001-06-18 |
Family
ID=16789566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22289691A Expired - Fee Related JP3176962B2 (ja) | 1991-09-03 | 1991-09-03 | 半導体装置 |
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