TWI738522B - 包含背面供電電路的半導體元件 - Google Patents

包含背面供電電路的半導體元件 Download PDF

Info

Publication number
TWI738522B
TWI738522B TW109132978A TW109132978A TWI738522B TW I738522 B TWI738522 B TW I738522B TW 109132978 A TW109132978 A TW 109132978A TW 109132978 A TW109132978 A TW 109132978A TW I738522 B TWI738522 B TW I738522B
Authority
TW
Taiwan
Prior art keywords
power supply
supply wiring
main power
substrate
main
Prior art date
Application number
TW109132978A
Other languages
English (en)
Other versions
TW202119576A (zh
Inventor
荷爾本 朵爾伯斯
馬庫斯瓊斯亨利庫斯 范達爾
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202119576A publication Critical patent/TW202119576A/zh
Application granted granted Critical
Publication of TWI738522B publication Critical patent/TWI738522B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H01L21/743—Making of internal connections, substrate contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1207—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with devices in contact with the semiconductor body, i.e. bulk/SOI hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一種半導體元件包括基板、設置在基板之前表面之上的主電路，以及設置在基板之後表面之上的背面電力輸送電路。背面電力輸送電路包括用於供應第一電壓之第一主供電配線、用於供應第二電壓之第二主供電配線、第一局部供電配線，以及耦接至第一主供電配線及第一局部供電配線之第一開關。第一主供電配線、第二主供電配線及第一局部供電配線嵌入在第一背面絕緣層中，第一背面絕緣層設置在基板之後表面之上。第一局部供電配線經由穿過基板之第一矽通孔耦接至主電路以供應第一電壓。

Description

包含背面供電電路的半導體元件
本揭示案是關於一種半導體元件。
隨著半導體元件的大小變得更小，標準單元之單元高度亦變得更小。大體將單元高度定義為兩條供電線VDD及VSS之間的週期性距離(間距)，且大體由鰭片結構及/或金屬接線之數目及間距決定。單元高度亦稱為軌道高度。典型的軌道高度為7.5T、6.5T或5.5T，其中T為在標準單元之上越過的金屬接線之最小間距。目前需要縮小至4.5T或4T，以進一步使半導體元件的大小最小化。
本揭示案之態樣，一種半導體元件包括基板、設置在基板之前表面之上的主電路，以及設置在基板之後表面之上的背面電力輸送電路。背面電力輸送電路包括設置在基板之後表面之上的第一背面絕緣層、用於供應第一電壓之第一主供電配線、用於供應第二電壓之第二主供電配線、第一局部供電配線，以及耦接至第一主供電配線及第一局 部供電配線之第一開關。第一主供電配線、第二主供電配線及第一局部供電配線嵌入第一背面絕緣層中。第一局部供電配線經由穿過基板之第一矽通孔耦接至主電路以供應第一電壓。
根據本揭示案之另一態樣，一種半導體元件包括基板、設置在基板之前表面之上的主電路，以及設置在基板之後表面之上的背面電力輸送電路。背面電力輸送電路包括設置在基板之後表面之上的第一背面絕緣層、用於供應第一電壓之第一主供電配線、用於供應第二電壓之第二主供電配線、用於供應第一電壓之第三主供電配線、第一局部供電配線、耦接至第一主供電配線及第一局部供電配線之第一開關，及耦接至第三主供電配線及第一局部供電配線之第二開關。第一、第二及第三主供電配線及第一局部供電配線嵌入第一背面絕緣層中，且第一局部供電配線經由穿過基板之第一矽通孔耦接至主電路以供應第一電壓。
根據本揭示案之另一態樣，一種半導體元件包括基板、設置在基板之前表面之上的主電路，以及設置在基板之後表面之上的背面電力輸送電路。主電路包括複數個半導體鰭片及覆蓋此些半導體鰭片之底部部分的第一正面絕緣層；複數個互補式金氧半導體場效電晶體，其中每一者包括此些半導體鰭片中之一對、閘電極及源極/汲極區域；以及嵌入第一正面絕緣層中之複數個內埋式導電配線。背面電力輸送電路包括用於供應第一電壓之第一主供電配線、用於供應第二電壓之第二主供電配線、第一局部供電配線， 以及耦接至第一主供電配線及第一局部供電配線之第一開關。第二主供電配線與此些內埋式導電配線中之一者重疊且藉由穿過基板之一或更多個矽通孔與其連接，第一局部供電配線與此些內埋式導電配線中之一者重疊且藉由穿過板之一或更多個矽通孔與其連接，且在平面圖中無矽通孔與第一主供電配線重疊。
10:基板
20:鰭片結構
30:絕緣層
50:源極/汲極接觸圖案
52:源極/汲極接觸圖案
55:佈線配線
60:內埋式導電配線
70:正面閘電極
100:矽通孔
120:背面金屬配線/供電配線
130:背面絕緣層
132:第一背面層間介電層
134:第二背面層間介電層
136:第三背面層間介電層
137:接觸開口
139:開口
140:半導體層
141:半導體層
142:閘極介電層
145:閘電極
148:閘極側壁間隔物
150:源極/汲極接觸件
152:閘極接觸件
1000:正面電路
1010:基板
1020:鰭片結構
1025:硬遮罩
1030:隔離絕緣層
1035:溝槽開口
1040:內襯層
1045:上部開口
1050:內埋式導電配線
1055:絕緣材料
1060:閘電極
1070:源極/汲極磊晶層
1080:層間介電層
1085:開口
1090:導電材料
1100:互連層
1210:第二基板
1220:絕緣層
1230:第一背面層間介電層
1240:矽通孔
1250:供電配線
1255:背面介層孔
1260:額外背面配線
1265:電極
S2010:操作
S2020:操作
S2030:操作
S2040:操作
S2050:操作
S2060:操作
當結合隨附諸圖閱讀時，自以下詳細描述最佳地理解本揭示案之態樣。應注意，根據行業上之標準實務，各種特徵未按比例繪製。事實上，為了論述清楚，可任意地增大或減小各種特徵之尺寸。
第1圖示出根據本揭示案之實施例之半導體元件的電路圖。
第2A圖示出根據本揭示案之實施例之背面供電電路的佈局。第2B圖及第2C圖示出根據本揭示案之實施例之背面供電電路的橫截面圖。
第3A圖示出根據本揭示案之實施例之背面供電電路的佈局。第3B圖及第3C圖示出根據本揭示案之實施例之背面供電電路的橫截面圖。
第4A圖示出根據本揭示案之實施例之背面供電電路的佈局。第4B圖、第4C及第4D圖示出根據本揭示案之實施例之背面供電電路的橫截面圖。
第5A圖、第5B圖、第5C圖及第5D圖示出圖示根據本 揭示案之實施例的背面供電電路之製造操作的橫截面圖。
第6A圖、第6B圖、第6C圖及第6D圖示出圖示根據本揭示案之實施例的背面供電電路之製造操作的橫截面圖。
第7A圖示出根據本揭示案之實施例之背面供電電路的佈局。第7B圖、第7C圖及第7D圖示出根據本揭示案之實施例之背面供電電路的橫截面圖。
第8圖、第9圖、第10圖、第11A圖、第11B圖、第12A圖及第12B圖示出根據本揭示案之實施例之正面電路及背面供電電路的佈局。
第13A圖、第13B圖及第13C圖示出圖示根據本揭示案之實施例的正面電路之內埋式電源線之製造操作的橫截面圖。
第14A圖、第14B圖及第14C圖示出圖示根據本揭示案之實施例的正面電路之內埋式電源線之製造操作的橫截面圖。
第15A圖、第15B圖及第15C圖示出圖示根據本揭示案之實施例的正面電路之內埋式電源線之製造操作的各種視圖。
第16A圖、第16B圖及第16C圖示出圖示根據本揭示案之實施例的正面電路之內埋式電源線之製造操作的橫截面圖。
第17A圖及第17B圖示出圖示根據本揭示案之實施例的正面電路之內埋式電源線之製造操作的各種視圖。
第18A圖、第18B圖及第18C圖示出圖示根據本揭示案 之實施例的具有背面供電電路之半導體元件之製造操作的橫截面圖。
第19A圖、第19B圖及第19C圖示出圖示根據本揭示案之實施例的具有背面供電電路之半導體元件之製造操作的橫截面圖。
第20圖示出根據本揭示案之實施例的具有背面供電電路之半導體元件之製造操作的流程。
應理解，以下揭示內容提供了用於實施本揭示案之不同特徵的許多不同實施例或實例。以下描述部件及佈置之特定實施例或實例以簡化本揭示案。當然，此些僅為實例，且並不意欲為限制性的。舉例而言，元件之尺寸並不限於所揭示之範圍或值，而是可取決於製程條件及/或元件之所需性質。此外，在如下描述中第一特徵在第二特徵之上或在第二特徵上形成可包括其中第一特徵與第二特徵形成為直接接觸之實施例，且亦可包括其中額外特徵可形成為插入第一特徵與第二特徵之間而使得第一特徵與第二特徵可不直接接觸的實施例。為了簡化及清楚，可以不同比例任意地繪製各種特徵。在隨附圖式中，為了簡化可省略一些層/特徵。
另外，為了描述簡單，可在本文中使用諸如「在……下面」、「下方」、「下部」、「上方」、「上部」及其類似術語之空間相對術語，以描述如諸圖中所圖示之一個 元件或特徵與另一(其他)元件或特徵的關係。除了諸圖中所描繪之定向以外，此些空間相對術語意欲涵蓋元件在使用中或操作中之不同定向。元件可以其他方式定向(旋轉90度或以其他定向)，且可同樣相應地解釋本文中所使用之空間相對描述詞。另外，術語「由……製成」可意謂「包括」或「由……組成」。另外，在以下製造製程中，在所述操作中/在所述操作之間可存在一或更多個額外操作，且操作之次序可改變。在以下實施例中，沿距前表面及後表面之距離增大的方向定義術語「上部」、「之上」及/或「上方」。可在其他實施例中採用如關於一個實施例所解釋之材料、配置、尺寸、製程及/或操作，且可省略其詳細描述。
對於用於高速操作之半導體元件及/或用於行動終端之半導體元件而言，半導體元件(諸如，積體電路(IC))中之功耗最小化為關鍵問題。已提出了用以降低功耗的各種技術，但是此些技術中之許多者由於用於控制功率之額外電路系統而需要較大晶片面積。一種此項技術包括提供虛擬供電線(VVDD及/或VVSS)連同在主供電線(VDD及/或VSS)與虛擬供電線之間添加標頭開關及/或底腳開關。虛擬供電線可稱為局部供電線，而主供電線可稱為全局供電線。應注意，VDD大體為比VSS高之電位(電壓)，且在一些實施例中，VSS耦接至接地(0V)。藉由斷開耦接至半導體元件中之非主動功能電路的標頭/底腳開關來降低功耗。
第1圖示出根據本揭示案之實施例之半導體元件的電路圖。如第1圖中所示，將p型MOS FET用作標頭開關以關掉至局部VDD之電力供應，且將n型MOS用作底腳開關以關掉至局部VSS之電力供應，此局部VSS進一步將電力供應至一或更多個標準單元STDC之區塊，每一標準單元(standard cell)STDC皆包括功能電路(例如，CMOS反相器)。在一些實施例中，不使用底腳開關(footer switch)，且標準單元直接耦接至VSS。在其他實施例中，不使用標頭開關，且標準單元直接耦接至VDD。在一些實施例中，如第1圖中所示，第一主供電線VDD耦接至VDD產生電路(VDD源)，此VDD產生電路產生電壓，諸如，0.5V、0.8V、1.0V、1.2V、1.8V、2.4V、3.3V或5.0V。第二主供電線VSS耦接至VSS產生電路(VSS源)，此VSS產生電路產生比VDD低的電壓，或在一些實施例中產生接地。如第1圖中所示，將局部供電線VVDD及/或VVSS劃分為複數個局部供電線(一或更多個標準單元STDC連接至其中每一者)，作為單元區塊。因此，可逐個區塊地控制至標準單元之電力供應。另外，在一些實施例中，標準單元STDC包括內部供電線(匯流排線)INT，且局部供電線VVDD在有開關的情況下或在無開關的情況下耦接至內部供電線。
在本揭示案中，半導體元件包括基板、設置在基板之前表面之上的主電路，以及設置在基板之後表面之上的背面電力輸送電路。正面電路包括標準單元之功能電路。 背面電力輸送電路包括第一主供電線VDD、第二供電線VSS及局部供電線VVDD。另外，背面電力輸送電路包括耦接至第一主供電線VDD及局部供電線VVDD之一或更多個開關，以將第一主供電線VDD與局部供電線VVDD連接及斷開。正面主電路包括以下解釋之一或更多個內埋式導線，且局部供電線VVDD經由穿過基板之一或更多個矽通孔(through-silicon via，矽通孔)耦接至主電路之內埋式導線中的一者。
第2A圖示出背面供電電路之佈局，且第2B圖及第2C圖示出根據本揭示案之實施例之背面供電電路的橫截面圖。第2B圖對應於第2A圖之線X1-X1，且第2C圖對應於第2A圖之線X2-X2。
如第2B圖及第2C圖中所示，背面金屬配線120嵌入形成於基板10之後表面上的背面絕緣層130中。背面金屬配線120包括第一主供電配線(接線)VDD、第二主供電配線(接線)VSS，及局部供電配線(接線)VVDD，如第2A圖至第2C圖中所示。在一些實施例中，在局部供電配線VVDD之兩個側上設置兩個第一主供電配線VDD。第一及第二主供電配線以及局部供電配線(接線)在Y方向上延伸，且第一主供電配線VDD中之一者沿X方向設置在局部供電配線VVDD與第二主供電配線VS之間，如第2A圖中所示。在一些實施例中，配線VSS、VDD、VVDD、VDD及VSS以恆定間距P1佈置，且配線VSS、VDD、VVDD、VDD及VSS之佈置在X方向上重複， 以使得所有配線以恆定間距佈置。在一些實施例中，配線VSS、VDD、VVDD、VDD及VSS之寬度皆相同。
第二主供電配線VSS藉由矽通孔100連接至形成於基板10之正面處的內埋式導電配線(接線)60，如第2B圖及第2C圖中所示。在一些實施例中，如第2A圖中所示，兩個或更多個矽通孔100沿Y方向以恆定間距P2佈置。類似地，如第2B圖及第2C圖中所示，局部供電配線VVDD藉由矽通孔100連接至另一內埋式導電配線60。在一些實施例中，如第2A圖中所示，兩個或更多個矽通孔100沿Y方向以恆定間距P2佈置。如第2A圖中所示，在一些實施例中，無矽通孔佈置成與第一主供電配線VDD重疊。因此，第一主供電配線VDD僅經由局部供電配線VVDD電連接至正面電路。內埋式導電配線亦可稱為內埋式電源導軌。
背面供電電路亦包括開關，諸如，電晶體。在一些實施例中，此電晶體為場效電晶體(field effect transistor,FET)，諸如，薄膜電晶體(thin film transistor,TFT)。TFT包括作為TFT主動區之半導體層，且包括源極區域、汲極區域及閘極區域。在一些實施例中，如第3A圖中所示，TFT主動區(半導體層)設置在第一主供電配線VDD及局部供電配線VVDD之上或經圖案化以設置在第一主供電配線VDD及局部供電配線VVDD之上。TFT之源極區域耦接至第一主供電配線VDD中之一者或其兩者，且TFT之汲極區域耦接至局部 供電配線VVDD，如第2B圖及第2C圖中所示。在平面圖中，閘電極位於第一主供電配線VDD與局部供電配線VVDD之間，如第2A圖中所示。閘電極耦接至由與配線VSS、VDD及VVDD相同的配線層形成之閘極接觸襯墊PG，且閘極接觸襯墊PG藉由矽通孔100連接至內埋式導電配線60，如第2B圖中所示。連接至閘極接觸襯墊PG之內埋式導電配線60進一步耦接至p型FET及n型FET之汲極(或源極)，此p型FET及n型FET藉由源極/汲極接觸圖案50設置在基板10之正面處。在一些實施例中，p型及n型FET為鰭片式FET(FinFET)，每一者包括由一或更多個絕緣層30覆蓋之一或更多個鰭片結構20。作為由p型及n型FinFET形成之CMOS邏輯控制電路的輸出，閘極控制訊號經由矽通孔100及閘極接觸襯墊PG被供應至TFT之閘電極。
在一些實施例中，閘極接觸襯墊PG為在Y方向上與第一主供電線VDD分離開且在Y方向上與第一主供電線VDD對準的島狀圖案，如第2A圖中所示。在一些實施例中，如第2A圖及第2B圖中所示，沿線X1-X1，矽通孔100之間距P3與配線之間距P1相同，此間距P1為其他位置處的矽通孔之間距P4的一半。取決於正面電路之設計規則，在一些實施例中配線之間距P1在自約40nm至約120nm之範圍中，且在其他實施例中在自約60nm至約100nm之範圍中。
如第2B圖及第2C圖中所示，連接至第二主供電 配線VSS之矽通孔100連接至設置於n型FET之間的內埋式導電配線60，且連接至第二局部供電配線VVDD之矽通孔100連接至設置於p型FET之間的內埋式導電配線60。另外，連接至閘極接觸襯墊PG之矽通孔100位於n型FET及p型FET之間，且因此有可能使CMOS邏輯控制電路之輸出直接連接至矽通孔100。
第3A圖示出背面供電電路之佈局，且第3B圖及第3C圖示出根據本揭示案之實施例之背面供電電路的橫截面圖。第3B圖及第3C圖對應於第3A圖之線X3-X3。可在以下實施例中採用如關於前述實施例所解釋之材料、配置、尺寸、製程及/或操作，且可省略其詳細描述。
在第3A圖至第3C圖之實施例中，不同於第2A圖至第2C圖之實施例，所有矽通孔100在X方向上以間距P4佈置，此間距P4為配線之間距P1的兩倍。閘極接觸襯墊PG設置在第二主供電配線VS之末端處，且在Y方向上與第二主供電配線VSS對準，如第3A圖中所示。連接至閘極接觸襯墊PG之矽通孔100連接至位於同一導電類型的FET(例如，n型FET)之間的內埋式導電配線60，如第3B圖及第3C圖中所示。因此，為了自CMOS邏輯控制電路接收閘極控制訊號輸出，如第3B圖中所示利用形成於FinFET上方之一或更多個佈線配線55，或如第3C圖中所示利用連接p型FET及n型FET之汲極之長的源極/汲極接觸圖案52。在此配置中，形成矽通孔100比第2A圖之配置容易，因為不存在半間距之矽通孔。
第4A圖示出根據本揭示案之實施例之背面供電電路的佈局。第4B圖、第4C圖及第4D圖示出根據本揭示案之實施例之背面供電電路的橫截面圖。第4A圖為類似於第3A圖之佈局，示出TFT結構，且亦示出導電圖案150。第4B圖對應於第4A圖之線Y1-Y1，第4C圖對應於第4A圖之線Y2-Y2，且第4D圖對應於第4A圖之線X4-X4。可在以下實施例中採用如關於前述實施例所解釋之材料、配置、尺寸、製程及/或操作，且可省略其詳細描述。在第4A圖中，省略矽通孔。
TFT包括作為TFT主動區之半導體層140，且包括源極區域、汲極區域及閘極區域。在一些實施例中，如第4A圖中所示，TFT主動區(半導體層)設置在第一主供電配線VDD及局部供電配線VVDD之上或經圖案化以設置在第一主供電配線VDD及局部供電配線VVDD之上。
如在橫截面圖中所示，背面金屬配線120設置在第一背面層間介電(interlayer dielectric,ILD)層132上，且半導體層140形成在第二背面層間介電層134之上，此第二背面層間介電層134形成於背面金屬配線120之上。因此，背面金屬配線120內埋在層間介電層132及134中。此些層間介電層包括二氧化矽(SiO2)、SiON、SiOC及SiOCN或其他適當絕緣材料中之一或更多者。
半導體層140包括結晶的、多晶的或非晶的半導體中之一或更多者，彼些半導體為矽(Si)、矽鍺(SiGe)、 銦鎵鋅氧化物(IGZO)、Ga2O3、MoS2及WSe2。取決於驅動電流要求、擊穿電壓要求或其他電路設計，半導體層140之厚度在一些實施例中在自約5nm至約50nm之範圍中，且在其他實施例中在自約10nm至約20nm之範圍中。在一些實施例中，在平面圖中，半導體層140在X方向上之大小在自約180nm至約300nm之範圍中，以覆蓋兩個第一主供電配線VDD及局部供電線VVDD。在一些實施例中，半導體層140在Y方向上之大小為約1μm至約20μm或更大。可藉由化學氣相沉積(CVD)、原子層沉積(ALD)、物理氣相沉積(PVD)或任何其他適當的膜形成方法來形成半導體層140。
閘極介電層142設置在半導體層140之通道區域之上，且閘電極145設置在閘極介電層142之上。在一些實施例中，閘極介電層142在一些實施例中包括一或更多個高k介電層(例如，具有大於3.9之介電常數)。舉例而言，一或更多個閘極介電層可包括金屬氧化物或Hf、Al、Zr的矽酸鹽之一或更多個層、其組合以及其多層。其他適當材料包括呈金屬氧化物、金屬合金氧化物及其組合的形式之La、Mg、Ba、Ti、Pb、Zr。例示性材料包括MgOx、BaTixOy、BaSrxTiyOz、PbTixOy、PbZrxTiyOz、SiCN、SiON、SiN(Si3N4)、Al2O3、La2O3、Ta2O3、Y2O3、HfO2、ZrO2、GeO2、HfxZr1-xO2、Ga2O3、Gd2O3、TaSiO2、TiO2、HfSiON、YGexOy、YSixOy及LaAlO3，以及其類似者。在某些實施例中，使用HfO2、ZrO2及/ 或HfxZr1-xO2。閘極介電層142之形成方法包括分子束沉積(MBD)、ALD、PVD、CVD，或任何其他適當的方法。在一些實施例中，閘極介電層142具有約1.0nm至約5.0nm之厚度。閘電極145包括一或更多種導電材料，諸如，W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Co、Mo、Pd、Ni、Re、Ir、Ru、Pt及Zr。可藉由ALD、PVD、CVD、鍍敷或任何其他適當方法來形成閘電極145。另外，在閘電極145之相對側面上形成閘極側壁間隔物148，如第4D圖中所示。
在半導體層140之源極區域及汲極區域上形成源極/汲極接觸件150。如第4B圖中所示，源極/汲極接觸件150連接至設置於源極/汲極接觸件150下方之對應供電配線120。因此，半導體層140之源極區域分別經由源極/汲極接觸件150連接至第一主供電配線VDD，且半導體層140之汲極區域經由源極/汲極接觸件150連接至局部供電配線VVDD。另外，閘極接觸件152形成在閘電極145之上並連接閘電極145與閘極接觸襯墊PG。閘極接觸件152及源極/汲極接觸件150包括一或更多種導電材料，諸如，W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Co、Mo、Pd、Ni、Re、Ir、Ru、Pt及Zr。可藉由ALD、PLD、CVD、鍍敷或任何其他適當方法形成閘極接觸件152及源極/汲極接觸件150。閘極接觸件152藉由層間介電層與第一主供電配線VDD隔離。
第5A圖、第5B圖、第5C圖及第5D圖示出圖示根據本揭示案之實施例的用於製造源極/汲極接觸件150之操作的橫截面圖。如第5A圖中所示，在形成閘電極145及閘極側壁間隔物148之後，形成第三背面層間介電層136。第三背面層間介電層136包括二氧化矽(SiO2)、SiON、SiOC及SiOCN或其他適當絕緣材料中之一或更多者。
接著，如第5B圖中所示，形成接觸開口137，以暴露半導體層140之源極/汲極區域。在接觸開口中形成一或更多個導電材料層，且接著執行平坦化操作以形成源極/汲極接觸件150，如第5C圖中所示。在一些實施例中，填充的導電材料層經進一步凹陷，以使得自半導體層140量測之源極/汲極接觸件150的高度小於自半導體層140量測之閘電極145的高度，如第5D圖中所示。形成一或更多個額外介電層以覆蓋凹陷的源極/汲極接觸件150。
第6A圖、第6B圖、第6C圖及第6D圖示出圖示根據本揭示案之另一實施例的用於製造源極/汲極接觸件150之操作的橫截面圖。第6A圖與第5A圖相同。如第6B圖中所示，形成開口139，以暴露閘電極145以及半導體層140之源極/汲極區域。如第6C圖中所示，在開口中形成一或更多個導電材料層，且接著執行平坦化操作以形成源極/汲極接觸件150，如第6D圖中所示。在一些實施例中，自半導體層140量測之源極/汲極接觸件150的高度與自半導體層140量測之閘電極145的高度相同， 如第6D圖中所示。可形成一或更多個額外介電層以覆蓋源極/汲極接觸件150及閘電極145。
第7A圖示出根據本揭示案之實施例之背面供電電路的佈局。第7B圖、第7C圖及第7D圖示出根據本揭示案之實施例之背面供電電路的橫截面圖。第7B圖對應於第7A圖之線Y3-Y3，第7C圖對應於第7A圖之線Y4-Y4，且第7D圖對應於第7A圖之線X5-X5。可在以下實施例中採用如關於前述實施例所解釋之材料、配置、尺寸、製程及/或操作，且可省略其詳細描述。在第7A圖中，省略矽通孔。
在第7A圖至第7D圖之實施例中，半導體層包括複數個條帶或鰭片形的半導體層141，如第7A圖中所示。在一些實施例中，條帶形的半導體層141之寬度W在自約10nm至約100nm之範圍中，且相鄰半導體層141之間的間距在自約10nm至約40nm之範圍中。在一些實施例中，半導體層141之厚度在自約10nm至約40nm之範圍中。
在此實施例之配置中，如第7B圖中所示，與第4B圖中所示之結構相比較而言，源極/汲極接觸件150與供電配線120的接觸面積更大。另外，藉由使用條帶或鰭片形的半導體層141，與第4A圖至第4D圖之結構相比較而言，可增強閘極控制。
第8圖、第9圖、第10圖、第11A圖、第11B圖、第12A圖及第12B圖示出根據本揭示案之實施例之 正面電路及背面供電電路的佈局。
第8圖示出圖示供電配線VDD、VVDD及VSS、閘極接觸襯墊PG以及TFT區域的佈局。單位單元為正面電路之經由局部供電配線VVDD供電的區域，此局部供電配線VVDD受經由一個閘極接觸襯墊PG提供之一個閘極控制訊號控制。在一些實施例中，取決於正面電路之設計規則，單位單元沿X方向之大小Lx在自約240nm至約400nm之範圍中。在一些實施例中，單位單元沿Y方向之大小Ly在自約1μm至約20μm之範圍中。
第9圖示出圖示矽通孔100連同供電配線VDD、VVDD及VSS、閘極接觸襯墊PG以及TFT區域的佈局。在一些實施例中，矽通孔100呈矩陣佈置，此矩陣具有X方向之間距P4及Y方向之間距P2。間距P4等於供電配線120之間距。在一些實施例中，P2=P4。在一些實施例中，間距P2在自約120nm至約480nm之範圍中。未在第一主供電配線VDD之下設置矽通孔。
第10圖示出圖示形成於基板之正面處的內埋式導電配線60連同矽通孔100、供電配線VDD、VVDD及VSS、閘極接觸襯墊PG以及TFT區域的佈局。內埋式導電配線60與局部供電線VVDD及第二主供電線VSS重疊。另外，將內埋式導電配線60之島狀片段設置成與閘極接觸襯墊PG重疊。
第11A圖及第11B圖示出佈局，此些佈局進一步圖示形成於基板之正面處的鰭片結構，連同內埋式導電配 線60、矽通孔100、供電配線VDD、VVDD及VSS、閘極接觸襯墊PG及TFT區域。如第11A圖及第11B圖中所示，鰭片結構20包括用於n型FinFET之n型鰭片NFIN，及用於p型FinFET之p型鰭片PFIN。如第11A圖中所示，將鰭片結構中之每一者設置在兩個相鄰供電配線120之間的對應區處。在第11A圖中，將一對一個n型鰭片NFIN及一個p型鰭片PFIN設置在局部供電線VVDD與第二主供電線VSS之間的對應區處，並在平面圖中夾住第一主供電線VDD。
在第11B圖中，將一組兩個n型鰭片NFIN及兩個p型鰭片PFIN設置在局部供電線VVDD與第二主供電線VSS之間的對應區處，並在平面圖中夾住第一主供電線VDD，以提供較高的電流容量。
第12A圖及第12B圖示出進一步圖示正面閘電極70及正面源極/汲極接觸圖案50的佈局。在基板背面上之局部供電配線VVDD經由矽通孔100在正面耦接至內埋式導電配線60，且內埋式導電配線60經由源極/汲極接觸圖案50耦接至p型鰭片PFIN。在基板背面上之第二主供電配線VSS經由矽通孔100在正面耦接至內埋式導電配線60，且內埋式導電配線60經由源極/汲極接觸圖案50耦接至n型鰭片NFIN。
另外，在一些實施例中，在基板背面上之閘極接觸襯墊PG經由矽通孔100在正面耦接至內埋式導電配線60之島狀圖案，且島狀內埋式導電配線60經由源極/汲極接 觸圖案52耦接至p型鰭片PFIN及n型鰭片NFIN，以接收閘極控制訊號。
藉由使用閘極控制訊號，在基板背面上之TFT接通及斷開，以便使第一主供電配線VDD與局部供電配線VVDD連接及斷開。當TFT接通時，自VDD源電路供應之電功率(例如，正電位)經由第一主供電配線VDD供應至局部供電配線VVDD，並進一步經由矽通孔及內埋式導電配線供應至在基板正面上之CMOS電路(例如，標準單元)。因為TFT開關及供電配線位於基板之背面，所以有可能減小標準單元之單元高度。
第13A圖至第17B圖示出根據本揭示案之實施例的用於內埋式導電配線60之依序製造操作。應理解，可在由第13A圖至第17B圖所示之製程之前、在其期間以及在其之後提供額外操作，且可替代或消除以下所述操作中的一些而獲得此方法之額外實施例。操作/製程之次序可互換。除非另有解釋，否則半導體層及基板為結晶的。
如第13A圖中所示，在主基板1010之前表面之上形成正面電路1000(參見第18A圖)。正面電路1000包括形成於基板1010之上的一或更多個鰭片結構1020。在一些實施例中，基板1010由如下各者製成：適當的元素半導體，諸如，矽、金剛石或鍺；適當的合金或化合物半導體，諸如，IV族化合物半導體(矽鍺(SiGe)、碳化矽(SiC)、矽鍺碳化物(SiGeC)、GeSn、SiSn、SiGeSn)、III族V族化合物半導體(例如，砷化鎵(GaAs)、銦鎵砷 化物(InGaAs)、砷化銦(InAs)、磷化銦(InP)、銻化銦(InSb)、鎵砷磷化物(GaAsP)或鎵銦磷化物(GaInP))，或其類似者。另外，基板1010可包括可被拉伸以增強效能之磊晶層(epi層)，及/或可包括內埋式介電層以形成絕緣層上矽晶(silicon-on-insulator,SOI)結構。
可藉由任何適當方法來圖案化鰭片結構1020。舉例而言，可使用一或更多個光微影製程來圖案化鰭片結構，包括雙圖案化製程或多圖案化製程。大體而言，雙圖案化或多圖案化製程組合了光微影製程與自對準製程，從而允許產生具有(例如)比原本使用單一、直接的光微影製程可獲得之間距小的間距的圖案。舉例而言，在一個實施例中，在基板之上形成犧牲層並使用光微影製程將其圖案化為心軸。使用自對準製程在此心軸旁邊形成間隔物。接著移除心軸，且可接著使用剩餘間隔物來圖案化鰭片結構。組合了光微影及自對準製程之多圖案化製程大體導致形成一對鰭片結構。在第13A圖中，圖示出四個鰭片結構1020。然而，鰭片結構之數目並不限於四個。在一些實施例中，一或更多個虛設鰭片結構形成為與主動FinFET之鰭片結構1020相鄰。第13A圖亦示出用以圖案化鰭片結構1020之硬遮罩1025。
接著，如第13B圖中所示，形成用於淺溝槽隔離(STI)之絕緣層以將鰭片結構1020嵌入其中。隔離絕緣層1030包括藉由LPCVD(低壓化學氣相沉積)、電漿CVD或可流動CVD形成的絕緣材料(例如，二氧化矽、 氧氮化矽及/或氮化矽)之一或更多個層。在可流動CVD中，沉積可流動介電材料而不是氧化矽。可流動介電材料(如其名稱所暗示)可在沉積期間「流動」，以填充具有高的深寬比之縫隙或空間。通常，將各種化學物質添加至含矽前驅物，以允許已沉積之膜流動。在一些實施例中，添加氫化氮鍵。可流動介電前驅物之實例，尤其是可流動之氧化矽前驅物，包括矽酸鹽、矽氧烷、甲基倍半矽氧烷(MSQ)、氫倍半矽氧烷(HSQ)、MSQ/HSQ、全氫矽氮烷(TCPS)、全氫聚矽氮烷(PSZ)、正矽酸乙酯(TEOS)，或甲矽烷基胺(諸如，三甲矽烷基胺(TSA))。在多操作製程中形成此些可流動氧化矽材料。在沉積了可流動膜之後，使可流動膜固化且接著使其退火，以移除(若干)非所期望之元素以形成氧化矽。當移除(若干)非所期望之元素時，可流動膜緻密化並收縮。在一些實施例中，進行多個退火製程。可流動膜不止一次地固化及退火。可流動膜可摻雜有硼及/或磷。在一些實施例中，隔離絕緣層1030可由SOG、SiO、SiON、SiOCN或氟摻雜矽酸鹽玻璃(fluorine-doped silicate glass,FSG)之一或更多個層形成。在一些實施例中，在形成隔離絕緣層1030之前，在基板1010以及鰭片結構1020之底部部分之側壁之上形成一或更多個內襯層(未示出)。
接下來，如第13C圖中所示，藉由使用一或更多個微影及蝕刻操作在隔離絕緣層1030中形成溝槽開口1035。
在一些實施例中，在溝槽開口1035中形成了內襯層1040之後，在溝槽開口中填充導電材料1050，如第14A圖中所示。內襯層1040包括氧化矽、氮化矽、SiON、SiOC、SiOCN或任何其他適當材料中之一或更多者。導電材料1050包括藉由ALD、PVD、CVD、鍍敷或任何其他適當方法形成之一或更多種導電材料，諸如，摻雜多晶矽、W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Co、Mo、Pd、Ni、Re、Ir、Ru、Pt及Zr。在形成導電材料1050之後，執行諸如化學機械研磨(CMP)操作之平坦化操作。
隨後，如第14B圖中所示，導電材料1050向下凹陷至給定深度以形成上部開口1045。如第14C圖中所示，以絕緣材料1055填充上部開口1045。絕緣材料1055包括氧化矽、氮化矽、SiON、SiOC、SiOCN或任何其他適當材料中之一或更多者。
在形成絕緣材料1055之後，執行回蝕操作，以暴露鰭片結構1020之上部部分。在一些實施例中，使用單個蝕刻製程或多個蝕刻製程(包括乾式蝕刻、化學蝕刻或濕式清潔製程)使隔離絕緣層1030、內襯層1040及絕緣材料1055凹陷。如第15A圖中所示，絕緣材料1055之一部分保留在導電材料1050上，此導電材料1050對應於內埋式導電配線60。第15B圖示出在形成內埋式導電配線1050(60)之後的平面圖。接下來，如第15C圖中所示，形成一或更多個閘電極1060。在一些實施例中，閘電 極1060為犧牲閘電極，其隨後被金屬閘電極替代。
在形成閘電極1060之後，在源極/汲極區域處之鰭片結構1020凹陷，且接著形成源極/汲極磊晶層1070。用於源極/汲極磊晶層1070之材料可針對n型及p型FinFET而變化，以使得一種類型的材料用於n型FinFET以在通道區域中施加拉應力，且另一類型的材料用於p型FinFET以施加壓應力。舉例而言，可使用SiP或SiC形成n型FinFET，且可使用SiGe或Ge形成p型FinFET。在一些實施例中，對於p型FinFET而言，在源極/汲極磊晶層中摻雜硼(B)。可使用其他材料。在一些實施例中，源極/汲極磊晶層1070包括具有不同成分及/或不同摻雜劑濃度之兩個或更多個磊晶層。可藉由CVD、ALD、分子束磊晶或任何其他適當方法形成源極/汲極磊晶層1070。
在形成源極/汲極磊晶層1070之後，形成層間介電層1080。在一些實施例中，在形成層間介電層之前，在源極/汲極磊晶層1070及閘電極1060之上形成蝕刻終止層(未示出)。蝕刻終止層由氮化矽或基於氮化矽之材料(例如，SiON、SiCN或SiOCN)製成。用於層間介電層之材料包括化合物，此些化合物包括Si、O、C及/或H，諸如，氧化矽、SiCOH及SiOC。可將諸如聚合物之有機材料用於層間介電層1080。在形成層間介電層1080之後，執行平坦化操作，諸如，回蝕製程及/或化學機械研磨(CMP)製程。
接著，如第16C圖中所示，藉由使用一或更多個微影及蝕刻操作來圖案化層間介電層1080，以暴露源極/汲極磊晶層1070之一部分以便形成開口1085。在此蝕刻當中，亦移除絕緣材料1055，且因此內埋式導電配線1050暴露於開口1085中。如第17A圖中所示，以導電材料1090填充開口1085。導電材料1090連接源極/汲極磊晶層1070與內埋式導電配線1050。導電材料1090對應於源極/汲極接觸圖案50或52。第17B圖示出在形成源極/汲極接觸圖案1090(50/52)之後的平面圖。當閘電極1060為犧牲閘電極時，執行閘極替代操作以便用金屬閘電極來替代犧牲閘電極。
第18A圖至第19C圖示出根據本揭示案之實施例的用於背面供電電路及矽通孔之依序製造操作。應理解，可在由第18A圖至第19C圖所示之製程之前、在其期間以及在其之後提供額外操作，且可替代或消除以下所述操作中的一些而獲得此方法之額外實施例。操作/製程之次序可互換。
在形成閘電極(金屬閘電極)之後，在閘電極之上形成互連層1100，此互連層1100包括嵌入ILD中之多位準的金屬配線結構。如第18A圖中所示，將具有絕緣層1220(例如，氧化矽)之第二基板1210(例如，Si)附接至多層金屬配線結構1100之頂部(絕緣層)。接著，將組合結構翻轉，且如第18B圖及第18C圖中所示，藉由(例如)回蝕或CMP使基板1010之背面薄化。
在基板1010薄化之後，形成第一背面層間介電層1230(在一些實施例中對應於第一背面層間介電層132)，如第19A圖中所示。接著，藉由使用一或更多個微影及蝕刻操作，使用於矽通孔之介層孔形成為穿過第一背面層間介電層1230及已薄化之基板1010，且以導電材料來填充此些孔以形成矽通孔1240(對應於矽通孔100)，如第19B圖中所示。矽通孔1240耦接至內埋式導電配線1050。隨後，形成供電配線1250(對應於背面金屬配線120)及一或更多個TFT(未示出)，如第19C圖中所示。另外，在一些實施例中，形成經由背面介層孔1255連接至配線1250之額外背面配線1260，且形成電極(凸塊)1265以連接外部電路系統。
第20圖示出根據本揭示案之實施例的具有背面供電電路之半導體元件之製造操作的流程。應理解，可在由第20圖所示之製程流程之前、在其期間及在其之後提供額外操作，且可替代或消除以下所述操作中的一些而獲得此方法之額外實施例。操作/製程之次序可互換。可在以下實施例中採用如關於前述實施例所解釋之材料、配置、尺寸、製程及/或操作，且可省略其詳細描述。
在S2010處，在第一基板上製造正面電路。此正面電路包括如以上所述之FinFET、內埋式導電配線及多層配線互連結構。接著，在S2020處，將具有絕緣層之第二基板附接至第一基板之正面，且使第一基板薄化。在S2030處，形成矽通孔以將其連接至內埋式導電配線。在 一些實施例中，矽通孔中的一些連接至其他電路元件而不是內埋式導電配線。在S2040處，形成背面供電配線。在形成供電配線之後，形成一或更多個層間介電層，且接著在S2050處形成TFT。例外，TFT被一或更多個ILD覆蓋，且在S2060處，形成待連接至外部及其他配線之電極。
在前述實施例中，在第一主供電配線VDD與局部供電配線VVDD之間設置TFT開關。在其他實施例中，或者或除了前述實施例以外，在第二主供電配線VSS與局部供電VVSS之間設置TFT開關(參見第1圖)。一般熟習此項技術者應理解如何修改如上所述之電路及/或結構以實現設置在第二主供電配線VSS與局部供電VVSS之間的TFT開關。
在本實施例中，因為用於將電力供應自主供電(VDD或VSS)切換至局部供電(VVDD或VVSS)之TFT開關以及供電配線皆位於基板之背面，所以有可能減小標準單元之單元高度。
應理解，不一定已在本文中論述了所有優勢，對於所有實施例或實例而言無特定優勢為必需，且其他實施例或實例可提供不同優勢。
根據本揭示案之態樣，一種半導體元件包括基板、設置在基板之前表面之上的主電路，以及設置在基板之後表面之上的背面電力輸送電路。背面電力輸送電路包括設置在基板之後表面之上的第一背面絕緣層、用於供應第一 電壓之第一主供電配線、用於供應第二電壓之第二主供電配線、第一局部供電配線，以及耦接至第一主供電配線及第一局部供電配線之第一開關。第一主供電配線、第二主供電配線及第一局部供電配線嵌入第一背面絕緣層中。第一局部供電配線經由穿過基板之第一矽通孔耦接至主電路以供應第一電壓。在前述及/或以下實施例中之一或更多者中，第一開關為薄膜電晶體，其包括具有一通道區域、一源極區域及一汲極區域且設置在第一背面絕緣層上之半導體膜、設置在通道區域之上的閘極介電層、設置在閘極介電層之上的閘電極、設置在源極區域上並接觸第一主供電配線之源極接觸件，以及設置在汲極區域上並接觸第一局部供電配線之汲極接觸件。在前述及/或以下實施例中之一或更多者中，自半導體膜量測之源極接觸件的高度小於自半導體膜量測之閘電極的高度。在前述及/或以下實施例中之一或更多者中，自半導體膜量測之源極接觸件的高度等於自半導體膜量測之閘電極的高度。在前述及/或以下實施例中之一或更多者中，背面電力輸送電路進一步包括嵌入第一背面絕緣層中之導電襯墊，此導電襯墊經由第二矽通孔設置並耦接至主電路，且導電襯墊連接至閘電極。在前述及/或以下實施例中之一或更多者中，第一及第二主供電配線以及第一局部供電配線在第一方向上延伸，第一主供電配線在平面圖中沿與第一方向交叉之第二方向設置在第一局部供電配線與第二主供電配線之間，且第一主供電配線及導電襯墊在第一方向上對準。在前述及/或以下實施例 中之一或更多者中，第一及第二主供電配線以及第一局部供電配線在第一方向上延伸，第一主供電配線在平面圖中沿與第一方向交叉之第二方向設置在第一局部供電配線與第二主供電配線之間，且第二主供電配線及導電襯墊在第一方向上對準。在前述及/或以下實施例中之一或更多者中，主電路包括複數個半導體鰭片，及覆蓋此些半導體鰭片之底部部分的第一正面絕緣層，以及嵌入第一正面絕緣層中之複數個內埋式導電配線，且第一矽通孔耦接至此些內埋式導電配線中之一者。
根據本揭示案之另一態樣，一種半導體元件包括基板、設置在基板之前表面之上的主電路，以及設置在基板之後表面之上的背面電力輸送電路。背面電力輸送電路包括設置在基板之後表面之上的第一背面絕緣層、用於供應第一電壓之第一主供電配線、用於供應第二電壓之第二主供電配線、用於供應第一電壓之第三主供電配線、第一局部供電配線、耦接至第一主供電配線及第一局部供電配線之第一開關，及耦接至第三主供電配線及第一局部供電配線之第二開關。第一、第二及第三主供電配線及第一局部供電配線嵌入第一背面絕緣層中，且第一局部供電配線經由穿過基板之第一矽通孔耦接至主電路以供應第一電壓。在前述及/或以下實施例中之一或更多者中，第一、第二及第三主供電配線以及第一局部供電配線在第一方向上延伸，第一局部供電配線在平面圖中沿與第一方向交叉之第二方向設置在第一主供電配線與第三主供電配線之間，且第一 主供電配線或第三主供電配線設置在第一局部供電配線與第二主供電配線之間。在前述及/或以下實施例中之一或更多者中，背面電力輸送電路包括半導體膜，此半導體膜設置在第一背面絕緣層上且在平面圖中與第一及第三主供電配線及第一局部供電配線重疊，第一開關及第二開關為薄膜電晶體，第一開關包括半導體膜之作為通道區域、源極區域及汲極區域的一部分、設置在通道區域之上的閘極介電層、設置在閘極介電層之上的閘電極、設置在源極區域上並接觸第一主供電配線之源極接觸件，以及設置在汲極區域之上並接觸第一局部供電配線之汲極接觸件，且第二開關包括半導體膜之作為通道區域、源極區域及汲極區域的另一部分、設置在通道區域之上的閘極介電層、設置在閘極介電層之上的閘電極、設置在源極區域上並接觸第三主供電配線之源極接觸件，以及與第一開關共享之汲極接觸件。在前述及/或以下實施例中之一或更多者中，自半導體膜量測之第一及第二開關中之每一者的源極接觸件的高度小於自半導體膜量測之第一及第二開關中之每一者的閘電極的高度。在前述及/或以下實施例中之一或更多者中，自半導體膜量測之第一及第二開關中之每一者的源極接觸件的高度等於自半導體膜量測之第一及第二開關中之每一者的閘電極的高度。在前述及/或以下實施例中之一或更多者中，背面電力輸送電路進一步包括嵌入第一背面絕緣層中之導電襯墊，此導電襯墊經由第二矽通孔設置並耦接至主電路，且導電襯墊連接至第一及第二開關中之每一者的 閘電極。在前述及/或以下實施例中之一或更多者中，第二主供電配線及導電襯墊在第一方向上對準，主電路包括複數個半導體鰭片，及覆蓋此些半導體鰭片之底部部分的第一正面絕緣層，以及嵌入第一正面絕緣層中之複數個內埋式導電配線，且第一矽通孔耦接至此些內埋式導電配線中之一者。
根據本揭示案之另一態樣，一種半導體元件包括基板、設置在基板之前表面之上的主電路，以及設置在基板之後表面之上的背面電力輸送電路。主電路包括複數個半導體鰭片及覆蓋此些半導體鰭片之底部部分的第一正面絕緣層；複數個互補式金氧半導體場效電晶體，其中每一者包括此些半導體鰭片中之一對、閘電極及源極/汲極區域；以及嵌入第一正面絕緣層中之複數個內埋式導電配線。背面電力輸送電路包括用於供應第一電壓之第一主供電配線、用於供應第二電壓之第二主供電配線、第一局部供電配線，以及耦接至第一主供電配線及第一局部供電配線之第一開關。第二主供電配線與此些內埋式導電配線中之一者重疊且藉由穿過基板之一或更多個矽通孔與其連接，第一局部供電配線與此些內埋式導電配線中之一者重疊且藉由穿過板之一或更多個矽通孔與其連接，且在平面圖中無矽通孔與第一主供電配線重疊。在前述及/或以下實施例中之一或更多者中，此些半導體鰭片及此些內埋式導電配線在第一方向上延伸，第一及第二主供電配線以及第一局部供電配線在第一方向上延伸，且第一主供電配線在平面圖中沿與 第一方向交叉之第二方向設置在第一局部供電配線與第二主供電配線之間。在前述及/或以下實施例中之一或更多者中，背面電力輸送電路進一步包括經由矽通孔耦接至主電路之導電襯墊，且此導電襯墊連接至閘電極且在第一方向上與第二主供電配線對準。在前述及/或以下實施例中之一或更多者中，此些半導體鰭片包括n型鰭片及p型鰭片，且第一主供電配線在平面圖中設置在一個n型鰭片與一個p型鰭片之間。
根據本揭示案之另一態樣，在一種製造半導體元件之方法中，在第一基板之正面處形成正面電路。將具有絕緣層之第二基板附接至第一基板之正面。形成穿過第一基板之矽通孔，以連接至正面電路。形成背面供電配線。在背面供電配線之上形成第一層間介電層。在第一層間介電層之上形成薄膜電晶體，以在背面供電配線中之一者與背面供電配線中之另一者之間切換電力供應。在前述及/或以下實施例中之一或更多者中，在薄膜電晶體之上形成第二層間介電層，並形成待連接至外部及額外配線之電極。在前述及/或以下實施例中之一或更多者中，正面電路包括鰭式場效電晶體、內埋式導電配線及多層配線結構。在前述及/或以下實施例中之一或更多者中，矽通孔中之一或更多者形成為連接至內埋式導電配線中之一或更多者。在前述及/或以下實施例中之一或更多者中，矽通孔中之一或更多者連接至正面電路之其他電路元件而不是內埋式導電配線。
前文概述了若干實施例或實例之特徵，使得熟習此項技藝者可較佳理解本揭示案之態樣。熟習此項技藝者應了解，他們可容易地使用本揭示案作為設計或修改用於實現相同目的及/或達成本文中所介紹之實施例或實例之相同優勢的其他製程及結構之基礎。熟習此項技藝者亦應認識到，此些等效構造不脫離本揭示案之精神及範疇，且他們可在不脫離本揭示案之精神及範疇的情況下在本文中作出各種改變、代替及替換。
1010:主基板
1020:鰭片結構
1050:導電材料
1060:閘電極
1100:互連層
1210:第二基板
1220:絕緣層
1230:第一背面層間介電層
1240:矽通孔
1250:供電配線
1255:背面介層孔
1260:額外背面配線
1265:電極

Claims (10)

  1. 一種半導體元件，包括：一基板；一主電路，該主電路設置在該基板之一前表面之上；以及一背面電力輸送電路，該背面電力輸送電路設置在該基板之一後表面之上，其中：該背面電力輸送電路包括：一第一背面絕緣層，該第一背面絕緣層設置在該基板之該後表面之上；一第一主供電配線，該第一主供電配線用於供應一第一電壓；一第二主供電配線，該第二主供電配線用於供應一第二電壓；一第一局部供電配線；以及一第一開關，該第一開關耦接至該第一主供電配線及該第一局部供電配線，該第一主供電配線、該第二主供電配線及該第一局部供電配線嵌入該第一背面絕緣層中，該第一局部供電配線經由穿過該基板之一第一矽通孔耦接至該主電路以供應該第一電壓。
  2. 如請求項1所述之半導體元件，其中該開關為一薄膜電晶體，包括：一半導體膜，該半導體膜具有一通道區域、一源極區域 及一汲極區域並設置在該第一背面絕緣層上；一閘極介電層，該閘極介電層設置在該通道區域之上；一閘電極，該閘電極設置在該閘極介電層之上；一源極接觸件，該源極接觸件設置在該源極區域上並接觸該第一主供電配線；以及一汲極接觸件，該汲極接觸件設置在該汲極區域上並接觸該第一局部供電配線。
  3. 如請求項2所述之半導體元件，其中自該半導體膜量測之該源極接觸件的一高度小於自該半導體膜量測之該閘電極的一高度。
  4. 如請求項2所述之半導體元件，其中自該半導體膜量測之該源極接觸件的一高度等於自該半導體膜量測之該閘電極的一高度。
  5. 一種半導體元件，包括：一基板；一主電路，該主電路設置在該基板之一前表面之上；以及一背面電力輸送電路，該背面電力輸送電路設置在該基板之一後表面之上，其中：該背面電力輸送電路包括：一第一背面絕緣層，該第一背面絕緣層設置在該基板 之該後表面之上；一第一主供電配線，該第一主供電配線用於供應一第一電壓；一第二主供電配線，該第二主供電配線用於供應一第二電壓；一第三主供電配線，該第三主供電配線用於供應該第一電壓；一第一局部供電配線；一第一開關，該第一開關耦接至該第一主供電配線及該第一局部供電配線；以及一第二開關，該第二開關耦接至該第三主供電配線及該第一局部供電配線，該第一、第二及第三主供電配線及該第一局部供電配線嵌入該第一背面絕緣層中，該第一局部供電配線經由穿過該基板之一第一矽通孔耦接至該主電路以供應該第一電壓。
  6. 如請求項5所述之半導體元件，其中：該第一主供電配線、該第二主供電配線及該第三主供電配線以及該第一局部供電配線在一第一方向上延伸，該第一局部供電配線在平面圖中沿與該第一方向交叉之一第二方向設置在該第一主供電配線與該第三主供電配線之間，以及該第一主供電配線或該第三主供電配線設置在該第一局部供電配線與該第二主供電配線之間。
  7. 如請求項6所述之半導體元件，其中：該背面電力輸送電路包括一半導體膜，該半導體膜設置在該第一背面絕緣層上且在平面圖中與該第一主供電配線及該第三主供電配線及該第一局部供電配線重疊，該第一開關及該第二開關為薄膜電晶體，該第一開關包括一半導體膜之作為一通道區域、一源極區域及一汲極區域的一部分、設置在該通道區域之上的一閘極介電層、設置在該閘極介電層之上的一閘電極、設置在該源極區域之上並接觸該第一主供電配線之一源極接觸件，以及設置在該汲極區域之上並接觸該第一局部供電配線之一汲極接觸件，以及該第二開關包括一半導體膜之作為一通道區域、一源極區域及一汲極區域的另一部分、設置在該通道區域之上的一閘極介電層、設置在該閘極介電層之上的一閘電極、設置在該源極區域之上並接觸該第三主供電配線之一源極接觸件，以及與該第一開關共享之一汲極接觸件。
  8. 如請求項7所述之半導體元件，其中自該半導體膜量測之該第一開關及該第二開關中之每一者的該源極接觸件的一高度小於自該半導體膜量測之該第一開關及該第二開關中之每一者的該閘電極的一高度。
  9. 一種半導體元件，包括： 一基板；一主電路，該主電路設置在該基板之一前表面之上；以及一背面電力輸送電路，該背面電力輸送電路設置在該基板之一後表面之上，其中：該主電路包括：複數個半導體鰭片及覆蓋該些半導體鰭片之底部部分的一第一正面絕緣層；複數個互補式金氧半導體場效電晶體，其中每一該些互補式金氧半導體場效電晶體包括該些半導體鰭片中之一對、一閘電極及一源極/汲極區域；以及嵌入該第一正面絕緣層中之複數個內埋式導電配線，該背面電力輸送電路包括：一第一主供電配線，該第一主供電配線用於供應一第一電壓；一第二主供電配線，該第二主供電配線用於供應一第二電壓；一第一局部供電配線；以及一第一開關，該第一開關耦接至該第一主供電配線及該第一局部供電配線，該第二主供電配線與該些內埋式導電配線中之一者重疊且藉由穿過該基板之一或更多個矽通孔與其連接，該第一局部供電配線與該些內埋式導電配線中之一者重疊且藉由穿過該基板之一或更多個矽通孔與其連接，在平面圖中無矽通孔與該第一主供電配 線重疊。
  10. 如請求項9所述之半導體元件，其中：該些半導體鰭片及該些內埋式導電配線在一第一方向上延伸，該第一主供電配線、該第二主供電配線以及該第一局部供電配線在該第一方向上延伸，以及該第一主供電配線在平面圖中沿與該第一方向交叉之一第二方向設置在該第一局部供電配線與該第二主供電配線之間。
TW109132978A 2019-09-30 2020-09-23 包含背面供電電路的半導體元件 TWI738522B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/587,671 2019-09-30
US16/587,671 US11004789B2 (en) 2019-09-30 2019-09-30 Semiconductor device including back side power supply circuit

Publications (2)

Publication Number Publication Date
TW202119576A TW202119576A (zh) 2021-05-16
TWI738522B true TWI738522B (zh) 2021-09-01

Family

ID=74872900

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109132978A TWI738522B (zh) 2019-09-30 2020-09-23 包含背面供電電路的半導體元件

Country Status (5)

Country Link
US (4) US11004789B2 (zh)
KR (1) KR102344126B1 (zh)
CN (1) CN112582406A (zh)
DE (1) DE102019127886B4 (zh)
TW (1) TWI738522B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11004789B2 (en) * 2019-09-30 2021-05-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including back side power supply circuit

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120181596A1 (en) * 2011-01-14 2012-07-19 Micron Technology, Inc. Strings of memory cells having string select gates, memory devices incorporating such strings, and methods of accessing and forming the same
US20160099297A1 (en) * 2013-09-06 2016-04-07 Globalfoundries Inc. Flexible active matrix display
TW201633508A (zh) * 2014-12-19 2016-09-16 台灣積體電路製造股份有限公司 具有不同厚度的堆疊金屬層

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100780750B1 (ko) * 2006-05-11 2007-11-30 한국과학기술원 표준 셀과 파워 게이팅 셀을 이용한 파워 네트워크 및 이를가지는 반도체 장치
US8263497B2 (en) * 2009-01-13 2012-09-11 International Business Machines Corporation High-yield method of exposing and contacting through-silicon vias
US8816476B2 (en) * 2011-04-27 2014-08-26 Alpha & Omega Semiconductor Corporation Through silicon via processing techniques for lateral double-diffused MOSFETS
US9412871B2 (en) * 2013-03-08 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with channel backside passivation layer device and method
EP2913847B1 (en) * 2014-02-28 2018-04-18 LFoundry S.r.l. Method of fabricating a semiconductor device and semiconductor product
KR20170018813A (ko) * 2014-06-16 2017-02-20 인텔 코포레이션 관통 실리콘 비아들(ｔｖｓ)의 사용 없이 로직 다이에의 메모리 다이의 직접 통합을 위한 방법
CN106575620A (zh) 2014-06-16 2017-04-19 英特尔公司 具有集成高电压器件的硅管芯
WO2017052626A1 (en) * 2015-09-25 2017-03-30 Intel Corporation Power gate with metal on both sides
US10325840B2 (en) * 2015-09-25 2019-06-18 Intel Corporation Metal on both sides with power distributed through the silicon
US10380315B2 (en) * 2016-09-15 2019-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and method of forming an integrated circuit
EP3324436B1 (en) 2016-11-21 2020-08-05 IMEC vzw An integrated circuit chip with power delivery network on the backside of the chip
EP3671859A1 (en) 2018-12-20 2020-06-24 IMEC vzw A vertical isolated gate field effect transistor integrated in a semiconductor chip
US11004789B2 (en) * 2019-09-30 2021-05-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including back side power supply circuit

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120181596A1 (en) * 2011-01-14 2012-07-19 Micron Technology, Inc. Strings of memory cells having string select gates, memory devices incorporating such strings, and methods of accessing and forming the same
US20160099297A1 (en) * 2013-09-06 2016-04-07 Globalfoundries Inc. Flexible active matrix display
TW201633508A (zh) * 2014-12-19 2016-09-16 台灣積體電路製造股份有限公司 具有不同厚度的堆疊金屬層

Also Published As

Publication number Publication date
DE102019127886B4 (de) 2021-11-18
US11742285B2 (en) 2023-08-29
DE102019127886A1 (de) 2021-04-01
CN112582406A (zh) 2021-03-30
US20210098361A1 (en) 2021-04-01
KR102344126B1 (ko) 2021-12-29
US20210265260A1 (en) 2021-08-26
KR20210038814A (ko) 2021-04-08
US11004789B2 (en) 2021-05-11
TW202119576A (zh) 2021-05-16
US20230361028A1 (en) 2023-11-09
US20230387006A1 (en) 2023-11-30

Similar Documents

Publication Publication Date Title
TWI761955B (zh) 包含背面電源電路的半導體元件
TWI740447B (zh) 具有標準單元的半導體元件及其製造方法
JP6113500B2 (ja) 半導体装置及び半導体装置の製造方法
US20210296185A1 (en) Semiconductor device and manufacturing method thereof
US20210375891A1 (en) Semiconductor chip
TWI775278B (zh) 半導體裝置及其製作方法
TW202221899A (zh) 半導體裝置
US20230361028A1 (en) Semiconductor device including back side power supply circuit
TWI787083B (zh) 半導體裝置以及其形成方法
TW201826419A (zh) 半導體裝置及製造半導體裝置之方法
KR102437248B1 (ko) 반도체 디바이스 및 방법
US20210408049A1 (en) Semiconductor chip
TWI789725B (zh) 半導體晶片
US12040270B2 (en) Semiconductor device including back side power supply circuit
CN221008951U (zh) 集成电路
US20240072046A1 (en) Semiconductor structure with reduced parasitic capacitance and method for manufacturing the same
US20230389324A1 (en) Ferroelectric-based memory device and method of forming the same
US20210320061A1 (en) Contact formation method and related structure
CN115602630A (zh) 半导体结构及其形成方法
CN117096099A (zh) 半导体结构及其形成方法
TW202341286A (zh) 半導體裝置及其形成方法