CN112582406A - 半导体器件 - Google Patents

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Abstract

一种半导体器件包括：衬底；主电路，设置在衬底的正面上方；以及背面功率输送电路，设置在衬底的背面上方。背面功率输送电路包括：第一主电源布线，用于提供第一电压；第二主电源布线，用于提供第二电压；第一局部电源布线；以及第一开关，连接至第一主电源布线和第一局部电源布线。第一主电源布线、第二主电源布线、以及第一局部电源布线埋至设置在衬底的背面上方的第一背面绝缘层中。第一局部电源布线通过穿过衬底的第一贯穿硅通孔(TSV)连接至主电路，用以提供第一电压。

Description

半导体器件
技术领域
本申请的实施例提供了半导体器件。
背景技术
随着半导体器件的尺寸变小，标准单元的单元高度也变小。单元高度通常定义为两条电源线VDD和VSS之间的周期距离(间距)，并且通常由鳍部结构和/或金属线的数量和间距来确定。单元高度也称为轨道高度。典型的轨道高度是7.5T、6.5T、或者5.5T，其中T是在标准单元上方延伸的金属线的最小间距。当前需要缩小到4.5T或者4T，以进一步减小半导体器件的尺寸。
发明内容
本申请的实施例提供一种半导体器件，包括：衬底；主电路，设置在衬底的正面上方；以及背面功率输送电路，设置在衬底的背面上方，其中：背面功率输送电路包括：第一背面绝缘层，设置在衬底的背面上方；第一主电源布线，用于提供第一电压；第二主电源布线，用于提供第二电压；第一局部电源布线；以及第一开关，连接至第一主电源布线和第一局部电源布线；第一主电源布线、第二主电源布线、以及第一局部电源布线埋至第一背面绝缘层中，并且第一局部电源布线通过穿过衬底的第一贯穿硅通孔(TSV)连接至主电路，用以提供第一电压。
本申请的实施例提供一种半导体器件，包括：衬底；主电路，设置在衬底的正面上方；以及背面功率输送电路，设置在衬底的背面上方，其中：背面功率输送电路包括：第一背面绝缘层，设置在衬底的背面上方；第一主电源布线，用于提供第一电压；第二主电源布线，用于提供第二电压；第三主电源布线，用于提供第一电压；第一局部电源布线；第一开关，连接至第一主电源布线和第一局部电源布线；以及第二开关，连接至第三主电源布线和第一局部电源布线；第一主电源布线、第二主电源布线、第三主电源布线、以及第一局部电源布线埋至第一背面绝缘层中，并且第一局部电源布线通过穿过衬底的第一贯穿硅通孔(TSV)连接至主电路，用以提供第一电压。
本申请的实施例提供一种半导体器件，包括：衬底；主电路，设置在衬底的正面上方；以及背面功率输送电路，设置在衬底的背面上方，其中：主电路包括：多个半导体鳍部和覆盖多个半导体鳍部的底部的第一正面绝缘层；多个CMOS FET，每个CMOS FET包括栅极电极、源极/漏极区、和一对多个半导体鳍部；以及多个掩埋导电布线，埋至第一正面绝缘层中；背面功率输送电路包括：第一主电源布线，用于提供第一电压；第二主电源布线，用于提供第二电压；第一局部电源布线；以及第一开关，连接至第一主电源布线和第一局部电源布线；第二主电源布线与多个掩埋导电布线中的一个重叠，并且通过穿过衬底的一个或者多个贯穿硅通孔(TSV)连接至掩埋导线布线；第一局部电源布线与多个掩埋导电布线中的一个重叠，并且通过穿过衬底的一个或者多个TSV连接至掩埋导线布线；并且在平面图中没有TSV与第一主电源布线重叠。
本申请的实施例提供了包括背面电源电路的半导体器件。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据本发明的实施例的半导体器件的电路图；
图2A示出了根据本发明的实施例的背面电源电路的布局；图2B和图2C示出了根据本发明的实施例的背面电源电路的截面图；
图3A示出了根据本发明的实施例的背面电源电路的布局；图3B和图3C示出了根据本发明的实施例的背面电源电路的截面图；
图4A示出了根据本发明的实施例的背面电源电路的布局；图4B、图4C、和图4D示出了根据本发明的实施例的背面电源电路的截面图；
图5A、图5B、图5C、和图5D示出了图示根据本发明的实施例的背面电源电路的制造操作的截面图；
图6A、图6B、图6C、和图6D示出图示根据本发明的实施例的背面电源电路的制造操作的截面图；
图7A示出了根据本发明的实施例的背面电源电路的布局；图7B、图7C、和图7D示出了根据本发明的实施例的背面电源电路的截面图；
图8、图9、图10、图11A、图11B、图12A、和图12B示出了根据本发明的实施例的正面电路和背面电源电路的布局；
图13A、图13B、和图13C示出了图示根据本发明的实施例的正面电路的掩埋电源线的制造操作的截面图；
图14A、图14B、和图14C示出了图示根据本发明的实施例的正面电路的掩埋电源线的制造操作的截面图；
图15A、图15B、和图15C示出了图示根据本发明的实施例的正面电路的掩埋电源线的制造操作的各种视图；
图16A、图16B、和图16C示出了图示根据本发明的实施例的正面电路的掩埋电源线的制造操作的截面图；
图17A和图17B示出了图示根据本发明的实施例的正面电路的掩埋电源线的制造操作的各种视图；
图18A、图18B、和图18C示出了图示根据本发明的实施例的具有背面电源电路的半导体器件的制造操作的截面图；
图19A、图19B、和图19C示出了图示根据本发明的实施例的具有背面电源电路的半导体器件的制造操作的截面图；
图20示出了根据本发明的实施例的具有背面电源电路的半导体器件的制造操作的流程。
具体实施方式
应该理解，以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实施例或者实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，例如，元件的尺寸不限于所公开的范围或者值，而是可以取决于工艺条件和/或装置的期望特性。另外，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简化和清楚的目的，图中各个部件可以按不同比例任意绘制。在附图中，为了简化的目的，可以省略一些层/部件。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以容易地描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。另外，术语“由…制成”可以表示“包括”或者“由…组成”。另外，在以下制造工艺中，在所描述的操作之中/之间可能存在一个或者多个附加操作，并且可以改变操作顺序。在以下实施例中，术语“上部”、“上方”、和/或“在…之上”是沿着自正面和背面的距离增加的方向来定义。关于一个实施例所阐释的材料、构造、尺寸、工艺、和/或操作在其他实施例中可以采用，并且可以省略对其的详细描述。
对于用于高速操作的半导体器件和/或用于移动终端的半导体器件而言，在诸如集成电路(IC)的半导体器件中的功耗的最小化问题是关键问题。已经提出了各种降低功耗的技术，但是由于用于控制功率的附加电路，使得其中许多技术需要较大的芯片面积。一种这样的技术包括提供虚拟电源线(VVDD和/或VVSS)以及在主电源线(VDD和/或VSS)和虚拟电源线之间添加头部开关和/或脚部开关。虚拟电源线可以称为局部电源线，而主电源线可以称为全局电源线。注意，VDD通常是比VSS高的电势(电压)，并且在一些实施例中，VSS连接至地(0V)。可以通过关断连接至半导体器件中的非有源功能电路的头部开关/脚部开关来降低功耗。
图1示出了根据本发明的实施例的半导体器件的电路图。如图1所示，将p型MOSFET用作头部开关用以切断至局部VDD的电源，并且将n型MOS用作脚部开关用以切断至局部VSS的电源，该VSS进一步向一个或者多个标准单元STDC的块供电，每个标准单元STDC包括功能电路(例如，CMOS反相器)。在一些实施例中，不使用脚部开关，标准单元直接连接至VSS。在其他实施例中，不使用头部开关，标准单元直接连接至VDD。在一些实施例中，如图1所示，第一主电源线VDD连接至VDD产生电路(VDD源)，该VDD产生电路产生诸如0.5V、0.8V、1.0V、1.2V、1.8V、2.4V、3.3V、或者5.0V的电压。在一些实施例中，第二主电源线VSS连接至VSS产生电路(VSS源)，该VSS产生电路产生低于VDD的电压，或者接地。如图1所示，局部电源线VVDD和/或VVSS分成多个局部电源线，每个局部电源线连接一个或者多个标准单元STDC作为单元块。因此，可以逐块地控制至标准单元的供电。另外，在一些实施例中，标准单元STDC包括内部电源线(总线)INT，并且局部电源线VVDD通过或者不通过开关连接至内部电源线。
在本发明中，半导体器件包括衬底、在衬底的正面上方布置的主电路、以及在衬底的背面上方布置的背面功率输送电路。正面电路包括标准单元的功能电路。背面功率输送电路包括第一主电源线VDD、第二主电源线VSS、以及局部电源线VVDD。另外，背面功率输送电路包括连接至第一主电源线VDD和局部电源线VVDD的一个或者多个开关，以使第一主电源线VDD连接至局部电源线VVDD，或者使第一主电源线VDD从局部电源线VVDD断开。正面主电路包括下文阐释的一个或者多个掩埋导线，并且局部电源线VVDD通过一个或者多个穿过衬底的贯穿硅通孔(TSV)连接至主电路的掩埋导线中的一个。
图2A示出了根据本发明的实施例的背面电源电路的布局，图2B和图2C示出了根据本发明的实施例的背面电源电路的截面图。图2B对应于图2A的线X1-X1，图2C对应于图2A的线X2-X2。
如图2B和图2C所示，在形成于衬底10的背面上的背面绝缘层130中埋入背面金属布线120。如图2A至图2C所示，背面金属布线120包括第一主电源布线(线)VDD、第二主电源布线(线)VSS、以及局部电源布线(线)VVDD。在一些实施例中，两个第一主电源布线VDD设置在局部电源布线VVDD的两侧。第一主电源布线、第二主电源布线、以及局部电源布线沿着Y方向延伸，第一主电源布线VDD中的一个沿着X方向设置在局部电源布线VVDD与第二主电源布线VSS之间。在一些实施例中，布线VSS、VDD、VVDD、和VDD以恒定的间距P1布置，并且布线VSS、VDD、VVDD、和VDD的布置沿着X方向重复，使得所有布线以恒定的间距布置。在一些实施例中，布线VSS、VDD、VVDD、和VDD的宽度都相同。
如图2B和图2C所示，第二主电源布线VSS通过贯穿硅通孔(TSV)100连接至在衬底10的正面形成的掩埋导电布线(线)60。在一些实施例中，如图2A所示，两个或者多个TSV100沿着Y方向以恒定的间距P2布置。类似地，如图2B和图2C所示，局部电源布线VVDD通过TSV100连接至另一掩埋导电布线60。在一些实施例中，如图2A所示，两个或者多个TSV100沿着Y方向以恒定的间距P2布置。如图2A所示，在一些实施例中，未布置与第一主电源布线VDD重叠的TSV。因此，第一主电源布线VDD仅通过局部电源布线VVDD电连接至正面电路。掩埋导电布线也可以称为掩埋电源线。
背面电源电路还包括诸如晶体管的开关。在一些实施例中，该晶体管是诸如薄膜晶体管(TFT)的场效应晶体管(FET)。TFT包括作为TFT有源区的半导体层，还包括源极区、漏极区、和栅极电极。在一些实施例中，如图3A所示，TFT有源区(半导体层)布置在第一主电源布线VDD和局部电源布线VVDD上方，或者进行图案化以布置在第一主电源布线VDD和局部电源布线VVDD上方。如图2B和图2C所示，TFT的源极区连接至第一主电源布线VDD中的一个或者两个，TFT的漏极区连接至局部电源布线VVDD。如图2A所示，在平面图中，栅极电极位于第一主电源布线VDD和局部电源布线VVDD之间。栅极电极连接至由与布线VSS、VDD、和VVDD相同的布线层形成的栅极接触焊盘PG，并且如图2B所示，栅极接触焊盘PG通过TSV100连接至掩埋导电布线60。连接至栅极接触焊盘PG的掩埋导电布线60还通过源极/漏极接触图案50连接至设置在衬底10的正面的p型FET和n型FET的漏极(或者源极)。在一些实施例中，p型和n型FET是鳍式FET(FinFET)，每个都包括由一个或者多个绝缘层30覆盖的一个或者多个鳍式结构20。作为由p型和n型FinFET形成的CMOS逻辑控制电路的输出，通过TSV100和栅极接触焊盘PG，将栅极控制信号提供至TFT的栅极电极。
在一些实施例中，如图2A所示，栅极接触焊盘PG是与第一主电源布线VDD分离并且沿着Y方向与第一主电源布线VDD对准的岛状图案。在一些实施例中，如图2A和图2B所示，沿着线X1-X1，TSV100的间距P3与布线的间距P1相同，是其他位置中TSV的间距P4的一半。在一些实施例中，取决于正面电路的设计规则，布线的间距P1在约40nm至约120nm的范围内，在其他实施例中在约60nm至约100nm的范围内。
如图2B和图2C所示，连接至第二主电源布线VSS的TSV100连接至设置在n型FET之间的掩埋导电布线60，连接至第二局部电源布线VVDD的TSV100连接至设置在p型FET之间的掩埋导电布线60。另外，连接至栅极接触焊盘PG的TSV100位于n-FET和p-FET之间，因此可以将CMOS逻辑控制电路的输出直接连接至TSV100。
图3A示出了根据本发明的实施例的背面电源电路的布局，图3B和图3C示出了根据本发明的实施例的背面电源电路的截面图。图3B和图3C对应于图3A的线X3-X3。关于前述实施例所阐释的材料、构造、尺寸、工艺、和/或操作在以下实施例中可以采用，并且可以省略对其的详细描述。
在图3A至图3C的实施例中，不同于图2A至图2B的实施例，所有TSV100沿着X方向以间距P4布置，该间距P4是布线的间距P1的两倍。如图3A所示，栅极接触焊盘PG设置在第二主电源布线VSS的一端，并且沿着Y方向与第二主电源布线VSS对准。如图3B和图3C所示，连接至栅极接触焊盘PG的TSV100连接至位于相同导电类型的FET(例如，n型FET)之间的掩埋导电布线60。因此，为了接收从CMOS逻辑控制电路输出的栅极控制信号，可以如图3B所示利用在FinFET上方形成的一个或者多个布线55，或者可以如图3C所示利用连接p型FET和n型FET的漏极的长的源极/漏极接触图案52。就形成TSV100而言，该构造易于图2A的构造，因为没有半间距TSV。
图4A示出了根据本发明的实施例的背面电源电路的布局，图4B、图4C、和图4D示出了根据本发明的实施例的背面电源电路的截面图。图4A是类似于图3的布局，示出了TFT结构，并且还示出了导电图案150。图4B对应于图4A的线Y1-Y1，图4C对应于图4A的线Y2-Y2，图4D对应于图4A的线X4-X4。关于前述实施例所阐释的材料、构造、尺寸、工艺、和/或操作在以下实施例中可以采用，并且可以省略对其的详细描述。在图4A中，省略了TSV。
TFT包括作为TFT有源区的半导体层140，还包括源极区、漏极区、和栅极电极。在一些实施例中，如图4A所示，TFT有源区(半导体层)布置在第一主电源布线VDD和局部电源布线VVDD上方，或者进行图案化以布置在第一主电源布线VDD和局部电源布线VVDD上方。
如截面图所示，在第一背面层间介电(ILD)层132上设置布线120，并且在形成在布线120上方的第二背面ILD层134上方形成半导体层140。从而，布线120掩埋在ILD层132和ILD层134中。ILD层包括二氧化硅(SiO2)、SiON、SiOC、以及SiOCN或者其他适当的绝缘材料中的一种或者多种。
半导体层140包括晶体、多晶、或者非晶半导体中的一种或者多种，这些半导体是硅(Si)、硅锗(SiGe)、铟镓锌氧化物(IGZO)、Ga2O3、MoS2、和WSe2。取决于驱动电流要求、击穿电压要求、或者其他电路设计，在一些实施例中，半导体层140的厚度在约5nm至约50nm的范围内，在其他实施例中，在约10nm至约20nm的范围内。在一些实施例中，在平面图中，半导体层140沿着X方向的尺寸在约180nm至约300nm的范围内，以覆盖两个第一主电源布线VDD和局部电源线VVDD。在一些实施例中，半导体层140沿着Y方向的尺寸为约1μm至约20μm或者更大。可以通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)、或者任何其他适当的膜形成方法来形成半导体层140。
在半导体层140的沟道区上方设置栅极介电层142，在栅极介电层142上方设置栅极电极145。在一些实施例中，栅极介电层142包括一个或者多个高k介电层(例如，所具有的介电常数大于3.9)。例如，一个或者多个栅极介电层可以包括Hf、Al、Zr、其组合、以及其多层的金属氧化物或者硅酸盐的一层或者多层。其他适当的材料包括金属氧化物、金属合金氧化物、以及其组合形式的La、Mg、Ba、Ti、Pb、Zr。示例性材料包括MgOx、BaTixOy、BaSrxTiyOz、PbTixOy、PbZrxTiyOz、SiCN、SiON、SiN(Si3N4)、Al2O3、La2O3、Ta2O3、Y2O3、HfO2、ZrO2、GeO2、HfxZr1-xO2、Ga2O3、Gd2O3、TaSiO2、TiO2、HfSiON、YGexOy、YSixOy、和LaAlO3等。在某些实施例中，使用HfO2、ZrO2、和/或HfxZr1-xO2。栅极介电层142的形成方法包括分子束沉积(MBD)、ALD、PVD、CVD、或者任何其他适当的方法。在一些实施例中，栅极介电层142具有约1.0nm至约5.0nm的厚度。栅极电极145包括一种或者多种导电材料，例如W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Co、Mo、Pd、Ni、Re、Ir、Ru、Pt、和Zr。可以通过ALD、PVD、CVD、镀敷、或者任何其他适当的方法来形成栅极电极145。另外，如图4D所示，在栅极电极145的相对侧面上形成有栅极侧壁间隔件148。
在半导体层140的源极区和漏极区上形成源极/漏极接触件150。如图4B所示，源极/漏极接触件150连接至设置在源极/漏极接触件150下方的对应的布线120。从而，半导体层140的源极区分别通过源极/漏极接触件150连接至第一主电源布线VDD，并且半导体层140的漏极区通过源极/漏极接触件150连接至局部电源布线VVDD。另外，栅极接触件152形成在栅极电极145上方，并且连接栅极电极145和栅极接触焊盘PG。栅极接触件152和源极/漏极接触件150包括一种或者多种导电材料，例如W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Co、Mo、Pd、Ni、Re、Ir、Ru、Pt、和Zr。可以通过ALD、PVD、CVD、镀敷、或者任何其他适当的方法形成栅极接触件152和源极/漏极接触件150。栅极接触件152通过层间介电层与第一主电源布线VDD隔离。
图5A、图5B、图5C、和5D示出了图示根据本发明的实施例的用于制造源极/漏极接触件150的操作的截面图。如图5A所示，在形成栅极电极145和栅极侧壁间隔件148之后，形成第三背面ILD层136。ILD层136包括二氧化硅(SiO2)、SiON、SiOC、以及SiOCN或者其他适当的绝缘材料中的一种或者多种。
然后，如图5B所示，形成接触件开口137，以暴露半导体层140的源极/漏极区。如图5C所示，在接触件开口中形成一个或者多个导电材料层，然后实施平坦化操作，以形成源极/漏极接触件150。在一些实施例中，如图5D所示，使填充的导电材料层进一步凹进，使得从半导体层140测量的源极/漏极接触件150的高度小于从半导体层140测量的栅极电极145的高度。形成一个或者多个附加介电层，以覆盖凹进的源极/漏极接触件150。
图6A、图6B、图6C、和图6D示出图示根据本发明的另一实施例的用于制造源极/漏极接触件150的操作的截面图。图6A与图5A相同。如图6B所示，形成开口139，以暴露半导体层140的栅极电极和源极/漏极区。如图6C所示，在开口中形成一个或者多个导电材料层，然后如图6D所示实施平坦化操作，以形成源极/漏极接触件150。在一些实施例中，如图6D所示，从半导体层140测量的源极/漏极接触件150的高度与从半导体层140测量的栅极电极145的高度相同。形成一个或者多个附加介电层，以覆盖源极/漏极接触件150和栅极电极145。
图7A示出了根据本发明的实施例的背面电源电路的布局；图7B、图7C、和图7D示出了根据本发明的实施例的背面电源电路的截面图。图7B对应于图7A的线Y3-Y3，图7C对应于图7A的线Y4-Y4，图7D对应于图7A的线X5-X5。关于前述实施例所阐释的材料、构造、尺寸、工艺、和/或操作在以下实施例中可以采用，并且可以省略对其的详细描述。在图7A中，省略了TSV。
在图7A至图7D的实施例中，如图7A所示，半导体层包括多个条带状或者鳍状的半导体层141。在一些实施例中，条带状的半导体层141的宽度W在约10nm至约100nm的范围内，并且相邻的半导体层141之间的间隔在约10nm至约40nm的范围内。在一些实施例中，半导体层141的厚度在约10nm至约40nm的范围内。
在本实施例的构造中，如图7B所示，源极/漏极接触件150至布线120的接触面积比图4B所示的结构的接触面积更大。另外，通过使用条带状或者鳍状的半导体层141，与图4A至图4D的结构相比，可以增强栅极控制。
图8、图9、图10、图11A、图11B、图12A、和图12B示出了根据本发明的实施例的正面电路和背面电源电路的布局。
图8示出了图示电源布线VDD、VVDD和VSS、以及栅极接触焊盘PG和TFT区的布局。晶胞是正面电路的区域，其通过局部电源布线VVDD来供电，该局部电源布线VVDD由通过一个栅极接触焊盘PG提供的一个栅极控制信号来控制。在一些实施例中，取决于正面电路的设计规则，晶胞的沿着X方向的尺寸Lx在约240nm至约400nm的范围内。在一些实施例中，晶胞的沿着Y方向的尺寸Ly在约1μm至约20μm的范围内。
图9示出了图示TSV100和电源布线VDD、VVDD和VSS、以及栅极接触焊盘PG和TFT区的布局。在一些实施例中，TSV100以具有X方向间距P4和Y方向间距P2的矩阵来布置。间距P4等于电源布线120的间距。在一些实施例中，P2＝P4。在一些实施例中，间距P2在约120nm至约480nm的范围内。在第一主电源布线VDD下面未提供TSV。
图10示出了图示与TSV100、电源布线VDD、VVDD和VSS、以及栅极接触焊盘PG和TFT区一起形成在衬底正面的掩埋导电布线60的布局。掩埋导电布线60与局部电源线VVDD和第二主电源线VSS重叠。另外，掩埋导电布线60的岛状部分设置为与栅极接触焊盘PG重叠。
图11A和图11B示出了还图示与掩埋导电布线60、TSV100、电源布线VDD、VVDD和VSS、以及栅极接触焊盘PG和TFT区一起形成在衬底正面的鳍状结构的布局。如图11A和图11B所示，鳍状结构20包括用于n型FinFET的鳍状结构NFIN和用于p型FinFET的鳍状结构PFIN。如图11A所示，每个鳍状结构设置在两个相邻的电源布线120之间的对应区域处。在图11A中，在平面图中，一对一个n型鳍状结构NFIN和一个p型鳍状结构PFIN设置在局部电源线VVDD和第二主电源线VSS之间的对应区域处，并且将第一主电源线VDD夹在中间。
在图11B中，在平面图中，一组两个n型鳍状结构NFIN和两个p型鳍状结构PFIN设置在局部电源线VVDD和第二主电源线VSS之间的对应区域处，并且将第一主电源线VDD夹在中间，以提供更高的电流容量。
图12A和图12B示出了还图示正面栅极电极70和正面源极/漏极接触图案50的布局。衬底背面上的局部电源布线VVDD通过TSV100连接至位于正面的掩埋导电布线60，并且掩埋导电布线60通过源极/漏极接触图案50连接至p型鳍部PFIN。衬底背面上的第二主电源布线VSS通过TSV100连接至位于正面的掩埋导电布线60，并且掩埋导电布线60通过源极/漏极接触图案50连接至n型鳍部NFIN。
另外，在一些实施例中，衬底背面上的栅极接触焊盘PG通过TSV100连接至位于正面的掩埋导电布线60的岛状图案，并且岛状的掩埋导电布线60通过源极/漏极接触图案52连接至p型鳍部PFIN和n型鳍部NFIN，以接收栅极控制信号。
通过使用栅极控制信号，使衬底背面上的TFT导通和截止，以使第一主电源布线VDD和局部电源布线VVDD连接或者断开。当TFT导通时，从VDD源电路提供的电功率(例如，正电势)通过第一主电源布线VDD提供至局部电源布线VVDD，并且进一步通过TSV和掩埋导电布线提供至位于衬底正面上的CMOS电路(例如，标准单元)。由于TFT开关和电源布线位于衬底的背面，因此可以减小标准单元的单元高度。
图13A至图17B示出了根据本发明的实施例的用于掩埋导电布线60的按顺序的制造操作。应当理解，可以在图13A至图17B所示的工艺之前、之中和之后提供附加的操作，并且对于该方法的其他实施例而言，可以将以下描述的一些操作替换或者省略。操作/工艺的顺序可以互换。除非另外说明，否则半导体层和衬底为晶状。
如图13A所示，在主衬底1010的正面上方形成正面电路1000(参见图18A)。正面电路1000包括在主衬底1010上方形成的一个或者多个鳍状结构1020。在一些实施例中，衬底1010通过以下材料制成：适当的元素半导体，例如硅、金刚石、或者锗；适当的合金或者化合物半导体，例如IV组化合物半导体(硅锗(SiGe)、碳化硅(SiC)、碳化硅锗(SiGeC)、GeSn、SiSn、SiGeSn)、III-V组化合物半导体(例如砷化镓(GaAs)、砷化铟镓(InGaAs)、砷化铟(InAs)、磷化铟(InP)、锑化铟(InSb)、砷化镓磷化物(GaAsP)、或者磷化镓铟(GaInP))等。另外，衬底1010可以包括可以进行拉伸以提高性能的外延层(外延层)，和/或可以包括掩埋介电层以形成绝缘体上硅(SOI)结构。
可以通过任何适当的方法来图案化鳍状结构1020。例如，可以使用一种或者多种光刻工艺，包括双图案化工艺或者多图案化工艺，来图案化鳍状结构。通常，双图案化工艺或者多图案化工艺组合了光刻和自对准工艺，允许创建例如与使用单个直接光刻工艺可获得的间距相比具有更小间距的图案。例如，在一个实施例中，使用光刻工艺在衬底上方形成牺牲层并且将其图案化为芯棒。使用自对准工艺沿着芯棒的边形成间隔件。然后去除芯棒，然后可以使用所剩的间隔件来图案化鳍状结构。结合光刻和自对准工艺的多图案化工艺通常使得形成一对鳍状结构。在图13A中，示出了四个鳍状结构1020。但是，鳍片结构的数量不限于四个。在一些实施例中，邻近有源FinFET的鳍状结构1020形成一个或者多个伪鳍状结构。图13A还示出了用于对鳍状结构1020进行图案化的硬掩模1025。
然后，如图13B所示，形成用于浅沟槽隔离(STI)的绝缘层，以使鳍状结构1020埋入其中。绝缘层1030包括一层或者多层绝缘材料，例如通过LPCVD(低压化学气相沉积)、等离子CVD、或者可流动CVD形成的二氧化硅、氮氧化硅、和/或氮化硅。在可流动的CVD中，沉积的是可流动的介电材料而不是硅氧化物。顾名思义，可流动的介电材料可以在沉积过程中“流动”，从而以高纵横比填充间隙或者间隔。通常，将各种化学物质添加至含硅的前体中，以使所沉积的膜流动。在一些实施例中，添加氮氢键。可流动的介电前体、特别是可流动的硅氧化物前体的实例包括硅酸盐、硅氧烷、甲基倍半硅氧烷(MSQ)、倍半硅氧烷氢(HSQ)、MSQ/HSQ、全氢硅氮烷(TCPS)、全氢聚硅氮烷(PSZ)、原硅酸四乙酯(TEOS)、或者甲硅烷基胺，例如三甲硅烷基胺(TSA)。这些可流动的硅氧化物材料可以在多次操作工艺中形成。在沉积可流动的膜之后，使其固化，然后退火以去除不期望的(一些)元素，以形成硅氧化物。当去除不期望的(一些)元素时，可流动的膜可以致密化和收缩。在一些实施例中，执行多次退火工艺。使可流动的膜固化并且退火一次以上。可流动的膜可以掺杂有硼和/或磷。在一些实施例中，可以通过SOG、SiO、SiON、SiON、SiOCN、或者掺氟硅酸盐玻璃(FSG)的一层或者多层来形成隔离绝缘层1030。在一些实施例中，在形成隔离绝缘层1030之前，在衬底1010和鳍状结构1020的底部的侧壁上方形成一层或者多层衬垫层(未示出)。
接下来，如图13C所示，通过使用一种或者多种光刻和蚀刻操作，在隔离绝缘层1030中形成沟槽开口1035。
在一些实施例中，如图14A所示，在沟槽开口中形成衬垫绝缘层1040之后，在沟槽开口中填充导电材料1050。衬垫绝缘层1040包括氧化硅、氮化硅、SiON、SiOC、SiOCN、或者任何其他适当的材料中的一种或者多种。导电材料1050包括一种或者多种导电材料，例如通过ALD、PVD、CVD、镀敷、或者任何其他适当的方法形成的掺杂的多晶硅、W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Co、Mo、Pd、Ni、Re、Ir、Ru、Pt、和Zr。在形成导电材料1050之后，实施平坦化操作，例如化学机械抛光(CMP)操作。
随后，如图14B所示，导电材料1050向下凹进至给定深度，以形成上部开口1045。如图14C所示，上部开口1045填充有绝缘材料1055。绝缘材料1055包括氧化硅、氮化硅、SiON、SiOC、SiOCN、或者任何其他适当的材料中的一种或者多种。
在形成绝缘材料1055之后，实施回蚀操作，以暴露鳍状结构1020的上部。在一些实施例中，使用单个蚀刻工艺或者多个蚀刻工艺，包括干蚀刻、化学蚀刻、或者湿法清洁工艺，来使隔离绝缘层1030、衬垫绝缘层1040、和绝缘材料1055凹进。如图15A所示，绝缘材料1055的一部分保留在导电材料1050上，导电材料1050对应于掩埋导电布线60。图15B示出了形成掩埋导电布线1050(60)之后的平面图。接下来，如图15C所示，形成一个或者多个栅极电极1060。在一些实施例中，栅极电极1060是牺牲栅极电极，其随后由金属栅极电极代替。
在形成栅极电极1060之后，使源极/漏极区处的鳍状结构1020凹进，然后形成源极/漏极外延层1070。对于n型和p型FinFET，用于源极/漏极外延层1070的材料可以变化，使得一种类型的材料用于n型FinFET，以在沟道区中施加拉应力，而另一种类型的材料用于p型FinFET，以施加压应力。例如，SiP或者SiC可以用于形成n型FinFET，而SiGe或者Ge可以用于形成p型FinFET。在一些实施例中，在用于p型FinFET的源极/漏极外延层中掺杂硼(B)。可以使用其他材料。在一些实施例中，源极/漏极外延层1070包括具有不同组成和/或不同掺杂剂浓度的两层或者更多层外延层。可以通过CVD、ALD、分子束外延(MBE)、或者任何其他适当的方法形成源极/漏极外延层1070。
在形成源极/漏极外延层1070之后，形成层间介电(ILD)层1080。在一些实施例中，在形成ILD层之前，在源极/漏极外延层1070和栅极电极1060上方形成蚀刻停止层(未示出)。蚀刻停止层通过氮化硅或者氮化硅基的材料(例如，SiON、SiCN、或者SiOCN)制成。用于ILD层的材料包括包含Si、O、C、和/或H的化合物，例如氧化硅、SiCOH、和SiOC。可以将诸如聚合物的有机材料用于ILD层1080。在形成ILD层1080之后，实施平坦化操作，例如回蚀工艺和/或化学机械抛光(CMP)工艺。
然后，如图16C所示，通过使用一种或者多种光刻和蚀刻操作来图案化ILD层1080，以暴露源极/漏极外延层1070的一部分，以形成开口1085。在该蚀刻中，将绝缘材料1055也去除，因此掩埋导电布线1050暴露在开口1085中。如图17A所示，用导电材料1090填充开口1085。导电材料1090连接源极/漏极外延层1070和掩埋导电布线1050。导电材料1090对应于源极/漏极接触图案50或者52。图17B示出了在形成源极/漏极接触图案1090(50/52)之后的平面图。当栅极电极1060是牺牲栅极电极时，实施栅极替换操作，以用金属栅极电极替换牺牲栅极电极。
图18A至图19C示出了根据本发明的实施例的用于背面电源电路和TSV的按顺序的制造操作。应当理解，可以在图18A至图19C所示的工艺之前、之中和之后提供附加的操作，并且对于该方法的其他实施例而言，可以将以下描述的一些操作替换或者省略。操作/工艺的顺序可以互换。
在形成栅极电极(金属栅极电极)之后，在栅极电极上方形成包括埋至ILD中的多层金属布线结构的互连层1100。如图18A所示，将具有绝缘层1220(例如，氧化硅)的第二衬底1210(例如，Si)连接至多层金属布线结构1100(绝缘层)的顶部。然后，将组合的结构翻转，如图18B和图18C所示，通过例如回蚀或者CMP，使得衬底1010的背面减薄。
在衬底1010减薄之后，如图19A所示，形成第一背面ILD层1230(在一些实施例中对应于ILD层132)。然后，如图19B所示，通过使用一个或者多个光刻和蚀刻操作，形成用于TSV的通孔，该通孔穿过第一背面ILD层1230和减薄的衬底1010，用导电材料填充该通孔，以形成TSV1240(对应于TSV100)。TSV1240连接至掩埋导电布线1050。随后，如图19C所示，形成电源布线1250(对应于布线120)和一个或者多个TFT(未示出)。另外，在一些实施例中，形成通过背面通孔1255连接至布线1250的另外的背面布线1260，并且形成电极(凸块)1265，以连接外部电路。
图20示出了根据本发明实施例的具有背面电源电路的半导体器件的制造操作的流程。应当理解，可以在图20所示的工艺流程之前、之中和之后提供附加的操作，并且对于该方法的其他实施例而言，可以将以下描述的一些操作替换或者省略。操作/工艺的顺序可以互换。关于前述实施例所阐释的材料、构造、尺寸、工艺、和/或操作在以下实施例中可以采用，并且可以省略对其的详细描述。
在S2010，在第一衬底上制造正面电路。如上所述，正面电路包括FinFET、掩埋导电布线、以及多层布线互连结构。然后，在S2020，将具有绝缘层的第二衬底连接至第一衬底的正面，并且使第一衬底减薄。在S2030，形成TSV，以连接至掩埋导电布线。在一些实施例中，一些TSV连接至除了掩埋导电布线之外的其他电路元件。在S2040，形成背面电源布线。在形成电源布线之后，形成一个或者多个ILD层，然后在S2050形成TFT。另外，TFT由一个或者多个ILD覆盖，并且在S2060，形成待连接至外部的电极以及其他布线。
在前述实施例中，在第一主电源布线VDD和局部电源布线VVDD之间设置有TFT开关。在其他实施例中，作为前述实施例的替代或者补充，在第二主电源布线VSS和局部电源VVSS之间设置有TFT开关(见图1)。本领域普通技术人员将理解如何修改如上所述的电路和/或结构，以实现在第二主电源布线VSS和局部电源VVSS之间设置TFT开关。
在本实施例中，由于用于将电源从主电源(VDD或者VSS)切换至局部电源(VVDD或VVSS)的TFT开关和电源布线位于衬底的背面，因此可以减小标准单元的单元高度。
将理解的是，并非所有优点都在本文中进行过必要的讨论，对于所有实施例或者示例不需要特定的优点，并且其他实施例或者示例可以提供不同的优点。
根据本发明的一个方面，一种半导体器件包括：衬底；主电路，设置在衬底的正面上方；以及背面功率输送电路，设置在衬底的背面上方。背面功率输送电路包括：第一背面绝缘层，设置在衬底的背面上方；第一主电源布线，用于提供第一电压；第二主电源布线，用于提供第二电压；第一局部电源布线；以及第一开关，连接至第一主电源布线和第一局部电源布线。第一主电源布线、第二主电源布线、以及第一局部电源布线埋至第一背面绝缘层中。第一局部电源布线通过穿过衬底的第一贯穿硅通孔(TSV)连接至主电路，用以提供第一电压。在前述和/或以下实施例中的一个或者多个中，开关是薄膜晶体管(TFT)，其包括：半导体膜，具有沟道区、源极区、和漏极区，并且设置在第一背面绝缘层上；栅极介电层，设置在沟道区上方；栅极电极，设置在栅极介电层上方；源极接触件，设置在源极区上，并且与第一主电源布线接触；以及漏极接触件，设置在漏极区上，并且与第一局部电源布线接触。在前述和/或以下实施例中的一个或者多个中，从半导体膜测量的源极接触件的高度小于从半导体膜测量的栅极电极的高度。在前述和/或以下实施例中的一个或者多个中，从半导体膜测量的源极接触件的高度等于从半导体膜测量的栅极电极的高度。在前述和/或以下实施例中的一个或者多个中，背面功率输送电路还包括导电焊盘，该导电焊盘埋至第一背面绝缘层中，通过第二TSV设置并且连接至主电路，并且该导电焊盘连接至栅极电极。在前述和/或以下实施例中的一个或者多个中，第一主电源布线、第二主电源布线、以及第一局部电源布线沿着第一方向延伸，第一主电源布线沿着在平面图中与第一方向交叉的第二方向设置在第一局部电源布线和第二主电源布线之间，并且第一主电源布线和导电焊盘沿着第一方向对准。在前述和/或以下实施例中的一个或者多个中，第一主电源布线、第二主电源布线、以及第一局部电源布线沿着第一方向延伸，第一主电源布线沿着在平面图中与第一方向交叉的第二方向设置在第一局部电源布线和第二主电源布线之间，并且第二主电源布线和导电焊盘沿着第一方向对准。在前述和/或以下实施例中的一个或者多个中，主电路包括：多个半导体鳍部和覆盖多个半导体鳍部的底部的第一正面绝缘层，以及埋至第一正面绝缘层中的多个掩埋导电布线；并且第一TSV连接至多个掩埋导电布线中的一个。
根据本发明的另一方面，一种半导体器件包括：衬底；主电路，设置在衬底的正面上方；以及背面功率输送电路，设置在衬底的背面上方。背面功率输送电路包括：第一背面绝缘层，设置在衬底的背面上方；第一主电源布线，用于提供第一电压；第二主电源布线，用于提供第二电压；第三主电源布线，用于提供第一电压；第一局部电源布线；第一开关，连接至第一主电源布线和第一局部电源布线；以及第二开关，连接至第三主电源布线和第一局部电源布线。第一主电源布线、第二主电源布线、第三主电源布线、以及第一局部电源布线埋至第一背面绝缘层中，并且第一局部电源布线通过穿过衬底的第一贯穿硅通孔(TSV)连接至主电路，用以提供第一电压。在前述和/或以下实施例中的一个或者多个中，第一主电源布线、第二主电源布线、第三主电源布线、以及第一局部电源布线沿着第一方向延伸，第一局部电源布线沿着在平面图中与第一方向交叉的第二方向设置在第一主电源布线和第三主电源布线之间，并且第一主电源布线或者第三主电源布线设置在第一局部电源布线和第二主电源布线之间。在前述和/或以下实施例中的一个或者多个中，背面功率输送电路包括半导体膜，该半导体膜设置在第一背面绝缘层上，并且在平面图中与第一主电源布线、第三主电源布线、以及第一局部电源布线重叠，第一开关和第二开关是薄膜晶体管(TFT)，第一开关包括：半导体膜的一部分，作为沟道区、源极区、和漏极区；栅极介电层，设置在沟道区上方；栅极电极，设置在栅极介电层上方；源极接触件，设置在源极区上，并且与第一主电源布线接触；以及漏极接触件，设置在漏极区上，并且与第一局部电源布线接触；第二开关包括：半导体膜的另一部分，作为沟道区、源极区、和漏极区；栅极介电层，设置在沟道区上方；栅极电极，设置在栅极介电层上方；源极接触件，设置在源极区上，并且与第三主电源布线接触；以及漏极接触件，与第一开关共享。在前述和/或以下实施例中的一个或者多个中，从半导体膜测量的第一开关和第二开关的每个的源极接触件的高度小于从半导体膜测量的第一开关和第二开关的每个的栅极电极的高度。在前述和/或以下实施例中的一个或者多个中，从半导体膜测量的第一开关和第二开关的每个的源极接触件的高度等于从半导体膜测量的第一开关和第二开关的每个的栅极电极的高度。在前述和/或以下实施例中的一个或者多个中，背面功率输送电路还包括导电焊盘，该导电焊盘埋至第一背面绝缘层中，通过第二TSV设置并且连接至主电路，并且该导电焊盘连接至第一开关和第二开关的每个的栅极电极。在前述和/或以下实施例中的一个或者多个中，第二主电源布线和导电焊盘沿着第一方向对准，主电路包括多个半导体鳍部和覆盖多个半导体鳍部的底部的第一正面绝缘层，以及埋至第一正面绝缘层中的多个掩埋导电布线，并且第一TSV连接至多个掩埋导电布线中的一个。
本申请的实施例提供一种半导体器件，包括：衬底；主电路，设置在衬底的正面上方；以及背面功率输送电路，设置在衬底的背面上方，其中：背面功率输送电路包括：第一背面绝缘层，设置在衬底的背面上方；第一主电源布线，用于提供第一电压；第二主电源布线，用于提供第二电压；第三主电源布线，用于提供第一电压；第一局部电源布线；第一开关，连接至第一主电源布线和第一局部电源布线；以及第二开关，连接至第三主电源布线和第一局部电源布线；第一主电源布线、第二主电源布线、第三主电源布线、以及第一局部电源布线埋至第一背面绝缘层中，并且第一局部电源布线通过穿过衬底的第一贯穿硅通孔(TSV)连接至主电路，用以提供第一电压。在一个实施例中，第一主电源布线、第二主电源布线、第三主电源布线、以及第一局部电源布线沿着第一方向延伸，第一局部电源布线沿着在平面图中与第一方向交叉的第二方向设置在第一主电源布线和第三主电源布线之间，并且第一主电源布线或者第三主电源布线设置在第一局部电源布线和第二主电源布线之间。在一个实施例中，主电路包括多个半导体鳍部和覆盖多个半导体鳍部的底部的第一正面绝缘层，以及埋至第一正面绝缘层中的多个掩埋导电布线，并且第一TSV连接至多个掩埋导电布线中的一个。
根据本发明的另一方面，一种半导体器件包括：衬底；主电路，设置在衬底的正面上方；以及背面功率输送电路，设置在衬底的背面上方。主电路包括：多个半导体鳍部和覆盖多个半导体鳍部的底部的第一正面绝缘层；多个CMOS FET，每个CMOS FET包括栅极电极、源极/漏极区、和一对多个半导体鳍部；以及多个掩埋导电布线，埋至第一正面绝缘层中。背面功率输送电路包括：第一主电源布线，用于提供第一电压；第二主电源布线，用于提供第二电压；第一局部电源布线；以及第一开关，连接至第一主电源布线和第一局部电源布线。第二主电源布线与多个掩埋导电布线中的一个重叠，并且通过穿过衬底的一个或者多个贯穿硅通孔(TSV)连接至该掩埋导线布线；第一局部电源布线与多个掩埋导电布线中的一个重叠，并且通过穿过衬底的一个或者多个TSV连接至该掩埋导线布线；并且在平面图中没有TSV与第一主电源布线重叠。在前述和/或以下实施例中的一个或者多个中，多个半导体鳍部和多个掩埋导电布线沿着第一方向延伸，第一主电源布线、第二主电源布线、以及第一局部电源布线沿着第一方向延伸，第一主电源布线沿着在平面图中与第一方向交叉的第二方向设置在第一局部电源布线和第二主电源布线之间。在前述和/或以下实施例中的一个或者多个中，背面功率输送电路还包括导电焊盘，该导电焊盘通过TSV连接至主电路，该导电焊盘连接至栅极电极，并且沿着第一方向与第二主电源布线对准。在前述和/或以下实施例中的一个或者多个中，多个半导体鳍部包括n型鳍部和p型鳍部，并且在平面图中第一主电源布线设置在一个n型鳍部和一个p型鳍部之间。
根据本公开的另一方面，在制造半导体器件的方法中，在第一衬底的正面形成正面电路。具有绝缘层的第二衬底连接至第一衬底的正面。穿过第一衬底的贯穿硅通孔(TSV)形成为连接至正面电路。形成背面电源布线。在背面电源布线上方形成第一层间电介质(ILD)层。在第一ILD层上形成薄膜晶体管，以在背面电源布线中的一个和背面电源布线中的另一个之间进行电源切换。在前述和/或以下实施例中的一个或者多个中，在TFT上方形成第二ILD层，并且形成待连接至外部的电极和附加的布线。在前述和/或以下实施例中的一个或者多个中，正面电路包括FinFET、掩埋导电布线、以及多层布线结构。在前述和/或以下实施例中的一个或者多个中，一个或者多个TSV形成为连接至一个或者多个掩埋导电布线。在前述和/或以下实施例中的一个或者多个中，一个或者多个TSV连接至除了掩埋导电布线之外的正面电路的其他电路元件。
前面概述了若干实施例的特征，使得本领域的技术人员可以更好地理解本公开的各个方面。本领域的技术人员应该理解，他们可以容易地使用本公开作为用于设计或修改用于执行与本公开相同或类似的目的和/或实现相同或类似优点的其他工艺和结构的基础。本领域的技术人员还应该意识到，这种等效结构不背离本公开的精神和范围，并且可以进行各种改变、替换和变更而不背离本公开的精神和范围。

Claims (10)

1.一种半导体器件，包括：
衬底；
主电路，设置在所述衬底的正面上方；以及
背面功率输送电路，设置在所述衬底的背面上方，其中：
所述背面功率输送电路包括：
第一背面绝缘层，设置在所述衬底的所述背面上方；
第一主电源布线，用于提供第一电压；
第二主电源布线，用于提供第二电压；
第一局部电源布线；以及
第一开关，连接至所述第一主电源布线和所述第一局部电源布线；
所述第一主电源布线、所述第二主电源布线、以及所述第一局部电源布线埋至所述第一背面绝缘层中，并且
所述第一局部电源布线通过穿过所述衬底的第一贯穿硅通孔连接至所述主电路，用以提供所述第一电压。
2.根据权利要求1所述的半导体器件，其中，所述开关是薄膜晶体管(TFT)，包括：
半导体膜，具有沟道区、源极区、和漏极区，并且设置在所述第一背面绝缘层上；
栅极介电层，设置在所述沟道区上方；
栅极电极，设置在所述栅极介电层上方；
源极接触件，设置在所述源极区上，并且与所述第一主电源布线接触；以及
漏极接触件，设置在所述漏极区上，并且与所述第一局部电源布线接触。
3.根据权利要求2所述的半导体器件，其中，从所述半导体膜测量的所述源极接触件的高度小于从所述半导体膜测量的所述栅极电极的高度。
4.根据权利要求2所述的半导体器件，其中，从所述半导体膜测量的所述源极接触件的高度等于从所述半导体膜测量的所述栅极电极的高度。
5.根据权利要求2所述的半导体器件，其中：
所述背面功率输送电路还包括导电焊盘，该导电焊盘埋至所述第一背面绝缘层中，通过第二贯穿硅通孔设置并且连接至所述主电路，并且
所述导电焊盘连接至所述栅极电极。
6.根据权利要求5所述的半导体器件，其中：
所述第一主电源布线、所述第二主电源布线、以及所述第一局部电源布线沿着第一方向延伸，
所述第一主电源布线沿着在平面图中与所述第一方向交叉的第二方向设置在所述第一局部电源布线和所述第二主电源布线之间，并且
所述第一主电源布线和所述导电焊盘沿着所述第一方向对准。
7.根据权利要求5所述的半导体器件，其中：
所述第一主电源布线、所述第二主电源布线、以及所述第一局部电源布线沿着第一方向延伸，
所述第一主电源布线沿着在平面图中与所述第一方向交叉的第二方向设置在所述第一局部电源布线和所述第二主电源布线之间，并且
所述第二主电源布线和所述导电焊盘沿着所述第一方向对准。
8.根据权利要求1所述的半导体器件，其中：
所述主电路包括多个半导体鳍部和覆盖所述多个半导体鳍部的底部的第一正面绝缘层，以及埋至所述第一正面绝缘层中的多个掩埋导电布线；并且
所述第一贯穿硅通孔连接至所述多个掩埋导电布线中的一个。
9.一种半导体器件，包括：
衬底；
主电路，设置在所述衬底的正面上方；以及
背面功率输送电路，设置在所述衬底的背面上方，其中：
所述背面功率输送电路包括：
第一背面绝缘层，设置在所述衬底的所述背面上方；
第一主电源布线，用于提供第一电压；
第二主电源布线，用于提供第二电压；
第三主电源布线，用于提供所述第一电压；
第一局部电源布线；
第一开关，连接至所述第一主电源布线和所述第一局部电源布线；以及
第二开关，连接至所述第三主电源布线和所述第一局部电源布线；
所述第一主电源布线、所述第二主电源布线、所述第三主电源布线、以及所述第一局部电源布线埋至所述第一背面绝缘层中，并且
所述第一局部电源布线通过穿过所述衬底的第一贯穿硅通孔连接至所述主电路，用以提供所述第一电压。
10.一种半导体器件，包括：
衬底；
主电路，设置在所述衬底的正面上方；以及
背面功率输送电路，设置在所述衬底的背面上方，其中：
所述主电路包括：
多个半导体鳍部和覆盖所述多个半导体鳍部的底部的第一正面绝缘层；
多个互补金属氧化物半导体场效应晶体管(CMOS FET)，每个互补金属氧化物半导体场效应晶体管包括栅极电极、源极/漏极区、和一对所述多个半导体鳍部；以及
多个掩埋导电布线，埋至所述第一正面绝缘层中；
所述背面功率输送电路包括：
第一主电源布线，用于提供第一电压；
第二主电源布线，用于提供第二电压；
第一局部电源布线；以及
第一开关，连接至所述第一主电源布线和所述第一局部电源布线；
所述第二主电源布线与所述多个掩埋导电布线中的一个重叠，并且通过穿过所述衬底的一个或者多个贯穿硅通孔连接至该掩埋导线布线；
所述第一局部电源布线与所述多个掩埋导电布线中的一个重叠，并且通过穿过所述衬底的一个或者多个贯穿硅通孔连接至该掩埋导线布线；并且
在平面图中没有贯穿硅通孔与所述第一主电源布线重叠。
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