JP7380697B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
半導体装置には各種回路領域が含まれており、回路領域の一例としてスタンダードセル領域がある。スタンダードセル領域には各種論理回路及び電源スイッチ回路が含まれる。
電源スイッチ回路は、例えば半導体装置に供給されるＶＤＤの電位の電源線と論理回路のトランジスタにＶＶＤＤの電源を供給する電源線との間に設けられ、当該トランジスタへのＶＶＤＤの電源電位の供給のオン／オフを切り替える。電源スイッチ回路を用いることで、論理回路を動作させる必要のないときに電源供給をオフとし、論理回路を構成するトランジスタで生じるリーク電流を抑制し、消費電力の低減が可能となる。
また、主たる半導体チップの裏側に、配線を含む従たる半導体チップを貼り付け、従たる半導体チップの配線を介して主たる半導体チップのトランジスタに電源電位を供給する技術が提案されている。このような技術はＢＳ－ＰＤＮ（backside-power delivery network）とよばれることがある。
米国特許出願公開第２０１５／０１６２４４８号明細書 米国特許第９７５４９２３号明細書 米国特許出願公開第２０１８／０１４５０３０号明細書 米国特許第８５３０２７３号明細書 特許第６４６９２６９号公報
これまでのところ、配線を含む従たる半導体チップ内に電源スイッチ回路を設ける場合の具体的な構成について、詳細な検討はされていない。
本発明の目的は、適切に電源スイッチ回路を設けることができる半導体装置を提供することにある。
開示の技術に係る半導体装置は、基板と、前記基板の第１の面上に形成された第１の配線層と、を有する第１のチップと、前記基板の前記第１の面とは反対側の第２の面上に形成された第２の配線層と、を有し、前記第２の配線層は、第１の電源電位が供給される第１の電源線と、第２の電源電位が供給される第２の電源線と、前記第１の電源線と前記第２の電源線との間に接続された第１のスイッチと、を有し、前記第１のチップは、第１の接地線と、前記第２の電源電位が供給される第３の電源線と、前記第１の接地線及び前記第３の電源線が配置された第１の領域と、第２の接地線と、前記第１の電源電位が供給される第４の電源線と、前記第２の接地線及び前記第４の電源線が配置された第２の領域と、を有し、平面視で、前記第１のスイッチは前記第１の領域と前記第２の領域との間に配置されている。
開示の技術によれば、適切に電源スイッチ回路を設けることができる。
図１は、第１の実施形態に係る半導体装置の概要を示す断面図である。 図２は、第１の実施形態における第１のチップのレイアウトを示す図である。 図３は、第１の実施形態に係る半導体装置に含まれる回路の構成を示す回路図である。 図４は、バッファの構成を示す回路図である。 図５は、バッファの平面構成を示す模式図である。 図６は、インバータの構成を示す回路図である。 図７は、インバータの平面構成を示す模式図である。 図８は、第１の実施形態におけるパワードメインの概要を示す模式図である。 図９は、第１の実施形態に係る半導体装置の平面構成を示す模式図（その１）である。 図１０は、第１の実施形態に係る半導体装置の平面構成を示す模式図（その２）である。 図１１は、第１の実施形態に係る半導体装置を示す断面図（その１）である。 図１２は、第１の実施形態に係る半導体装置を示す断面図（その２）である。 図１３は、第２の実施形態に係る半導体装置の平面構成を示す模式図である。 図１４は、第３の実施形態に係る半導体装置の平面構成を示す模式図である。 図１５は、第３の実施形態に係る半導体装置を示す断面図である。 図１６は、第４の実施形態に係る半導体装置の平面構成を示す模式図である。 図１７は、第４の実施形態に係る半導体装置を示す断面図である。 図１８は、第５の実施形態に係る半導体装置の平面構成を示す模式図である。 図１９は、第６の実施形態に係る半導体装置の平面構成を示す模式図である。 図２０は、第７の実施形態におけるパワードメインの概要を示す模式図である。 図２１は、第７の実施形態に係る半導体装置の平面構成を示す模式図である。 図２２は、第８の実施形態に係る半導体装置の平面構成を示す模式図である。 図２３は、第８の実施形態に係る半導体装置を示す断面図である。 図２４は、第９の実施形態に係る半導体装置の平面構成の概要を示す模式図である。 図２５は、第９の実施形態に係る半導体装置の概要を示す断面図である。 図２６は、第９の実施形態に係る半導体装置の平面構成を示す模式図である。 図２７は、第９の実施形態に係る半導体装置の構成を示す断面図である。 図２８は、第１０の実施形態に係る半導体装置の平面構成を示す模式図である。 図２９は、第１１の実施形態に係る半導体装置を示す断面図である。 図３０は、スイッチトランジスタの断面構成の例を示す断面図（その１）である。 図３１は、スイッチトランジスタの断面構成の例を示す断面図（その２）である。
以下、実施形態について添付の図面を参照しながら具体的に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。また、以下の説明において、基板の表面に平行で互いに直交する２つの方向をＸ方向、Ｙ方向とし、基板の表面に垂直な方向をＺ方向とする。また、本開示での配置の一致とは、厳密に、製造上のばらつきに起因して不一致となったものを排除するものではなく、製造上のばらつきで配置にずれが生じている場合でも、配置が一致しているものとみなすことができる。
（第１の実施形態）
先ず、第１の実施形態について説明する。図１は、第１の実施形態に係る半導体装置の概要を示す断面図である。図１に示すように、第１の実施形態に係る半導体装置は、第１のチップ１０及び第２のチップ２０を含む。
第１のチップ１０は、例えば半導体チップであり、基板１１及び第１の配線層１２を含む。基板１１は、例えばシリコン基板であり、基板１１の表面側にトランジスタ等の半導体素子が形成されている。トランジスタは、例えばソース、ドレイン及びチャネルにフィン１３を含むＦｉｎＦＥＴである。第１の配線層１２は基板１１の表面上に形成され、配線１４及び絶縁層１５を含む。配線１４の一部はフィン１３に接続される。更に、例えば基板１１の表面側に、配線１４に接続される電源線１６が形成されており、基板１１に、電源線１６から基板１１の裏面に達するビア１７が設けられている。ビア１７は、例えばシリコン貫通ビア（through-silicon via：ＴＳＶ）である。なお、図１に示すように、配線１４の一部がビアのような形状を持ち、電源線１６に接続してもよい。
第２のチップ２０は、例えば半導体チップであり、第１のチップ１０の基板１１の裏面に対向して配置される。第２のチップ２０は、例えば、第２の配線層２２及びパッド２３を含む。第２の配線層２２は、配線２４及び絶縁層２５を含む。第２の配線層２２の上面は、例えば第１のチップ１０の基板１１の裏面に対向する。すなわち、基板１１は第１の配線層１２と第２の配線層２２との間に位置する。第２の配線層２２は、図１に示すように、複数の配線２４を有してもよい。複数の配線２４は、第２の配線層２２に設けられたビア２８を介して接続されてもよい。パッド２３は、例えば配線基板やボード等に接続する外部接続端子である。配線２４の一部はビア１７に接続される。パッド２３は第２の配線層２２の裏面に設けられており、ビア２８を通じて配線２４に接続されている。パッド２３を介して第２の配線層２２に、電源電位の供給や信号の伝達が行われる。
第２のチップ２０は第１のチップ１０と同程度のサイズを有していてもよく、第１のチップ１０より大きなサイズを有していてもよい。また、パッド２３が、第１のチップ１０に対向する側の第２のチップ２０の面において、平面視で第１のチップ１０の外側に設けられていてもよい。以下、本明細書において平面視とは、第１のチップ１０の表面の平面視をいう。
第２の配線層２２は、基板１１の裏面上に配線２４及び絶縁層２５等を形成して設けられたものであってもよい。第２の配線層２２は、ＴＳＶが形成された第２の基板上に形成されていてもよく、第２の基板の裏面にパッド２３が設けられていてもよい。
なお、図１に示す断面図は半導体装置の概要を示すものであり、詳細は図９～図１２に示す。
次に、第１のチップ１０のレイアウトについて説明する。図２は、第１のチップ１０のレイアウトを示す図である。
図２に示すように、第１のチップ１０は、第１のパワードメイン３１Ａと、第２のパワードメイン３１Ｂと、入出力（Ｉ／Ｏ）セル領域３２とを含む。Ｉ／Ｏセル領域３２は、例えば、第１のパワードメイン３１Ａ及び第２のパワードメイン３１Ｂの周辺に配置されている。第１のパワードメイン３１Ａの数及び第２のパワードメイン３１Ｂの数は２以上であってもよい。
次に、第１の実施形態に係る半導体装置に含まれる回路について説明する。図３は、第１の実施形態に係る半導体装置に含まれる回路の構成を示す回路図である。
図３に示すように、第１の実施形態に係る半導体装置は、スタンダードセル４１と、電源スイッチ回路４２と、電源スイッチ制御回路５２とを有する。電源スイッチ制御回路５２は、第１のチップ１０の第１のパワードメイン３１Ａに設けられる。スタンダードセル４１は、第１のチップ１０の第２のパワードメイン３１Ｂに設けられる。スタンダードセル４１は、例えば、ＮＡＮＤ回路、インバータ等の各種論理回路を含む。電源スイッチ制御回路５２は、後述のようにバッファを含む。第１のパワードメイン３１Ａには、電源スイッチ制御回路５２に接地電位を供給するＶＳＳ配線及び電源電位を供給するＶＤＤ配線が配置されている。第２のパワードメイン３１Ｂには、スタンダードセル４１に接地電位を供給するＶＳＳ配線及び電源電位を供給するＶＶＤＤ配線が配置されている。
詳細は後述するが、電源スイッチ回路４２は、第２のチップ２０に設けられる。電源スイッチ回路４２は、スイッチトランジスタ５１を含む。スイッチトランジスタ５１は、例えばＰチャネルＭＯＳトランジスタであり、ＶＤＤ配線とＶＶＤＤ配線との間に接続されている。電源スイッチ制御回路５２は、スイッチトランジスタ５１のゲートに接続され、スイッチトランジスタ５１の動作を制御する。電源スイッチ制御回路５２によりスイッチトランジスタ５１のオン／オフが切り替えられ、ＶＤＤ配線とＶＶＤＤ配線との間の導通が制御される。電源スイッチ制御回路５２は、例えばバッファを含む。スイッチトランジスタ５１は、薄膜トランジスタ（thin film transistor：ＴＦＴ）から構成されていてもよく、微小電気機械システム（micro electro mechanical systems：ＭＥＭＳ）スイッチであってもよい。また、第１のパワードメイン３１Ａに接地電位を供給するＶＳＳ配線と、第２のパワードメイン３１Ｂに接地電位を供給するＶＶＳＳ配線とがあり、ＶＳＳ配線とＶＶＳＳ配線との間にスイッチトランジスタ５１としてＮチャネルＭＯＳトランジスタが設けられても良い。
次に、電源スイッチ制御回路５２に含まれるバッファの構成について説明する。図４は、バッファの構成を示す回路図である。図５は、バッファの平面構成を示す模式図である。
図４に示すように、電源スイッチ制御回路５２に含まれるバッファ６０は、インバータ６１及びインバータ６２を有する。インバータ６１に入力信号ＩＮが入力され、インバータ６１の出力がスイッチトランジスタ５１のゲート及びインバータ６２に入力され、インバータ６２から出力信号ＯＵＴが出力される。インバータ６１はＰチャネルＭＯＳトランジスタ６１０Ｐ及びＮチャネルＭＯＳトランジスタ６１０Ｎを含む。インバータ６２はＰチャネルＭＯＳトランジスタ６２０Ｐ及びＮチャネルＭＯＳトランジスタ６２０Ｎを含む。
例えば、図５に示すように、ＶＤＤ配線に相当する電源線１１１０と、ＶＳＳ配線に相当する電源線１１２０とが設けられている。電源線１１１０及び１１２０はＸ方向に延在する。電源線１１１０の電源線１１２０側に、Ｘ方向に延びる半導体のフィン６５１が設けられている。フィン６５１は、例えば２本設けられている。フィン６５１の電源線１１２０側に、Ｘ方向に延びる半導体のフィン６５２が設けられている。フィン６５２は、例えば２本設けられている。ビア６８１を介して電源線１１１０に接続され、Ｙ方向に延在し、フィン６５１に接続されるローカル配線６３１が設けられている。ビア６８２を介して電源線１１２０に接続され、Ｙ方向に延在し、フィン６５２に接続されるローカル配線６３２が設けられている。ローカル配線６３１及び６３２よりＸ方向正側に、フィン６５１及び６５２に接続されるローカル配線６３４が設けられている。ローカル配線６３１及び６３２よりＸ方向負側に、フィン６５１及び６５２に接続されるローカル配線６３６が設けられている。
ローカル配線６３１とローカル配線６３４との間、及びローカル配線６３２とローカル配線６３４との間でゲート絶縁膜（図示せず）を介してフィン６５１及び６５２と交差するゲート電極６１２が設けられている。ローカル配線６３１とローカル配線６３６との間、及びローカル配線６３２とローカル配線６３６との間でゲート絶縁膜（図示せず）を介してフィン６５１及び６５２と交差するゲート電極６２２が設けられている。ゲート電極６１２はローカル配線６３３及びビア６４１を介して配線６１１に接続されている。ゲート電極６２２はローカル配線６３５及びビア６４３を介して制御信号線５１１０に接続されている。制御信号線５１１０はビア６４２を介してローカル配線６３４にも接続されている。ローカル配線６３６はビア６４４を介して配線６２１に接続されている。配線６１１に入力信号ＩＮが入力され、配線６２１から出力信号ＯＵＴが出力される（図４参照）。制御信号線５１１０がスイッチトランジスタ５１のゲートに接続される。つまり、制御信号線５１１０は、スイッチトランジスタ５１に対する制御信号を伝達する信号線として機能する。
なお、インバータ６１及び６２の構成は一例であり、例えば、インバータ６１及び６２に含まれるＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタの対は２以上であってもよい。また、スイッチトランジスタ５１のゲートに接続される配線がバッファ６０の入力又は出力に接続されていてもよい。
次に、スタンダードセル４１に含まれる回路の一例として、インバータの構成について説明する。図６は、インバータの構成を示す回路図である。図７は、インバータの平面構成を示す模式図である。
図６に示すように、インバータ７０はＰチャネルＭＯＳトランジスタ７１０Ｐ及びＮチャネルＭＯＳトランジスタ７１０Ｎを含む。
例えば、図７に示すように、ＶＶＤＤ配線に相当する電源線２１１０と、ＶＳＳ配線に相当する電源線２１２０とが設けられている。電源線２１１０及び２１２０はＸ方向に延在する。電源線２１１０の電源線２１２０側に、Ｘ方向に延びる半導体のフィン７５１が設けられている。フィン７５１は、例えば２本設けられている。フィン７５１の電源線２１２０側に、Ｘ方向に延びる半導体のフィン７５２が設けられている。フィン７５２は、例えば２本設けられている。ビア７８１を介して電源線２１１０に接続され、Ｙ方向に延在し、フィン７５１に接続されるローカル配線７３１が設けられている。ビア７８２を介して電源線２１２０に接続され、Ｙ方向に延在し、フィン７５２に接続されるローカル配線７３２が設けられている。ローカル配線７３１及び７３２よりＸ方向正側に、フィン７５１及び７５２に接続されるローカル配線７３４が設けられている。
ローカル配線７３１とローカル配線７３４との間、及びローカル配線７３２とローカル配線７３４との間でゲート絶縁膜（図示せず）を介してフィン７５１及び７５２と交差するゲート電極７１２が設けられている。ゲート電極７１２はローカル配線７３３及びビア７４１を介して配線７１１に接続されている。ローカル配線７３４はビア７４２を介して配線７６０に接続されている。配線７１１に入力信号ＩＮが入力され、配線７６０から出力信号ＯＵＴが出力される（図６参照）。
なお、スタンダードセル４１に含まれる回路はインバータに限定されず、種々の論理回路等の回路が含まれてもよい。また、ＳＲＡＭ（Static Random Access Memory）のメモリセルが含まれてもよい。また、電源線２１１０及び２１２０が３本以上の領域にわたって回路が設けられていてもよい。つまり、いわゆるマルチハイトの回路が設けられていてもよい。
図５及び図７には、フィンを用いたトランジスタ（ＦｉｎＦＥＴ）を例示しているが、第１のパワードメイン３１Ａ及び第２のパワードメイン３１Ｂに、プレーナ型のトランジスタ、相補型電界効果トランジスタ（Complementary Field Effect Transistor：ＣＦＥＴ）、ナノワイヤを用いたトランジスタ等が設けられてもよい。
ここで、第１のパワードメイン３１Ａ及び第２のパワードメイン３１Ｂの概要について説明する。図８は、第１の実施形態におけるパワードメインの概要を示す模式図である。
図８に示すように、例えば、第２のパワードメイン３１Ｂは、第１のパワードメイン３１ＡのＸ方向正側に位置する。第１のパワードメイン３１Ａには、電源線１１１０及び１１２０に接続される回路が含まれる。例えば、図４及び図５に示す電源スイッチ制御回路５２のバッファ６０が第１のパワードメイン３１Ａに含まれる。第２のパワードメイン３１Ｂには、電源線２１１０及び２１２０に接続される回路が含まれる。例えば、図６及び図７に示すインバータ７０が第２のパワードメイン３１Ｂに含まれる。また、平面視で、電源スイッチ回路４２は第１のパワードメイン３１Ａと第２のパワードメイン３１Ｂとの間に位置する。なお、例えば第２のパワードメイン３１Ｂが第１のパワードメイン３１Ａに囲まれて配置されるような場合に、図８のように電源線１１１０及び電源線２１１０の延在する方向に沿って、第１のパワードメイン３１Ａの少なくとも一部と第２のパワードメイン３１Ｂとが配置されていてもよい。
次に、第１の実施形態における第１のチップ１０及び第２のチップ２０の詳細について説明する。図９及び図１０は、第１の実施形態に係る半導体装置の平面構成を示す模式図である。図１１及び図１２は、第１の実施形態に係る半導体装置を示す断面図である。図９は、第１のチップ１０及び第２のチップ２０の内部構成を示し、図１０は、第２のチップ２０の内部構成を示す。図１１は、図９及び図１０中のＸ１１－Ｘ２１線に沿った断面図に相当し、図１２は、図９及び図１０中のＸ１２－Ｘ２２線に沿った断面図に相当する。
［第１のパワードメイン３１Ａ］
第１のパワードメイン３１Ａには、Ｘ方向に延在する電源線１１１０と、Ｘ方向に延在する電源線１１２０とがＹ方向で交互に配置されている。例えば、電源線１１１０はＶＤＤ配線に相当し、電源線１１２０はＶＳＳ配線に相当する。
図９～図１２に示すように、基板１１にＸ方向に延在する複数の溝が形成され、電源線１１１０及び１１２０は、これら溝内に形成されている。このような構造の電源線１１１０及び１１２０は、ＢＰＲ（Buried Power Rail）とよばれることがある。基板１１の表面に素子分離膜（図示せず）が形成されていてもよい。素子分離膜は、例えばＳＴＩ（Shallow Trench Isolation）法により形成される。素子分離膜の表面は基板１１の表面と面一であってもよいし、面一でなくてもよい。
基板１１には、基板１１を裏面まで貫通するビア１１１１及び１１２１が形成されている。ビア１１１１は電源線１１１０の下に形成され、ビア１１２１は電源線１１２０の下に形成されている。１本の電源線１１１０に２以上のビア１１１１が設けられていてもよく、１本の電源線１１２０に２以上のビア１１２１が設けられていてもよい。
図示を省略するが、電源線１１１０と電源線１１２０との間に、図５に示す電源スイッチ制御回路５２等の回路が接続される。図９及び図１１に示すように、インバータ６１の出力を伝送する制御信号線５１１０は、平面視で電源線１１１０と電源線１１２０との間に位置する。制御信号線５１１０は、平面視で第１のパワードメイン３１Ａと第２のパワードメイン３１Ｂとの間の領域にまで延在する。制御信号線５１１０の第２のパワードメイン３１Ｂ側の端部の下方で基板１１に溝が形成され、この溝内に接続層５１９０が形成されている。絶縁層１５には、制御信号線５１１０と接続層５１９０とを電気的に接続するビア５１１１が形成されている。基板１１には、基板１１を裏面まで貫通するビア５１９１が形成されている。ビア５１９１は接続層５１９０の下に形成されている。
［第２のパワードメイン３１Ｂ］
第２のパワードメイン３１Ｂには、Ｘ方向に延在する電源線２１１０と、Ｘ方向に延在する電源線２１２０とがＹ方向で交互に配置されている。例えば、電源線２１１０はＶＶＤＤ配線に相当し、電源線２１２０はＶＳＳ配線に相当する。
図９～図１２に示すように、基板１１にＸ方向に延在する複数の溝が形成され、電源線２１１０及び２１２０は、これら溝内に形成されている。このような構造の電源線２１１０及び２１２０も、ＢＰＲとよばれることがある。基板１１の表面に素子分離膜（図示せず）が形成されていてもよい。
基板１１には、基板１１を裏面まで貫通するビア２１１１及び２１２１が形成されている。ビア２１１１は電源線２１１０の下に形成され、ビア２１２１は電源線２１２０の下に形成されている。１本の電源線２１１０に２以上のビア２１１１が設けられていてもよく、１本の電源線２１２０に２以上のビア２１２１が設けられていてもよい。
図示を省略するが、電源線２１１０と電源線２１２０との間に、図７に示すインバータ７０等のスタンダードセル４１に含まれる回路が接続される。電源線２１１０と電源線２１２０との間にＳＲＡＭのメモリセルが接続されてもよい。
［電源スイッチ回路４２］
図９～図１２に示すように、第２のチップ２０は、例えば、絶縁層２５と、絶縁層２５の表層部に形成された電源線７１１０、７１２０、８１１０及び８１２０とを含む。電源線７１１０、７１２０、８１１０及び８１２０はＸ方向に延在する。
電源線７１１０及び７１２０は、平面視で第１のパワードメイン３１Ａと重なる領域に設けられている。電源線７１１０はＶＤＤ配線に相当し、電源線７１２０はＶＳＳ配線に相当する。平面視で電源線７１１０は電源線１１１０と重なり、ビア１１１１を介して電源線１１１０に接続されている。平面視で電源線７１２０は電源線１１２０と重なり、ビア１１２１を介して電源線１１２０に接続されている。図１１に示すように、電源線７１１０の下方に電源線７１１２が設けられ、電源線７１１２と電源線７１１０とを接続するビア７１１１が設けられている。図１２に示すように、電源線７１２０の下方に電源線７１２２が設けられていてもよく、電源線７１２２と電源線７１２０とを接続するビア７１２１が設けられていてもよい。電源線７１１２及び７１２２は、Ｘ方向に延在してもよく、Ｙ方向に延在してもよい。電源線７１２２及びビア７１２１が設けられていなくてもよい。
電源線８１１０及び８１２０は、平面視で第２のパワードメイン３１Ｂと重なる領域に設けられている。電源線８１１０はＶＶＤＤ配線に相当し、電源線８１２０はＶＳＳ配線に相当する。平面視で電源線８１１０は電源線２１１０と重なり、ビア２１１１を介して電源線２１１０に接続されている。平面視で電源線８１２０は電源線２１２０と重なり、ビア２１２１を介して電源線２１２０に接続されている。図１１に示すように、電源線８１１０の下方に電源線８１１２が設けられていてもよく、電源線８１１２と電源線８１１０とを接続するビア８１１１が設けられていてもよい。図１２に示すように、電源線８１２０の下方に電源線８１２２が設けられていてもよく、電源線８１２２と電源線８１２０とを接続するビア８１２１が設けられていてもよい。電源線８１１２及び８１２２は、Ｘ方向に延在してもよく、Ｙ方向に延在してもよい。
第２のチップ２０は、絶縁層２５内にゲート電極５１２０を含む。ゲート電極５１２０は、電源線７１１０、７１２０、８１１０及び８１２０より下方に位置する。
図９～図１２に示すように、ゲート電極５１２０は、第１のパワードメイン３１Ａと第２のパワードメイン３１Ｂとの間に位置する。ゲート電極５１２０の上方で絶縁層２５の表層部に接続部５１８０が形成されている。接続部５１８０はビア５１９１に接続される。絶縁層２５には、ゲート電極５１２０と接続部５１８０とを電気的に接続するビア５１８１が形成されている。
図９～図１２に示すように、絶縁層２５には、平面視で、電源線７１１０及び８１１０と重なる複数の半導体層６１１０が形成されている。半導体層６１１０はゲート電極５１２０の下方に位置し、半導体層６１１０とゲート電極５１２０との間にゲート絶縁膜６１２０が設けられている。ゲート絶縁膜６１２０はゲート電極５１２０に接し、半導体層６１１０はゲート絶縁膜６１２０に接している。
半導体層６１１０は、Ｘ方向で半導体層６１１０の中心線を間に挟んでＶＶＤＤ接続部６１１１（ドレイン）とＶＤＤ接続部６１１２（ソース）とを有する。絶縁層２５には、ＶＶＤＤ接続部６１１１と電源線８１１０とを電気的に接続するビア８１１３と、ＶＤＤ接続部６１１２と電源線７１１０とを電気的に接続するビア７１１３とが形成されている。複数の半導体層６１１０はＹ方向に配列している。
電源線７１１０は、ビア７１１３を介して、ＶＤＤ接続部６１１２に接続されている。また、ＶＶＤＤ接続部６１１１は、ビア８１１３と、電源線８１１０と、ビア２１１１とを介して、電源線２１１０に接続されている。電源線７１１０には、例えばパッド２３（図１参照）の一部である電源線７１１２を介してＶＤＤの電位が供給される。また、上記のように、電源線２１１０はＶＶＤＤ配線に相当する。そして、ＶＶＤＤ接続部６１１１とＶＤＤ接続部６１１２との間の導通は、ゲート電極５１２０の電位により制御される。つまり、ゲート電極５１２０は、ＶＤＤ配線とＶＶＤＤ配線との間に接続されたスイッチトランジスタ５１のゲートとして機能する。
このように、本実施形態では、スイッチトランジスタ５１が半導体層６１１０を備え、半導体層６１１０は、平面視で、第１のパワードメイン３１Ａと第２のパワードメイン３１Ｂとの間に位置する。すなわち、平面視で、スイッチトランジスタ５１は第１のパワードメイン３１Ａと第２のパワードメイン３１Ｂとの間に位置する。
一般的に、第１のパワードメイン３１Ａと第２のパワードメイン３１Ｂとの間には電源分離のための領域が設けられる。このため、本実施形態によれば、第１のチップ１０内で第１のパワードメイン３１Ａと第２のパワードメイン３１Ｂとの間に、電源分離のための領域（分離領域）に加えてスイッチトランジスタ５１を配置する場合と比較して、半導体装置のサイズを小さくすることができる。
第２のパワードメイン３１Ｂの外側の分離領域にスイッチトランジスタ５１を配置することで、ＢＰＲと同様の構造の接続層５１９０を制御信号線５１１０と接続部５１８０との接続に用いることができる。
なお、ビア２１１１及び２１２１の数は限定されない。ビア２１１１及び２１２１が多いほど、電源線２１１０と電源線８１１０との間の抵抗、及び電源線２１２０と電源線８１２０との間の抵抗を低くでき、ＩＲドロップを抑制することができる。
電源線７１１２、７１２２、８１１２及び８１２２はＹ方向に延在していてもよい。電源線８１１２が設けられていなくてもよい。
また、各ビアの平面形状は特に限定されず、例えば円形、楕円形、正方形又は矩形等とすることができる。
（第２の実施形態）
次に、第２の実施形態について説明する。第２の実施形態は、主に、ゲート電極及び半導体膜の配置の点で第１の実施形態と相違する。図１３は、第２の実施形態に係る半導体装置の平面構成を示す模式図である。
第２の実施形態では、図１３に示すように、複数の半導体層６１１０に代えて半導体層６２１０が設けられている。半導体層６２１０は、平面視で、電源線７１１０及び８１１０と重なり、Ｙ方向に延在する。また、ゲート電極５１２０に代えて、半導体層６２１０の上方にＹ方向に延在するゲート電極５２２０が設けられている。ゲート電極５２２０と半導体層６２１０との間には、ゲート絶縁膜６１２０に代えてゲート絶縁膜（図示せず）が設けられている。ゲート絶縁膜はゲート電極５２２０に接し、半導体層６２１０はゲート絶縁膜に接している。
半導体層６２１０は、Ｘ方向で半導体層６２１０の中心線を間に挟んでＶＶＤＤ接続部６２１１とＶＤＤ接続部６２１２とを有する。絶縁層２５には、ＶＶＤＤ接続部６２１１と電源線８１１０とを電気的に接続するビア８１１３と、ＶＤＤ接続部６２１２と電源線７１１０とを電気的に接続するビア７１１３とが形成されている。例えば、１つのＶＶＤＤ接続部６２１１に複数のビア８１１３を介して複数の電源線８１１０が接続され、１つのＶＤＤ接続部６２１２に複数のビア７１１３を介して複数の電源線７１１０が接続されている。
他の構成は第１の実施形態と同様である。
本実施形態では、スイッチトランジスタ５１が半導体層６２１０を備え、半導体層６２１０は、平面視で、第１のパワードメイン３１Ａと第２のパワードメイン３１Ｂとの間に位置する。すなわち、平面視で、スイッチトランジスタ５１は第１のパワードメイン３１Ａと第２のパワードメイン３１Ｂとの間に位置する。
このため、第１の実施形態と同様に、半導体装置のサイズを小さくすることができる。また、効率を向上することができる。
（第３の実施形態）
次に、第３の実施形態について説明する。第３の実施形態は、主に、ＶＳＳ配線の配置の点で第１の実施形態等と相違する。図１４は、第３の実施形態に係る半導体装置の平面構成を示す模式図である。図１５は、第３の実施形態に係る半導体装置を示す断面図である。図１５は、図１４中のＸ１３－Ｘ２３線に沿った断面図に相当する。
第３の実施形態では、図１４及び図１５に示すように、電源線７１２０及び８１２０に代えて電源線７３２０が設けられている。電源線７３２０は、絶縁層２５の表層部に設けられている。電源線７３２０はＸ方向に延在する。
電源線７３２０は、平面視で、第１のパワードメイン３１Ａと重なる領域と、第２のパワードメイン３１Ｂと重なる領域と、これらの間の領域とに設けられている。電源線７３２０はＶＳＳ配線に相当する。電源線７３２０は、平面視で電源線１１２０及び２１２０と重なり、ビア１１２１及び２１２１を介して電源線１１２０及び２１２０に接続されている。図１５に示すように、電源線７３２０の下方に、電源線７１２２及び８１２２に代えて電源線７３２２が設けられていてもよく、電源線７３２２はビア７１２１及び８１２１を介して電源線７３２０に接続されていてもよい。
他の構成は第１の実施形態と同様である。
第３の実施形態によっても第１の実施形態と同様の効果を得ることができる。また、第３の実施形態では、第１のパワードメイン３１Ａと第２のパワードメイン３１Ｂとの間でＶＳＳ配線が共有されているため、ＶＤＤ配線に生じる電源ノイズを低減することができる。
（第４の実施形態）
次に、第４の実施形態について説明する。第４の実施形態は、主に、電源線の配置の点で第１の実施形態等と相違する。図１６は、第４の実施形態に係る半導体装置の平面構成を示す模式図である。図１７は、第４の実施形態に係る半導体装置を示す断面図である。図１７は、図１６中のＸ１４－Ｘ２４線に沿った断面図に相当する。
第４の実施形態では、図１６及び図１７に示すように、電源線７１１０、７１２０、８１１０及び８１２０に代えて電源線７４１０、７４２０、８４１０及び８４２０が設けられている。電源線７４１０、７４２０、８４１０及び８４２０は、絶縁層２５の表層部に設けられている。電源線７４１０、７４２０、８４１０及び８４２０はＹ方向に延在する。
電源線７４１０及び７４２０は、平面視で第１のパワードメイン３１Ａと重なる領域に設けられている。電源線７４１０はＶＤＤ配線に相当し、電源線７４２０はＶＳＳ配線に相当する。平面視で電源線７４１０は電源線１１１０及び１１２０と直交し、ビア１１１１を介して電源線１１１０に接続されている。平面視で電源線７４２０は電源線１１１０及び１１２０と直交し、ビア１１２１を介して電源線１１２０に接続されている。図１７に示すように、電源線１１１０の下方に電源線７１１２が設けられ、電源線７１１２と電源線７４２０とを接続するビア７４２１が設けられていてもよい。電源線１１２０の下方にＶＤＤ配線に相当する電源線（図示せず）が設けられ、図１６に示すように、この電源線と電源線７４１０とを接続するビア７４１１が設けられている。電源線１１１０及び７４１０は、平面視でメッシュ構造を有する。電源線１１２０及び７４２０は、平面視でメッシュ構造を有する。
電源線８４１０及び８４２０は、平面視で第２のパワードメイン３１Ｂと重なる領域に設けられている。電源線８４１０はＶＶＤＤ配線に相当し、電源線８４２０はＶＳＳ配線に相当する。平面視で電源線８４１０は電源線２１１０及び２１２０と直交し、ビア２１１１を介して電源線２１１０に接続されている。平面視で電源線８４２０は電源線２１１０及び２１２０と直交し、ビア２１２１を介して電源線２１２０に接続されている。図１７に示すように、電源線２１１０の下方に電源線８１１２が設けられ、電源線８１１２と電源線８４２０とを接続するビア８４２１が設けられていてもよい。電源線２１２０の下方にＶＶＤＤ配線に相当する電源線（図示せず）が設けられ、図１６に示すように、この電源線と電源線８４１０とを接続するビア８４１１が設けられている。電源線２１１０及び８４１０は、平面視でメッシュ構造を有する。電源線２１２０及び８４２０は、平面視でメッシュ構造を有する。
他の構成は第１の実施形態と同様である。
第４の実施形態によっても第１の実施形態と同様の効果を得ることができる。また、各スイッチトランジスタ５１のＶＤＤ接続部６４１２に複数の電源線１１１０を共通接続し、各スイッチトランジスタ５１のＶＶＤＤ接続部６４１１に複数の電源線２１１０を共通接続することができる。また、電源線７１１２及び８１１２等を介して電源を再分配することもできる。
なお、電源線７４１０、７４２０、８４１０及び８４２０の数は限定されない。複数の電源線７４１０が用いられる場合、複数の電源線７４１０のうちでビア７４１３を介してＶＤＤ接続部６４１２に接続される電源線７４１０の幅が他の電源線７４１０の幅よりも大きくてもよい。複数の電源線８４１０が用いられる場合、複数の電源線８４１０のうちでビア８４１３を介してＶＶＤＤ接続部６４１１に接続される電源線８４１０の幅が他の電源線８４１０の幅よりも大きくてもよい。
（第５の実施形態）
次に、第５の実施形態について説明する。第５の実施形態は、主に、電源線、ゲート電極及び半導体膜の配置の点で第１の実施形態等と相違する。図１８は、第５の実施形態に係る半導体装置の平面構成を示す模式図である。図１８では、制御信号線５１１０に相当する部分を省略する。
第５の実施形態では、図１８に示すように、複数の半導体層６１１０に代えて半導体層６５１０が設けられ、電源線７１１０に代えて電源線７５１０が設けられ、電源線８１１０に代えて電源線８５１０が設けられている。電源線７５１０はＶＤＤ配線に相当し、電源線８５１０はＶＶＤＤ配線に相当する。
電源線７５１０は、電源線７１１０と同様に、平面視で第１のパワードメイン３１Ａと重なる領域に設けられている。電源線７５１０は、更に、第１のパワードメイン３１Ａと第２のパワードメイン３１Ｂとの間で、電源線８１２０の近傍まで延在する。電源線８５１０は、電源線８１１０と同様に、平面視で第２のパワードメイン３１Ｂと重なる領域に設けられている。電源線８５１０は、更に、第１のパワードメイン３１Ａと第２のパワードメイン３１Ｂとの間で、電源線７１２０の近傍まで延在する。そして、Ｙ方向視にて、電源線７５１０及び８５１０は、互いに重なり合っている。
半導体層６５１０は、平面視で、電源線７５１０及び８５１０と重なり、Ｙ方向に延在する。また、ゲート電極５１２０に代えて、半導体層６５１０の上方にＸ方向に延在するゲート電極５５２０が設けられている。ゲート電極５５２０は、Ｙ方向で隣り合う、電源線７５１０の電源線８１２０側の端部と、電源線８５１０の電源線７１２０側の端部との間に位置する。半導体層６１１０は、平面視で電源線７５１０の電源線８１２０側の端部の周囲にＶＤＤ接続部６５１２を有し、平面視で電源線８５１０の電源線７１２０側の端部の周囲にＶＶＤＤ接続部６５１１を有する。ゲート電極５５２０と半導体層６５１０との間には、ゲート絶縁膜６１２０に代えてゲート絶縁膜（図示せず）が設けられている。ゲート絶縁膜はゲート電極５５２０に接し、半導体層６５１０はゲート絶縁膜に接している。絶縁層２５には、ＶＶＤＤ接続部６５１１と電源線８５１０とを電気的に接続するビア８５１３と、ＶＤＤ接続部６５１２と電源線７５１０とを電気的に接続するビア７５１３とが形成されている。
他の構成は第１の実施形態と同様である。
第５の実施形態によっても第１の実施形態と同様の効果を得ることができる。
（第６の実施形態）
次に、第６の実施形態について説明する。第６の実施形態は、主に、電源線、ゲート電極及び半導体膜の配置の点で第１の実施形態等と相違する。図１９は、第６の実施形態に係る半導体装置の平面構成を示す模式図である。図１９では、制御信号線５１１０に相当する部分を省略する。
第６の実施形態では、図１９に示すように、Ｙ方向で１本の電源線７１２０を間に挟んで隣り合う２本の電源線７１１０に共通接続される共通接続部７６１０が設けられている。共通接続部７６１０は、電源線７１１０の第２のパワードメイン３１Ｂ側の端部に接続され、平面視で第１のパワードメイン３１Ａと第２のパワードメイン３１Ｂとの間の領域まで広がる。例えば、共通接続部７６１０の第２のパワードメイン３１Ｂ側の端部は、第２のパワードメイン３１Ｂの近傍に位置する。共通接続部７６１０に接続された２本の電源線７１１０の間の電源線７１２０は、Ｘ方向で共通接続部７６１０から離間している。
Ｙ方向で１本の電源線８１２０を間に挟んで隣り合う２本の電源線８１１０に共通接続される共通接続部８６１０が設けられている。共通接続部８６１０は、電源線８１１０の第１のパワードメイン３１Ａ側の端部に接続され、平面視で第１のパワードメイン３１Ａと第２のパワードメイン３１Ｂとの間の領域まで広がる。例えば、共通接続部８６１０の第１のパワードメイン３１Ａ側の端部は、第１のパワードメイン３１Ａの近傍に位置する。共通接続部８６１０に接続された２本の電源線８１１０の間の電源線８１２０は、Ｘ方向で共通接続部８６１０から離間している。
半導体層６１１０に代えて半導体層６６１０が設けられている。各半導体層６６１０は、Ｙ方向で隣り合う共通接続部８６１０の一部と共通接続部７６１０の一部と重なるように配置されている。また、ゲート電極５１２０に代えて、半導体層６６１０の上方にＸ方向に延在するゲート電極５６２０が設けられている。ゲート電極５６２０は、Ｙ方向で隣り合う、共通接続部８６１０と共通接続部７６１０との間に位置する。半導体層６６１０は、平面視で共通接続部７６１０の周囲にＶＤＤ接続部６６１２を有し、平面視で共通接続部８６１０の周囲にＶＶＤＤ接続部６６１１を有する。ゲート電極５６２０と半導体層６６１０との間には、ゲート絶縁膜６１２０に代えてゲート絶縁膜（図示せず）が設けられている。ゲート絶縁膜はゲート電極５６２０に接し、半導体層６６１０はゲート絶縁膜に接している。絶縁層２５には、ＶＶＤＤ接続部６６１１と共通接続部８６１０とを電気的に接続するビア８６１３と、ＶＤＤ接続部６６１２と共通接続部７６１０とを電気的に接続するビア７６１３とが形成されている。
このように、第６の実施形態では、各共通接続部７６１０が２つのスイッチトランジスタ５１のＶＤＤ接続部６６１２に接続され、各共通接続部８６１０が２つのスイッチトランジスタ５１のＶＶＤＤ接続部６６１１に接続される。
他の構成は第１の実施形態と同様である。
第６の実施形態によっても第１の実施形態と同様の効果を得ることができる。
（第７の実施形態）
次に、第７の実施形態について説明する。第７の実施形態は、主に、パワードメインの配置及び電源スイッチ回路の配置の点で第１の実施形態等と相違する。図２０は、第７の実施形態におけるパワードメインの概要を示す模式図である。図２１は、第７の実施形態に係る半導体装置の平面構成を示す模式図である。
第７の実施形態では、図２０に示すように、例えば、第２のパワードメイン３１ＢのＹ方向負側に第３のパワードメイン３１Ｃが設けられている。第３のパワードメイン３１Ｃには、第１のパワードメイン３１Ａと同様に、電源線１１１０及び１１２０に接続される回路が含まれる。電源スイッチ回路４２は、第３のパワードメイン３１Ｃと第２のパワードメイン３１Ｂとの間に設けられている。なお、例えば第２のパワードメイン３１Ｂが第３のパワードメイン３１Ｃに囲まれて配置されるような場合に、図２０のように電源線１１１０及び電源線２１１０の延在する方向と直交する方向に沿って、第３のパワードメイン３１Ｃの少なくとも一部と第２のパワードメイン３１Ｂとが配置されていてもよい。
図２１に示すように、第２のパワードメイン３１Ｂに、電源線２１１０、２１２０、８４１０及び８４２０等が設けられている。また、第３のパワードメイン３１Ｃに、電源線１１１０、１１２０、７４１０及び７４２０等が設けられている。また、制御信号線５１１０に代えてＹ方向に延在する制御信号線５７１０が設けられている。制御信号線５７１０は、ビア５１１１を介して接続層５１９０に接続されている（図１１参照）。電源線７４１０、７４２０、８４１０及び８４２０は、第４の実施形態と同様に、絶縁層２５の表層部に設けられ、Ｙ方向に延在する。
第２のパワードメイン３１Ｂと第３のパワードメイン３１Ｃとの間に半導体層６７１０が設けられている。半導体層６７１０は、平面視で、電源線７４１０及び８４１０と重なり、Ｘ方向に延在する。また、半導体層６７１０の上方にＸ方向に延在するゲート電極５７２０が設けられている。ゲート電極５７２０と半導体層６７１０との間には、ゲート絶縁膜（図示せず）が設けられている。ゲート絶縁膜はゲート電極５７２０に接し、半導体層６７１０はゲート絶縁膜に接している。
半導体層６７１０は、Ｙ方向で半導体層６７１０の中心線を間に挟んでＶＶＤＤ接続部６７１１とＶＤＤ接続部６７１２とを有する。絶縁層２５には、ＶＶＤＤ接続部６７１１と電源線８４１０とを電気的に接続するビア８７１３と、ＶＤＤ接続部６７１２と電源線７４１０とを電気的に接続するビア７７１３とが形成されている。例えば、１つのＶＶＤＤ接続部６７１１に複数のビア８７１３を介して複数の電源線８４１０が接続され、１つのＶＤＤ接続部６７１２に複数のビア７７１３を介して複数の電源線７４１０が接続されている。
他の構成は第１の実施形態と同様である。
第７の実施形態によっても第１の実施形態と同様の効果を得ることができる。
第７の実施形態に設けられるスイッチトランジスタ５１の構成は第２の実施形態におけるスイッチトランジスタ５１の構成に倣ったものとなっている。第２のパワードメイン３１Ｂと第３のパワードメイン３１Ｃとの間に設けられるスイッチトランジスタ５１の構成が、他の実施形態におけるスイッチトランジスタ５１の構成に倣ったものとなっていてもよい。また、各電源線は、絶縁層２５の表層部に設けられている必要はなく、絶縁層２５の内部に設けられていてもよい。また、絶縁層２５の表層部に設けられた電源線がＸ方向に延在していてもよい。
第２のパワードメイン３１Ｂ及び第３のパワードメイン３１Ｃに加えて第１のパワードメイン３１Ａが設けられていてもよく、第１のパワードメイン３１Ａと第２のパワードメイン３１Ｂとの間、及び第２のパワードメイン３１Ｂと第３のパワードメイン３１Ｃとの間に電源スイッチ回路４２が設けられていてもよい。
（第８の実施形態）
次に、第８の実施形態について説明する。第８の実施形態は、主に、スイッチトランジスタの構造の点で第１の実施形態等と相違する。図２２は、第８の実施形態に係る半導体装置の平面構成を示す模式図である。図２３は、第８の実施形態に係る半導体装置を示す断面図である。図２３は、図２２中のＸ１５－Ｘ２５線に沿った断面図に相当する。
第８の実施形態では、図２２及び図２３に示すように、半導体層６１１０に代えて半導体層６８１０が設けられている。半導体層６８１０は、平面視で、電源線７１１０及び８１１０と重なる。また、ゲート電極５１２０に代えて、半導体層６２１０の下方にゲート電極５８２０が設けられている。ゲート電極５８２０と半導体層６８１０との間には、ゲート絶縁膜６１２０に代えてゲート絶縁膜６８２０が設けられている。ゲート絶縁膜６８２０はゲート電極５８２０に接し、半導体層６８１０はゲート絶縁膜６８２０に接している。
他の構成は第１の実施形態と同様である。
第８の実施形態によっても第１の実施形態と同様の効果を得ることができる。
ゲート電極５８２０は、電源線７１１２及び８１１２等と同じ層に形成されていてもよい。ゲート電極５８２０は、電源線７１１２及び８１１２等と同じ材料から形成されていてもよい。また、制御信号線５１１０がＹ方向に延在し、複数のビア５１１１等を介して複数のゲート電極５８２０に接続されていてもよい。
他の実施形態においても、ゲート電極及びゲート絶縁膜が半導体層より下方に位置してもよい。
（第９の実施形態）
次に、第９の実施形態について説明する。第９の実施形態は、制御信号線の配置の点で第１の実施形態等と相違する。図２４は、第９の実施形態に係る半導体装置の平面構成の概要を示す模式図である。図２５は、第９の実施形態に係る半導体装置の概要を示す断面図である。図２４及び図２５では、第９の実施形態の特徴的な部分である制御信号線の配置に関する部分を図示し、半導体層、一部の電源線及びビア等の図示は省略する。
第９の実施形態では、図２４及び図２５に示すように、絶縁層２５内に、複数の制御信号線５９３０が配置されている。制御信号線５９３０はＸ方向に延在し、Ｙ方向に並んで配置されている。各制御信号線５９３０は、第２のパワードメイン３１ＢのＸ方向の両端からはみ出す部分を有する。Ｙ方向で隣り合う制御信号線５９３０は、第２のパワードメイン３１Ｂの外側で、Ｙ方向に延在する制御信号線５９１０を介して互いに接続されている。Ｘ方向負側で制御信号線５９１０を介してＹ方向正側に位置する制御信号線５９３０に接続された制御信号線５９３０は、Ｘ方向正側で制御信号線５９１０を介してＹ方向負側に位置する制御信号線５９３０に接続されている。同様に、Ｘ方向正側で制御信号線５９１０を介してＹ方向正側に位置する制御信号線５９３０に接続された制御信号線５９３０は、Ｘ方向負側で制御信号線５９１０を介してＹ方向負側に位置する制御信号線５９３０に接続されている。このように、本実施形態では、平面視で、制御信号線５１１０、制御信号線５９３０、制御信号線５９１０、制御信号線５９３０、制御信号線５９１０、・・・の制御信号線の連続体が蛇行している。また、Ｙ方向で隣り合う制御信号線５９３０同士は第２のパワードメイン３１Ｂの外側のみで互いに接続されている。そして、詳細は後述するが、制御信号線５９１０にスイッチトランジスタ５１のゲート電極（図示せず）が接続されている。つまり、スイッチトランジスタ５１が複数並列に接続されている。
ここで、図２４中の領域Ｒの詳細な構成について説明する。図２６は、第９の実施形態に係る半導体装置の平面構成を示す模式図である。図２７は、第９の実施形態に係る半導体装置の構成を示す断面図である。図２７は、図２６中のＹ１１－Ｙ２１線に沿った断面図に相当する。
図２６及び図２７に示すように、制御信号線５９３０は半導体層６４１０よりも下方でＸ方向に延在する。絶縁層２５の表層部の、平面視で制御信号線５１１０又は５９１０と重なる部分に接続部５９２０が設けられている。制御信号線５９３０と接続部５９２０とを電気的に接続するビア５９２１が設けられている。接続部５９２０の下には、ビア５９２１の他にビア５９２２が設けられている。ビア５９２２に接続されたゲート電極５９２３が設けられ、ゲート電極５９２３の下にゲート絶縁膜６９２０及び半導体層６９１０が設けられている。半導体層６９１０は、Ｘ方向で半導体層６９１０の中心線を間に挟んでＶＶＤＤ接続部６９１１とＶＤＤ接続部６９１２とを有する。絶縁層２５には、ＶＶＤＤ接続部６９１１と電源線８１１０（図９～図１２参照）とを電気的に接続するビア８９１３と、ＶＤＤ接続部６９１２と電源線７１１０（図９～図１２参照）とを電気的に接続するビア７９１３とが形成されている。複数の半導体層６９１０はＹ方向に配列している。
このように、第９の実施形態では、平面視で制御信号線５９３０と制御信号線５１１０又は５９１０とが交わる領域にスイッチトランジスタ５１が設けられている。
第９の実施形態では、制御信号線５９３０に寄生する容量及び抵抗が大きい。そして、電源スイッチ制御回路からの制御信号は、制御信号線５９３０を通じて各スイッチトランジスタ５１に順々に伝達される。このため、第２のパワードメイン３１ＢでのＶＶＤＤ電位の立ち上がりが緩やかになり、電位の急峻な立ち上がりに伴う電源ノイズを低減することができる。
Ｙ方向で隣り合う制御信号線５９３０が、平面視で第２のパワードメイン３１Ｂの外側で、制御信号線５９１０ではなく、第２のチップ２０の表層部に設けられた制御信号線を介して接続されていてもよい。
（第１０の実施形態）
次に、第１０の実施形態について説明する。第１０の実施形態は、制御信号線にバッファが付加されている点で第９の実施形態と相違する。図２８は、第１０の実施形態に係る半導体装置の平面構成を示す模式図である。図２８では、第１０の実施形態の特徴的な部分である制御信号線の配置に関する部分を図示し、半導体層、一部の電源線及びビア等の図示は省略する。
第１０の実施形態では、図２８に示すように、制御信号線５１１０及び５９１０にバッファ５７００が付加されている。例えば、バッファ５７００は第１のチップ１０に設けられる。例えば、バッファ５７００には、バッファ６０と同様に、ＶＤＤ配線及びＶＳＳ配線から電圧が供給される。バッファ５７００は、バッファ６０と同様に、第１のパワードメイン３１Ａに設けられてもよい。他の構成は第９の実施形態と同様である。
バッファ５７００は遅延回路として機能することができる。このため、バッファ５７００による制御信号の伝達の遅延を用いてスイッチトランジスタ５１の動作タイミングを制御することができる。
（第１１の実施形態）
次に、第１１の実施形態について説明する。第１１の実施形態は、制御信号線の寄生容量を高める構成が付加されている点で第９の実施形態等と相違する。図２９は、第１１の実施形態に係る半導体装置を示す断面図である。図２９では、第１１の実施形態の特徴的な部分である制御信号線及びスイッチトランジスタに関する部分を図示し、半導体層、一部の電源線及びビア等の図示は省略する。
第１１の実施形態では、図２９に示すように、互いに隣接する配線５９３１と配線５９３２とを備えた配線容量部５９４１がビア５９５１を介して制御信号線５９３０に接続されている。例えば、配線５９３１及び５９３２はＹ方向に延在し、ビア５９５１は配線５９３１に接続されている。
更に、Ｙ方向に延在する配線５９３３がビア５９５２を介して制御信号線５９３０に接続されている。配線５９３３上には、絶縁膜５９３４及び導電膜５９３５が形成されている。配線５９３３、絶縁膜５９３４及び導電膜５９３５により容量素子５９４２が構成されている。
第１１の実施形態では、配線容量部５９４１及び容量素子５９４２により、制御信号線５９３０により大きな容量が寄生する。このため、電位の急峻な立ち上がりを抑制する効果をより高いものとすることができる。
なお、配線容量部５９４１又は容量素子５９４２の一方のみが設けられていてもよい。他の実施形態に、配線容量部５９４１が設けられてもよく、容量素子５９４２が設けられてもよく、これらの両方が設けられてもよい。
ここで、スイッチトランジスタの断面構成の概要について説明する。図３０及び図３１は、スイッチトランジスタの断面構成の例を示す断面図である。
図３０に示す第１の例では、絶縁層１０１中に下地絶縁膜１０２が設けられ、下地絶縁膜１０２上に半導体層１０３、ゲート絶縁膜１０４及びゲート電極１０５が設けられている。絶縁層１０１の表層部に、制御信号線１１０と、ＶＤＤ配線に相当する電源線１２０と、ＶＶＤＤ配線に相当する電源線１３０が設けられている。半導体層１０３は、チャネル１０３Ｃと、チャネル１０３Ｃを間に挟むソース１０３Ｓ及びドレイン１０３Ｄを有する。電源線１２０とソース１０３Ｓとがビア１２１を介して接続され、電源線１３０とドレイン１０３Ｄとがビア１３１を介して接続されている。下地絶縁膜１０２の下に、ＶＤＤ配線に相当する電源線１２３と、ＶＶＤＤ配線に相当する電源線１３３とが設けられている。電源線１２０と電源線１２３とがビア１２２を介して接続され、電源線１３０と電源線１３３とがビア１３２を介して接続されている。制御信号線１１０はビア１１１を介してゲート電極１０５に接続されている。
図３１に示す第２の例では、下地絶縁膜１０２にゲート絶縁膜２０４が設けられ、ゲート絶縁膜２０４の上に半導体層１０３が設けられ、ゲート絶縁膜２０４の下にゲート電極２０５が設けられている。他の構成は第１の例と同様である。
下地絶縁膜の材料は、例えば酸化シリコン、窒化シリコン、炭化シリコン、酸化窒化シリコン、酸化炭化シリコン等である。半導体層の材料は、例えばＩｎＧａＺｎＯ（ＩＧＺＯ）、ＺｎＯ、ＺｎＳｎＯ、ＩｎＺｎＯ等である。ゲート絶縁膜の材料は、例えばＳｉＯ２、ＳｉＯｘＮｙ、ＳｉＮ、Ａｌ２Ｏ３等である。ゲート電極の材料は、例えばモリブデン、チタン、クロム、タンタル、マグネシウム、銀、タングステン、アルミニウム、銅、ネオジム、ルテニウム、スカンジウム等の金属である。ゲート電極の材料がグラフェン等であってもよい。
ゲート電極と半導体層との積層関係及び半導体層とＶＤＤ配線との接続関係の観点から上記の各実施形態に設けられたスイッチトランジスタ５１を第１、第２の例に分類すると、次のようになる。すなわち、第１～第７、第９、第１０の実施形態に設けられたスイッチトランジスタ５１は、第１の例に分類される。第８の実施形態に設けられたスイッチトランジスタ５１は、第２の例に分類される。
以上、各実施形態に基づき本発明の説明を行ってきたが、上記実施形態に示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することができ、その応用形態に応じて適切に定めることができる。
１０：第１のチップ
２０：第２のチップ
３１Ａ、３１Ｂ、３１Ｃ：パワードメイン
４２：電源スイッチ回路
５１：スイッチトランジスタ
５２：電源スイッチ制御回路

Claims (15)

  1. 基板と、前記基板の第１の面上に形成された第１の配線層と、を有する第１のチップと、
    前記基板の前記第１の面とは反対側の第２の面上に形成された第２の配線層と、
    を有し、
    前記第２の配線層は、
    第１の電源電位が供給される第１の電源線と、
    第２の電源電位が供給される第２の電源線と、
    前記第１の電源線と前記第２の電源線との間に接続された第１のスイッチと、
    を有し、
    前記第１のチップは、
    第１の接地線と、
    前記第２の電源電位が供給される第３の電源線と、
    前記第１の接地線及び前記第３の電源線が配置された第１の領域と、
    第２の接地線と、
    前記第１の電源電位が供給される第４の電源線と、
    前記第２の接地線及び前記第４の電源線が配置された第２の領域と、
    を有し、
    平面視で、前記第１のスイッチは前記第１の領域と前記第２の領域との間に配置されていることを特徴とする半導体装置。
  2. 前記第２の領域は、前記第２の接地線と前記第４の電源線との間に接続され、前記第１のスイッチを制御する制御回路を含むことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１の接地線と前記第２の接地線とが互いに電気的に接続されることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記第１の電源線は、平面視で前記第２の領域と重なる部分を有し、
    前記第２の電源線は、平面視で前記第１の領域と重なる部分を有し、
    前記第１の電源線及び前記第２の電源線は、前記第１の領域と前記第２の領域との間で前記第１のスイッチに接続されていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 前記第１の電源線及び前記第２の電源線は平面視で第１の方向に延在し、
    前記第１の領域の少なくとも一部と前記第２の領域とが前記第１の方向に配置され、
    前記第１の電源線及び前記第２の電源線は、それぞれ前記第１の方向に垂直な第２の方向に並んで複数設けられており、
    前記第１のスイッチは、複数の前記第１の電源線と複数の前記第２の電源線との間に共通に接続されていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
  6. 前記第１の電源線及び前記第２の電源線は平面視で第１の方向に延在し、
    前記第１の領域と前記第２の領域とが、平面視で前記第１の方向に直交する第２の方向に配置され、
    複数の前記第１のスイッチが、前記第１の電源線と前記第２の電源線との間に接続されていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
  7. 前記第１の接地線及び前記第３の電源線は、前記第１の方向に延在することを特徴とする請求項６に記載の半導体装置。
  8. 前記第１の電源線及び前記第２の電源線は、それぞれ前記第１の領域と前記第２の領域とが並ぶ第１の方向に垂直な第２の方向に並んで複数設けられており、
    前記第１の電源線は、それぞれ前記第１の領域と前記第２の領域との間の第１の部分を有し、
    前記第２の電源線は、それぞれ前記第１の領域と前記第２の領域との間の第２の部分を有し、
    前記第１の部分と前記第２の部分とは、前記第２の方向に交互に配置されており、
    前記第１のスイッチは、前記第２の方向で隣り合う前記第１の部分と前記第２の部分との間に接続されていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
  9. 前記第１の部分が複数の前記第１の電源線により共有され、
    前記第２の部分が複数の前記第２の電源線により共有されていることを特徴とする請求項８に記載の半導体装置。
  10. 前記第１のスイッチは、
    前記第１の電源線及び前記第２の電源線に接続された半導体層と、
    ゲート電極と、
    前記半導体層と前記ゲート電極との間に設けられたゲート絶縁膜と、
    を有することを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置。
  11. 前記ゲート絶縁膜は、前記半導体層の前記第１のチップ側の面上に形成され、
    前記ゲート電極は、前記ゲート絶縁膜の前記第１のチップ側の面上に形成されていることを特徴とする請求項１０に記載の半導体装置。
  12. 前記ゲート絶縁膜は、前記半導体層の前記第１のチップ側の面とは反対側の面上に形成され、
    前記ゲート電極は、前記ゲート絶縁膜の前記第１のチップ側の面とは反対側の面上に形成されていることを特徴とする請求項１０に記載の半導体装置。
  13. 前記第１の電源線と前記第２の電源線との間に接続された第２のスイッチを有し、
    複数の前記第１のスイッチからなる第１のスイッチ群と、複数の前記第２のスイッチからなる第２のスイッチ群とが、平面視で前記第１の領域を間に挟んで配置され、
    前記第１のスイッチ群に属する前記第１のスイッチと、前記第２のスイッチ群に属する前記第２のスイッチとが交互に並列に接続されていることを特徴とする請求項１乃至１２のいずれか１項に記載の半導体装置。
  14. 前記第１の領域の外側で前記第１のスイッチ群の制御端子及び前記第２のスイッチ群の制御端子同士がバッファを介して接続されていることを特徴とする請求項１３に記載の半導体装置。
  15. 前記第１のスイッチ群の制御端子及び前記第２のスイッチ群の制御端子に接続された容量素子を有することを特徴とする請求項１３又は１４に記載の半導体装置。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11929325B2 (en) * 2021-08-18 2024-03-12 Qualcomm Incorporated Mixed pitch track pattern

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009302198A (ja) 2008-06-11 2009-12-24 Elpida Memory Inc 半導体チップ、半導体チップ群および半導体装置
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Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5326689A (en) * 1976-08-25 1978-03-11 Hitachi Ltd Semiconductor integrated circuit unit
JP2972425B2 (ja) * 1992-01-30 1999-11-08 日本電気アイシーマイコンシステム株式会社 半導体集積回路
JPH11102910A (ja) * 1997-09-29 1999-04-13 Hitachi Ltd 半導体集積回路

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009302198A (ja) 2008-06-11 2009-12-24 Elpida Memory Inc 半導体チップ、半導体チップ群および半導体装置
JP2012044042A (ja) 2010-08-20 2012-03-01 Kawasaki Microelectronics Inc 半導体集積回路および半導体集積回路装置
JP2014165358A (ja) 2013-02-26 2014-09-08 Panasonic Corp 半導体装置及びその製造方法
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