CN106463467B - 不使用穿硅通孔(tsv)将存储器管芯直接集成到逻辑管芯的方法 - Google Patents

不使用穿硅通孔(tsv)将存储器管芯直接集成到逻辑管芯的方法 Download PDF

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    • H01L2924/1436—Dynamic random-access memory [DRAM]

Abstract

一种方法包括：形成包括设置于多个第一互连件与多个第二互连件之间的集成电路器件层的第一衬底；将包括存储器器件层的第二衬底耦合到所述第一衬底，以使得所述存储器器件层与所述多个第一互连件和所述多个第二互连件的其中之一并置；以及去除所述第一衬底的一部分。一种设备包括：器件层，所述器件层包括设置于衬底上的多个第一互连件与多个第二互连件之间的多个电路器件；存储器器件层，所述存储器器件层包括与所述多个第一互连件和所述多个第二互连件的其中之一并置并耦合的多个存储器器件；以及耦合到第一多个互连件中的一些互连件和第二多个互连件中的一些互连件的其中之一的接触点。

Description

不使用穿硅通孔(TSV)将存储器管芯直接集成到逻辑管芯的 方法
技术领域
集成电路，并且更具体而言，单片式三维集成电路。
背景技术
单片式集成电路(IC)一般包括若干晶体管，例如在诸如硅晶片等平面衬底之上制造的金属氧化物半导体场效应晶体管(MOSFET)。随着MOSFET栅极尺寸现在低于20nm，IC尺寸的横向缩放变得更加困难。随着器件大小继续减小，将到达继续进行标准平面缩放变得不切实际的点。这一拐点可能是由于经济或物理的原因，例如过高的电容或基于量子的变异性。在第三维中堆叠器件(通常被称为垂直缩放或三维(3D)集成)是通往更大晶体管密度的有前途的路径。
用于将存储器器件与逻辑器件集成的一种方案是通过使用穿过逻辑管芯设置以连接到存储器管芯的穿硅通孔(TSV)将存储器管芯与逻辑管芯结合。另一种方案是将逻辑管芯引线接合到存储器管芯。这两种方案都导致有限的速度/带宽以及至少两个管芯的封装高度。
附图说明
图1示出了单晶硅半导体衬底的衬底。
图2示出了在引入与衬底并置的多个互连件之后的图1的结构，其中多个互连件中的一些互连件连接到器件。
图3示出了在向结构上引入器件层之后的图2的结构。
图4示出了在结构上引入多个互连件之后的图3的结构。
图5示出了在将结构连接到包括存储器器件层的载体晶片之后的图4的结构。
图6示出了在从结构去除衬底110之后的图5的结构。
图7示出了在对包括器件的器件层进行钝化之后的图6的结构。
图8是实施一个或多个实施例的内插件。
图9示出了计算装置的实施例。
具体实施方式
公开了集成电路(IC)和形成IC的方法及其用途。在一个实施例中，描述了单片式三维(3D)IC及其制造和使用方法。在一个实施例中，三维集成电路的设备包括器件层和存储器器件层，器件层包括设置于衬底上的多个第一互连件与多个第二互连件之间的多个电路器件，存储器器件层包括连接到多个第一互连件和多个第二互连件以及电路器件的其中之一的多个存储器器件。因此，公开了一种设备，其将存储器器件层直接附接到至少一个有源电路(例如，逻辑)层。如该方法中所述，通过直接附接方法将诸如DRAM或其他存储器等存储器直接附接到有源电路，提供了不需要速度限制穿硅通孔(TSV)的高带宽。相反，存储器器件被集成到单片式3D IC结构，产生了单管芯方案。不同层中的有源(例如，逻辑)电路和存储器电路的集成叠置体提供了单管芯方案，其同样产生用于封装高度很受重视的应用的薄封装。
在以下描述中，将使用通常由本领域技术人员采用的术语来描述例示性实施方式的各个方面，以将他们的工作的实质传达给本领域其他技术人员。然而，对本领域技术人员将显而易见的是，可以在只具有所描述的方面中的一些方面的情况下实践本发明。为了解释的目的，阐述了许多数字、材料和配置，以便提供对例示性实施方式的透彻理解。然而，对本领域技术人员将显而易见的是，可以在没有具体细节的情况下实践本发明。在其它实例中，省略或简化了公知的特征，以不使例示性实施方式难以理解。
各操作将转而以最有助于理解本发明的方式被描述为多个分立的操作，然而，描述的顺序不应当被解释为暗示这些操作必须是依赖于顺序的。具体来说，这些操作不需要以呈现的顺序来执行。
可以在衬底(例如，半导体衬底)上形成或执行实施方式。在一个实施方式中，半导体衬底可以是使用体硅或绝缘体上硅子结构形成的结晶衬底。在其它实施方式中，可以使用替代的材料来形成半导体衬底，这些材料可以或可以不与硅组合，包括但不限于锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓、砷化铟镓、锑化镓、或者III-V族或IV族材料的其它组合。尽管这里描述了可以形成衬底的材料的若干示例，但是可以用作可以在上面构建半导体器件的基础的任何材料都落入精神和范围内。
可以在衬底上(例如将在本文中指出的器件层中)制造多个晶体管，例如金属-氧化物-半导体场效应晶体管(MOSFET或简单地MOS晶体管)。在各实施方式中，MOS晶体管可以是平面晶体管、非平面晶体管、或者两者的组合。非平面晶体管包括FinFET晶体管(例如双栅极晶体管和三栅极晶体管)、以及环绕或全包围栅极晶体管(例如，纳米带和纳米线晶体管)。尽管本文中所描述的实施方式可以仅例示平面晶体管，但是应当注意，实施例也可以使用非平面晶体管来执行。
每个MOS晶体管包括由至少两个层、栅极电介质层和栅极电极层形成的栅极叠置体。栅极电介质层可以包括一个层或层的叠置体。一个或多个层可以包括氧化硅、二氧化硅(SiO2)、和/或高k电介质材料。高k电介质材料可以包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌、和锌等元素。可以用在栅极电介质层中的高k材料的示例包括但不限于氧化铪、硅氧化铪、氧化镧、氧化镧铝、氧化锆、硅氧化锆、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、和铌酸铅锌。在一些实施例中，当使用高k材料时，可以在栅极电介质层上执行退火工艺以改进其质量。
栅极电极层形成在栅极电介质层上，并且可以由至少一种P型功函数金属或N型功函数金属组成，取决于晶体管将是PMOS还是NMOS晶体管。在一些实施方式中，栅极电极层可以由两个或更多金属层的叠置体组成，其中，一个或多个金属层是功函数金属层并且至少一个金属层是填充金属层。
对于PMOS晶体管，可以用于栅极电极的金属包括但不限于钌、钯、铂、钴、镍、和导电金属氧化物，例如，氧化钌。P型金属层将使得能够形成具有在约4.9eV与约5.2eV之间的功函数的PMOS栅极电极。对于NMOS晶体管，可以用于栅极电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金、以及这些金属的碳化物，例如碳化铪、碳化锆、碳化钛、碳化钽、和碳化铝。N型金属层将使得能够形成具有在约3.9eV与约4.2eV之间的功函数的NMOS栅极电极。
在一些实施例中，栅极电极可以由“U”形结构组成，该结构包括基本上平行于衬底表面的底部部分以及基本上垂直于衬底的顶表面的两个侧壁部分。在另一个实施例中，形成栅极电极的金属层中的至少一个金属层可以简单地是平面层，该平面层基本上平行于衬底的顶表面，并且不包括基本上垂直于衬底的顶表面的侧壁部分。在其它实施方式中，栅极电极可以由U形结构和平面、非U形结构的组合组成。例如，栅极电极可以由形成在一个或多个平面、非U形层顶部的一个或多个U形金属层组成。
在本发明的一些实施方式中，可以在将栅极叠置体括在一起的栅极叠置体的相对侧上形成一对侧壁间隔体。侧壁间隔体可以由诸如氮化硅、氧化硅、碳化硅、掺杂有碳的氮化硅、和氮氧化硅之类的材料形成。用于形成侧壁间隔体的工艺在本领域中是公知的，并且通常包括沉积和蚀刻工艺步骤。在替代的实施方式中，可以使用多个间隔体对，例如，可以在栅极叠置体的相对侧上形成两对、三对、或者四对侧壁间隔体。
如本领域中公知的，源极和漏极区在衬底内被形成为邻近于每个MOS晶体管的栅极叠置体。通常使用注入/扩散工艺或蚀刻/沉积工艺来形成源极和漏极区。在前一种工艺中，诸如硼、铝、锑、磷、或砷之类的掺杂剂可以被离子注入到衬底中以形成源极和漏极区。激活掺杂剂并使得它们进一步扩散到衬底中的退火工艺通常在离子注入工艺之后。在后一种工艺中，衬底可以首先被蚀刻以在源极和漏极区的位置处形成凹陷部。随后可以执行外延沉积工艺以利用用于制造源极和漏极区的材料填充凹陷部。在一些实施方式中，可以使用诸如硅锗或碳化硅之类的硅合金来制造源极和漏极区。在一些实施方式中，外延沉积的硅合金可以被原位掺杂有诸如硼、砷、或磷之类的掺杂剂。在其它实施例中，可以使用诸如锗或III-V族材料或合金之类的一种或多种替代的半导体材料来形成源极和漏极区。并且在其它实施例中，一个或多个金属和/或金属合金层可以用于形成源极和漏极区。
一个或多个层间电介质(ILD)沉积在MOS晶体管之上。可以使用因其在集成电路结构中的可用性而为人所知的电介质材料(例如低k电介质材料)来形成ILD层。可以使用的电介质材料的示例包括但不限于二氧化硅(SiO2)、掺杂碳的氧化物(CDO)、氮化硅、有机聚合物(例如八氟环丁烷或聚四氟乙烯、氟硅酸盐玻璃(FSG))、以及有机硅酸盐(例如倍半硅氧烷、硅氧烷、或有机硅酸盐玻璃)。ILD层可以包括气孔或气隙，以进一步减小它们的介电常数。
图1-7描述了一种形成包括存储器器件层的单片式3D IC的方法。描述的实施例还包括两个电路器件层(有源电路层)，其中电路器件层之一包括与另一电路器件层中的器件具有不同电压范围的器件。典型地，具有较高电压范围的器件包括但不限于可操作用于高频(例如，射频(RF))和电源开关应用的器件。这种器件的示例是相对大(例如，较老代)的p型和/或n型器件、诸如氮化镓(GaN)或砷化镓(GaAs)等高电子迁移率晶体管。典型地，这种器件可以包括能够经受增大的电压并且提供增大的驱动电流的器件。这种器件往往比现有技术的逻辑器件更大。较低电压范围的通常更快的器件包括逻辑器件，例如FinFET或其他形状因子减小的器件，其可以按照比较高电压范围器件更高的间距布置在器件层上。在另一实施例中，单片式3D IC包括类似器件的电路器件层或仅一个器件层(例如，逻辑器件层)或器件类型的混合。
参考图1，在一个实施例中，在衬底上形成高电压摆动器件和/或较大(例如，较老代)的PMOS和/或NMOS器件。图1示出了例如单晶硅半导体衬底(例如，硅衬底)的衬底110。衬底110上设置的是包括器件120A、120B和120C的器件层。器件120A例如是GaN器件或GaAs器件；器件120B例如是较老代的n型器件；并且器件120C代表性地是较老代的p型器件。这种器件可以用于高功率应用中。
图2示出了在引入与衬底110并置的多个互连件之后的图1的结构，其中多个互连件中的一些互连件连接到器件。图2示出了多个互连件130，其包括对于相对高电压摆动器件(例如器件120A、120B和120C)而言尺寸兼容(例如，阻抗匹配)的互连件1305。多个互连件130还包括互连件1306，在一个实施例中，互连件1306的尺寸与互连件1305的尺寸不同。在一个实施例中，多个互连件130是铜材料的，并如现有技术中那样被图案化。器件与第一级互连件之间的器件层接触部125A、125B和125C可以是钨或铜，并且互连件之间的级间接触部例如是铜。互连件通过电介质材料(例如，氧化物)而彼此绝缘并与器件绝缘。
图3示出了在向结构上引入器件层之后的图2的结构。图3示出了与多个互连件130并置或在多个互连件130上的器件层150。在一个实施例中，器件层150是单晶半导体层(例如，硅层)，包括通过层转移工艺引入的层。在转移时，器件层150可以或可以不包括器件。在转移时这种层不包括器件的实施例中，可以在转移之后形成多个器件。这种器件包括高速器件，例如高速逻辑器件(例如，FinFET器件)。这种器件可以以比与结构100上的另一器件层(例如，包括器件120A-120C的器件层)相关联的高电压摆动器件和/或较大(较老代)的器件更细的间距被布局或布置在器件层150中。在一个实施例中，这种器件通过例如器件层与互连件之间的接触部155连接到多个互连件130中的互连件1306。代表性地，互连件1306具有大约为栅极间距的至少0.67倍的厚度，并且互连件1305可以具有大约比互连件1306的厚度大100到1000倍的厚度。代表性地，当前的FinFET具有零到1.5伏的电压范围。在一个实施例中，较高电压范围器件是电压范围大于1.5伏(例如范围可达5.5伏)的器件。
图4示出了在向结构上引入多个互连件之后的图3的结构。图4示出了与器件层150并置或在器件层150上的多个互连件170，其中多个互连件170中的一些互连件连接到器件层150中的器件。如图4中所示，器件层150中的器件可以通过接触部158连接到多个互连件170中的一些互连件和/或通过接触部155连接到多个互连件130中的一些互连件。图4还示出了嵌入多个互连件170中的存储器元件。在一个实施例中，存储器元件(例如，可缩放的两个晶体管存储器(STTM)和/或电阻式随机存取存储器(ReRAM)元件)在一端(通过接触部164)连接到多个互连件170并连接到器件层150，并且通过接触部162连接到多个互连件130。器件层150中的器件可操作用于在存储器读出和写入操作期间启用存储器元件。
图4示出了如现有技术中已知的通过电介质材料彼此隔离并与器件层隔离的多个互连件170。在一个实施例中，多个互连件170是从诸如铜的材料中选择的，该材料是通过电镀工艺引入的，其中至器件层150中的器件的接触部158代表性地为铜或钨，并且互连件之间的接触部为铜。多个互连件170上设置的是金属化层175，其包括用于金属到金属接合连接的暴露的导电接触点。
图5示出了在将结构连接到包括存储器器件层的载体晶片之后的图4的结构。在一个实施例中，图4中的结构100被翻转并接合到载体晶片。图5示出了例如硅或其他适当衬底的载体晶片185。载体晶片185在一个表面处包括存储器器件层190。存储器器件层190可以是若干多个存储器元件和存储器电路，例如动态RAM(DRAM)器件层。在一个实施例中，存储器器件层包括金属化层195，金属化层195包括被暴露并对准到结构100的金属化层175中的导电接触点的导电连接点或连接件。于是，在一个实施例中，与存储器器件层190相关联的暴露的接触部可以通过直接的金属到金属接合(例如铜到铜的压力接合)而连接到金属化175。
图6示出了在从结构去除衬底110之后的图5的结构。在一个实施例中，通过机械(例如，研磨)或其他机制(例如，蚀刻)去除衬底110。在该实施例中，去除衬底110到至少器件层(包括器件120A、120B和120C)留在载体晶片上的程度。
图7示出了在对包括器件120A、器件120B和器件120C的器件层进行钝化之后的图6的结构。这种钝化可以借助于氧化物层或类似的电介质材料层。图7还示出了至多个互连件130中的一些互连件(互连件1305)的接触点195的形成。接触点195可以用于将结构100连接到衬底(例如封装衬底)。一旦形成了，就可以将该结构(如果形成在晶片级上)分解成分立的单片式3D IC。图7代表性地示出了在分解之后的结构100，并用虚线示出了通过至接触点195的焊接连接的结构到封装衬底的连接。
图8示出了包括本发明的一个或多个实施例的内插件200。内插件200是用于将第一衬底202桥接到第二衬底204的居间衬底。第一衬底202例如可以是集成电路管芯。第二衬底204例如可以是存储器模块、计算机母板或另一个集成电路管芯。通常，内插件200的目的是将连接扩展到更宽间距或将连接重新布线到不同连接。例如，内插件200可以将集成电路管芯耦合到球栅阵列(BGA)206，球栅阵列接下来能够被耦合到第二衬底204。在一些实施例中，第一和第二衬底202/204附接到内插件200的相对侧。在其他实施例中，第一和第二衬底202/204附接到内插件200的同一侧。并且在其他实施例中，通过内插件200对三个或更多衬底进行互连。
内插件200可以由环氧树脂、玻璃纤维加强的环氧树脂、陶瓷材料或诸如聚酰亚胺的聚合物材料形成。在其他实施方式中，内插件可以由交替的刚性或柔性材料形成，刚性或柔性材料可以包括与上述用于半导体衬底中的材料相同的材料，例如硅、锗以及其他III-V族和IV族材料。
内插件可以包括金属互连件208和通孔210，包括但不限于穿硅通孔(TSV)212。内插件200还可以包括嵌入式器件214，包括无源和有源器件两者。这种器件包括但不限于电容器、去耦电容器、电阻器、电感器、熔断器、二极管、变压器、传感器和静电放电(EDS)器件。也可以在内插件200上形成更复杂的器件，例如射频(RF)器件、功率放大器、功率管理器件、天线、阵列、传感器和MEMS器件。
根据本发明的实施例，本文公开的设备或过程可以用于制造内插件200中。
图9示出了根据本发明一个实施例的计算装置300。计算装置300可以包括若干部件。在一个实施例中，这些部件附接到一个或多个母板。在替代的实施例中，这些部件被制造到单个片上系统(SoC)管芯上而不是母板上。计算装置300中的部件包括但不限于集成电路管芯302和至少一个通信芯片308。在一些实施方式中，通信芯片308被制造为集成电路管芯302的部分。集成电路管芯302可以包括CPU 304以及常常用作高速缓冲存储器的管芯上存储器306，可以通过诸如嵌入式DRAM(eDRAM)或自旋转移矩存储器(STTM或STTM-RAM)等技术来提供管芯上存储器306。
计算装置300可以包括其他部件，其他部件可以或可以不物理和电耦合至母板或制造在SoC管芯内。这些其他部件包括但不限于易失性存储器310(例如，DRAM)、非易失性存储器312(例如，ROM或闪速存储器)、图形处理单元314(GPU)、数字信号处理器316、密码处理器342(在硬件内执行加密算法的专用处理器)、芯片组320、天线322、显示器或触摸屏显示器324、触摸屏控制器326、电池328或其他电源、功率放大器(未示出)、全球定位系统(GPS)装置344、罗盘330、运动协处理器或传感器332(可以包括加速度计、陀螺仪和罗盘)、扬声器334、相机336、用户输入装置338(例如，键盘、鼠标、触笔和触控板)以及大容量存储装置340(例如硬盘驱动器、压缩盘(CD)、数字多用盘(DVD)等)。
通信芯片308实现用于往返于计算装置300传输数据的无线通信。术语“无线”及其派生词可以用于描述可以通过使用经调制的电磁辐射经由非固态介质来传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并不暗示相关联的设备不包含任何线，尽管在一些实施例中它们可能不包含线。通信芯片308可以实施多个无线标准或协议中的任何标准或协议，这些标准或协议包括但不限于Wi-Fi(IEEE 802.11族)、WiMAX(IEEE802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、及其衍生物、以及被命名为3G、4G、5G及更高代的任何其它无线协议。计算装置300可以包括多个通信芯片308。例如，第一通信芯片308可以专用于较短距离无线通信，例如Wi-Fi和蓝牙，并且第二通信芯片308可以专用于较长距离无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO以及其它。
在一个实施例中，计算装置300的处理器304是根据上述实施例形成的包括多个器件层的单片式3D IC。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可以存储在寄存器和/或存储器中的其他电子数据的任何器件或器件的部分。
在一个实施例中，通信芯片308也可以包括根据上述实施例形成的包括多个器件层的单片式3D IC。
在其他实施例中，计算装置300内容纳的另一个部件可以包含根据上述实施方式的包括多个器件层的单片式3D IC。
在各实施例中，计算装置300可以是膝上型计算机、上网本计算机、笔记本计算机、超级本计算机、智能电话、平板电脑、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字相机、便携式音乐播放器或数字视频记录器。在其他实施方式中，计算装置300可以是处理数据的任何其他电子装置。
示例
示例1为一种方法，包括：形成第一衬底，第一衬底包括设置于多个第一互连件与多个第二互连件之间的集成电路器件层；将包括存储器器件层的第二衬底耦合到第一衬底，使得存储器器件层与多个第一互连件和多个第二互连件的其中之一并置；以及去除第一衬底的一部分。
在示例2中，示例1的形成包括设置于多个第一互连件与多个第二互连件之间的集成电路器件层的第一衬底包括：在第一衬底上形成第一器件层；在第一衬底上形成多个第一互连件，其中多个第一互连件中的一些第一互连件耦合到多个第一器件中的一些第一器件；将没有多个第二器件的器件层和包括多个第二器件的器件层的其中之一耦合到多个第一互连件中的一些第一互连件，在没有多个第二器件的器件层被耦合的条件下，该方法包括形成多个第二器件；以及在第二器件层上形成多个第二互连件，其中多个第二互连件中的一些第二互连件耦合到多个第二器件中的一些第二器件。
在示例3中，在去除第一衬底的一部分之后，示例2的方法包括形成至第一多个互连件中的一些互连件的其中之一的接触点，接触点可操作用于连接到外部源。
在示例4中，示例2的第一多个互连件中的一些互连件的尺寸大于第二多个互连件中的一些互连件的尺寸。
在示例5中，示例2的多个第一器件包括电压范围比多个第二器件更高的器件。
在示例6中，示例2的多个第二器件包括以比多个第一器件的间距更细的间距设置的器件。
在示例7中，示例1的形成多个第二互连件包括：形成包括多个第二互连件和嵌入其中的多个存储器器件的互连件叠置体。
在示例8中，示例1的存储器器件层包括DRAM器件。
示例9是通过示例1-8所述的方法中的任一种形成的三维集成电路。
示例10是一种设备，包括：器件层，器件层包括设置于衬底上的多个第一互连件与多个第二互连件之间的多个第一电路器件，其中多个第一互连件中的一些第一互连件和多个第二互连件中的一些第二互连件耦合到多个第一电路器件中的一些第一电路器件；存储器器件层，其包括与多个第一互连件和多个第二互连件的其中之一并置并耦合的多个存储器器件；以及耦合到第一多个互连件中的一些互连件和第二多个互连件中的一些互连件的其中之一的接触点，所述接触点可操作用于连接到外部源。
在示例11中，示例10的器件层包括第一器件层，并且其中存储器器件与第一多个互连件和第二多个互连件的其中之一并置并耦合，该设备还包括第二器件层，第二器件层包括与第一多个互连件和第二多个互连件中的另一者并置并耦合的多个第二电路器件。
在示例12中，示例11的多个第一器件和多个第二器件的其中之一包括电压范围比多个第一器件和多个第二器件中的另一者更高的器件。
在示例13中，示例12的第一器件层的多个第一电路器件包括以比多个第二电路器件的间距更细的间距设置的器件，并且多个第一互连件设置在载体衬底与第一器件层之间。
在示例14中，示例12的接触点耦合到多个第二互连件中的一些第二互连件。
在示例15中，示例11的多个存储器器件设置在多个第一互连件和多个第二互连件的其中之一内。
在示例16中，示例12的接触点包括电路接触点，该设备还包括封装，该封装包括耦合到电路接触点的封装接触点。
示例17为一种方法，包括：在第一衬底上形成第一器件层，器件层包括多个第一器件；形成多个第一互连件，其中多个第一互连件中的一些第一互连件耦合到多个第一器件中的一些第一器件；形成与多个第一互连件并置的第二器件层，第二器件层包括多个第二器件；形成与第二器件层并置的多个第二互连件；将包括存储器器件层的第二衬底耦合到第一衬底，以使得存储器器件层与多个第二互连件并置；以及去除第一衬底的一部分而保留第一器件层。
在示例18中，示例17的方法包括：形成至第一多个互连件的接触点，接触点可操作用于连接到外部源。
在示例19中，示例17的多个第一器件包括电压范围比多个第二器件更高的器件。
在示例20中，示例17的多个第二器件包括以比多个第一器件的间距更细的间距设置的器件。
在示例21中，示例17的形成多个第二互连件包括：形成包括多个第二互连件和嵌入其中的多个存储器器件的互连件叠置体。
示例22是一种通过示例17-21中的任一个所述的方法制造的三维设备。
本发明的所示实施方式的上面的描述(包括在摘要中描述的内容)并非旨在是详尽的或者将本发明限制为所公开的精确形式。尽管为了例示的目的在本文中描述了本发明的具体实施方式和示例，但是如相关领域技术人员将认识到的，各种等同的修改在本发明的范围内是可能的。
鉴于以上具体实施方式，可以对本发明做出这些修改。在所附权利要求中使用的术语不应当被解释为将本发明限制为在说明书和权利要求书中公开的具体实施方式。更确切地，本发明的范围应当全部由所附权利要求来确定，所附权利要求是根据权利要求解释的所建立的原则来解释的。

Claims (20)

1.一种用于形成集成电路的方法，包括：
形成第一衬底，所述第一衬底包括设置于多个第一互连件与多个第二互连件之间的集成电路器件层；
将包括存储器器件层的第二衬底耦合到所述第一衬底，以使得所述存储器器件层与所述多个第一互连件和所述多个第二互连件的其中之一并置；以及
去除所述第一衬底的一部分，
其中，形成包括设置于多个第一互连件与多个第二互连件之间的集成电路器件层的第一衬底包括：
在所述第一衬底上形成第一器件层，所述第一器件层包括多个第一器件；
在所述第一衬底上形成多个第一互连件，其中，所述多个第一互连件中的一些第一互连件耦合到所述多个第一器件中的一些第一器件；
将没有多个第二器件的器件层和包括多个第二器件的器件层的其中之一耦合到所述多个第一互连件中的一些第一互连件，在没有所述多个第二器件的器件层被耦合的条件下，所述方法包括形成多个第二器件；以及
在所述第二器件层上形成多个第二互连件，其中，所述多个第二互连件中的一些第二互连件耦合到所述多个第二器件中的一些第二器件。
2.根据权利要求1所述的方法，其中，在去除所述第一衬底的一部分之后，所述方法包括：
形成至所述多个第一互连件中的一些互连件的其中之一的接触点，所述接触点能够操作用于连接到外部源。
3.根据权利要求1所述的方法，其中，所述多个第一互连件中的一些互连件的尺寸大于所述多个第二互连件中的一些互连件的尺寸。
4.根据权利要求1所述的方法，其中，所述多个第一器件包括电压范围比所述多个第二器件更高的器件。
5.根据权利要求1所述的方法，其中，所述多个第二器件包括以比所述多个第一器件的间距更细的间距设置的器件。
6.根据权利要求1所述的方法，其中，形成多个第二互连件包括：形成包括所述多个第二互连件和嵌入其中的多个存储器器件的互连件叠置体。
7.根据权利要求1所述的方法，其中，所述存储器器件层包括DRAM器件。
8.一种三维集成电路器件，通过根据权利要求1-7所述的方法中的任一项来形成。
9.一种集成电路设备，包括：
器件层，所述器件层包括设置于衬底上多个第一互连件与多个第二互连件之间的多个第一电路器件，其中，所述多个第一互连件中的一些第一互连件和所述多个第二互连件中的一些第二互连件耦合到所述多个第一电路器件中的一些第一电路器件；
存储器器件层，所述存储器器件层包括与所述多个第一互连件和所述多个第二互连件的其中之一并置并耦合的多个存储器器件；以及
耦合到所述多个第一互连件中的一些互连件和所述多个第二互连件中的一些互连件的其中之一的接触点，所述接触点能够操作用于连接到外部源，
其中，所述器件层为第一器件层，并且其中，所述存储器器件与所述多个第一互连件和所述多个第二互连件的其中之一并置并耦合，所述设备还包括第二器件层，所述第二器件层包括与所述多个第一互连件和所述多个第二互连件中的另一者并置并耦合的多个第二电路器件。
10.根据权利要求9所述的设备，其中，所述多个第一电路器件和所述多个第二电路器件的其中之一包括电压范围比所述多个第一电路器件和所述多个第二电路器件中的另一者更高的器件。
11.根据权利要求10所述的设备，其中，所述第一器件层的所述多个第一电路器件包括以比所述多个第二电路器件的间距更细的间距设置的器件，并且所述多个第一互连件设置在载体衬底与所述第一器件层之间。
12.根据权利要求10所述的设备，其中，所述接触点耦合到所述多个第二互连件中的一些第二互连件。
13.根据权利要求9所述的设备，其中，多个存储器器件设置在所述多个第一互连件和所述多个第二互连件的其中之一内。
14.根据权利要求10所述的设备，其中，所述接触点包括电路接触点，所述设备还包括封装，所述封装包括耦合到所述电路接触点的封装接触点。
15.一种用于形成集成电路的方法，包括：
在第一衬底上形成第一器件层，所述器件层包括多个第一器件；
形成多个第一互连件，其中，所述多个第一互连件中的一些第一互连件耦合到所述多个第一器件中的一些第一器件；
形成与所述多个第一互连件并置的第二器件层，所述第二器件层包括多个第二器件；
形成与所述第二器件层并置的多个第二互连件；
将包括存储器器件层的第二衬底耦合到所述第一衬底，以使得所述存储器器件层与所述多个第二互连件并置；以及
去除所述第一衬底的一部分而保留所述第一器件层。
16.根据权利要求15所述的方法，还包括：形成至所述多个第一互连件的接触点，所述接触点能够操作用于连接到外部源。
17.根据权利要求15-16中任一项所述的方法，其中，所述多个第一器件包括电压范围比所述多个第二器件更高的器件。
18.根据权利要求15-16中任一项所述的方法，其中，所述多个第二器件包括以比所述多个第一器件的间距更细的间距设置的器件。
19.根据权利要求15-16中任一项所述的方法，其中，形成多个第二互连件包括：形成包括所述多个第二互连件和嵌入其中的多个存储器器件的互连件叠置体。
20.一种三维集成电路，通过根据权利要求15-19所述的方法中的任一项来制造。
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