CN110970418A - 集成电路 - Google Patents

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Abstract

一种集成电路，包括在相同基板上的栅极全环(GAA)纳米线晶体管及GAA纳米片晶体管。包括GAA纳米线晶体管的单元与包括GAA纳米片晶体管的单元所组成的阵列被提供。包括GAA纳米线晶体管的单元可相邻于包括GAA纳米片晶体管的单元，且有隔离结构夹设于单元之间。

Description

集成电路
技术领域
本公开涉及半导体装置及制造方法，特别涉及一种集成电路，具有整合在相同基板上的垂直堆叠的栅极全环(gate-all-around,GAA)水平纳米线(nanowire,NW))装置以及垂直堆叠的GAA水平纳米片(nanosheet,NS)装置。
背景技术
垂直堆叠的栅极全环水平纳米线及纳米片装置被深信为可用于下一世代集成电路(integrated circuits,IC)，因为它们具有良好的栅极可控制性(controllability)、低漏电(leakage)、以及良好的可扩缩性(scalability)。在它们的通道区域，每个GAA NW装置及GAA NS装置皆分别具有垂直堆叠的线通道(wire channel)及片通道(sheet channel)，其中线通道及片通道为栅极介电层及栅极电极所环绕(wrapped around)。由于较小的通道区域，所以GAA NW相对于GAA NS具有改进的栅极控制，也因此，在一些实施例中，GAA NW对速度非关键的电路(non-speed critical circuit)的应用较为有利，因为GAA NW可以同时提供低漏电及低功耗(power consumption)的优点。GAA NS具有用于高速应用的相对较大的通道宽度，但在漏电可能劣于GAA NW装置。希望能在某些应用中同时实现两种GAA装置的某些特性的实施方式。
发明内容
本公开实施例提供一种集成电路。上述集成电路包括一基板。第一单元包括基板上的第一栅极全环(GAA)纳米线晶体管，第一GAA纳米线晶体管具有垂直堆叠的多个纳米线通道，第二单元包括基板上的第二GAA纳米片晶体管，第二GAA纳米片晶体管具有垂直堆叠的多个纳米片通道，而一隔离结构夹设于第一单元与第二单元之间。第一GAA纳米线晶体管包括环绕纳米线通道的第一栅极介电层、以及环绕第一栅极介电层的第一栅极电极。第二GAA纳米片晶体管包括环绕纳米片通道的第二栅极介电层、以及环绕第二栅极介电层的第二栅极电极。
本公开实施例提供一种集成电路。上述集成电路包括形成于基板上的一单元阵列。单元阵列的第一列包括第一单元及第二单元，第一单元包括第一栅极全环(GAA)纳米线晶体管，而第二单元包括第二GAA纳米片晶体管。第二单元是第一单元在第一列上的下一个相邻单元(例如：没有(功能性)单元夹设于第一单元与第二单元之间)。一隔离结构可夹设于第一单元与第二单元之间。
本公开实施例提供一种集成电路。上述集成电路包括设置于基板上的单元阵列的第一列及第二列。第一列包括第一单元，第一单元包括基板上的第一栅极全环(GAA)纳米线晶体管。第一GAA纳米线晶体管具有垂直堆叠的多个纳米线通道。第一栅极介电层环绕纳米线通道，且第一栅极电极环绕第一栅极介电层。上述第一列还包括第二单元，第二单元包括基板上的第二GAA纳米片晶体管，第二GAA纳米片晶体管具有垂直堆叠的多个纳米片通道、环绕纳米片通道的第二栅极介电层、以及环绕第二栅极介电层的第二栅极电极。一隔离结构夹设于第一单元与第二单元之间。第二列包括包括第三单元及第四单元。第三单元包括第三GAA纳米线晶体管，且第四单元包括第四GAA纳米线晶体管。
附图说明
本公开自后续实施方式及附图可优选理解。应注意的是，依据产业的标准作法，各种特征并未按比例绘制且仅用于说明的目的。事实上，各种特征的尺寸可能任意增加或减少以清楚论述。
图1是根据本公开实施方式所示，半导体结构的一部分的标准单元阵列布局图。
图2是根据一些实施例所示，图1的第一半导体结构的一部分的俯视图。
图3是根据一些实施例所示，图2的部分的截面图。
图4是根据一些实施例所示，图2的部分的截面图。
图5是根据一些实施例所示，第二半导体结构的一部分的俯视图。
图6是根据一些实施例所示，图5的一部分的截面图。
图7是根据一些实施例所示，第三半导体结构的一部分的俯视图。
图8是根据一些实施例所示，第四半导体结构的一部分的俯视图。
图9是根据本公开实施方式所示，半导体结构的一部分的另一个标准单元阵列布局图。
图10是根据一些实施例所示，第五半导体结构的一部分的俯视图。
图11是根据一些实施例所示，图10的一部分的截面图。
图12是根据一些实施例所示，图10的一部分的截面图。
图13是根据本公开实施方式所示，半导体结构的一部分的另一个标准单元阵列布局图。
附图标记说明：
100～半导体装置
105～装置区域
120～GAA NW装置
140～GAA NS装置
H1～高度
X、Y～方向
126～栅极电极
130～介电虚拟栅极
132～栅极末端介电层
144～栅极介电层
146～栅极电极
150～外部间隔物
152～内部间隔物
VG～栅极通孔插塞
VD～漏极通孔插塞
VS～源极通孔插塞
12～基板
122～通道
142～通道
W1、W2～宽度
T1、T2～厚度
124～栅极介电层
134～硬遮罩
130A～虚拟栅极
130B～虚拟栅极
502～虚拟通道区域
702～隔离栅极
704～虚拟通道区域
802～隔离栅极
804～接点
900～装置区域
H2～高度
X1、X2～宽度
1300～布局图
具体实施方式
以下的公开提供许多不同实施例或范例，用以实施本公开的不同特征。本公开的各部件及排列方式，其特定范例叙述于下以简化说明。理所当然的，这些范例并非用以限制本公开。举例来说，若叙述中有着第一特征成形于第二特征之上上或上方，其可能包含第一特征与第二特征以直接接触成形的实施例，亦可能包含有附加特征形成于第一特征与第二特征之间，而使第一特征与第二特征间并非直接接触的实施例。此外，本公开可在多种范例中重复参考数字及/或字母。该重复的目的为简化及清晰易懂，且本身并不规定所讨论的多种实施例及/或配置间的关系。
进一步来说，本公开可能会使用空间相对术语，例如“在…下方”、“下方”、“低于”、“在…上方”、“高于”及类似词汇，以便于叙述附图中一个元件或特征与其他元件或特征间的关系。除了附图所描绘的方位外，空间相对术语亦欲涵盖使用中或操作中的装置其不同方位。设备可能会被转向不同方位(旋转90度或其他方位)，而此处所使用的空间相对术语则可相应地进行解读。再进一步来说，当一数字或一数字范围以“大约”、“大概”或类似的用语描述时，除非特别描述，否则旨于涵盖所述数字的加/减10％内数字。举例来说，用语“约5纳米”所涵盖的尺寸范围自4.5纳米至5.5纳米。
随着技术节点的缩小(例如：22纳米及之后的世代)，一些工艺已实施鳍式场效晶体管(fin-type field effect transistors,FinFET装置)以供高性能及低漏电应用之用。由于在通道(channel)的多个侧边上控制栅极，FinFET装置提供在平面装置(planardevice)之上的此功能：例如栅极连接附加侧壁装置宽度(离子性能)以及更好的短通道控制(short channel control)(次临限漏电流(subthreshold leakage))。然而，FinFET装置仍具有通道的底部部分(在鳍片(fin)中)，此处可能会限制栅极的控制。为了增加控制，栅极全环(gate all around,GAA)装置被提出，以作为FinFET装置的后继者。本公开讨论GAA装置的实践。应注意的是，当结合GAA装置实践FinFET装置及/或平面装置时，本文所讨论的内容亦可被应用。
由此可以理解，本公开涉及半导体装置及制造方法，特别涉及一种集成电路(integrated circuit,IC)，具有整合在相同基板(substrate)上的垂直堆叠的栅极全环水平纳米线装置(或简称为GAA NW装置)以及垂直堆叠的GAA水平纳米片装置(或简称为GAANS装置)，这些GAA NW装置及GAA NS装置统称为GAA装置。
GAA NW装置与GAA NS装置彼此间在通道宽度上有所不同，GAA NS装置所具有的通道宽度大于GAA NW装置所具有的通道宽度。举例来说，GAA NS装置的通道宽度对GAA NW装置的通道宽度的比例，可处于1.3至10的范围内，例如自1.5至4。如上所述，因为具有相对较宽的通道，因此GAA NS装置可更加适合用于高速(high-speed)应用。因为具有相对较窄的通道，因此GAA NW装置可更加适合用于低功率(low power)及低漏电应用。然而，在某些应用中，例如系统单芯片(system on a chip,SOC)装置的应用，可能会希望在单一IC中同时攫取GAA NS装置及GAA NW装置的优点。
因此，本公开实施例提供弹性设计整合方案，以在相同芯片中容纳不同电路。也就是说，GAA NW装置因为较小的通道区域而具有较好的栅极控制，且可用于速度非关键的电路(non-speed critical circuit)，以同时具有低漏电及低功耗的优点。GAA NS装置具有用于高速应用的较宽的通道宽度，但在漏电上劣于GAA NW装置。混合使用相邻电路中的两个装置，以实现IC的高速及低功耗的需求。
因此，本公开讨论用于半导体装置的结构，其中不同配置的GAA装置被设置于相邻电路中。相邻电路(例如：电路组件或STD单元)可在稍后被互连(interconnect)。举例来说，对给定IC，基于用于高速应用的GAA NS装置/晶体管的第一电路，与基于用于功率(主动(active)及备用(standby))减少的GAA NW装置/晶体管的第二电路被互连。为了提供这种功能，下文所讨论的是STD单元(例如：电路或电路组件)的布局及结构，允许单元(cell)在给定的装置设计中被组合，以符合高速及低功耗，例如符合SOC产品需求。
参照图1，图1所示是半导体装置100(例如：集成电路(IC))的一个部分105(亦称为装置区域105)的布局图。装置区域105可为根据本公开实施例建构的IC的装置区域(deviceregion)的一部分。装置区域105包括多个单元(或标准单元(standard cell,STD cell))，这些单元为以行(column)及列(row)排列的电路的电路或组件。这些单元可由上方(overlying)的互连层(例如：多层互连)互连，以形成所设计的IC功能。也就是说，在一些实施例中，装置区域105被互连以完成(effectuate)IC性能。
图1显示4列单元，其中单元1-n(n＝1～4)在一个列上、单元2-m(m＝1～5)在一个列上、单元3-k(k＝1～4)在一个列上、且单元4-p(p＝1～5)在一个列上。在多种实施例中，装置区域105中的列可包括比图1所示的布局更多或更少的单元。在多种实施例中，装置区域105可包括比图1所示的布局更多或更少的列，以及更多或更少的行。每个单元提供一个电路或电路的一部分，此单元所提供的范例性功能包括但不限于：NAND电路、NOR电路、AND电路、XOR电路、XNOR电路、SACN、反相器(inverter)、触发器(flipflop)、锁存器(latch)、及/或其他合适的逻辑或存储功能。
仍旧参照图1，每个单元由一或多个GAA NW晶体管或是一或多个GAA NS晶体管实现。具体来说，一个单元可包括一对NMOSFET(n型金属氧化物半导体场效晶体管或n型)GAANS装置与PMOSFET(p型金属氧化物半导体场效晶体管或p型)GAA NS装置，以制造CMOSFET(互补式金属氧化物半导体场效晶体管)GAA NS单元(或简称NS单元)，或者，一个单元可包括一对NMOSFET(或n型)GAA NW装置与PMOSFET(或p型)GAA NW装置，以制造CMOSFET GAA NW单元(或简称NW单元)。n型GAA NS装置及n型GAA NW装置建立于p型井(well)中。p型GAA NS装置及p型GAA NW装置建立于n型井中。以上讨论了GAA NW装置及GAA NS装置，包括它们的相对通道宽度。
于图1的本实施例中，每个列都包括NS单元及NW单元(被称为混合列)。混合列的高度(沿着行方向Y的尺寸)，由列中的NS单元的高度所主导。这是因为在同一列中，与NW单元相比，NS单元具有较宽的通道。因此，在这个布局中，所有的混合列具优相同的高度H。一些混合列可能会进一步包括NS单元与相邻的NW单元之间的隔离结构(isolationstructure)。其中一些隔离结构将于下文中讨论。一些混合列可进一步包括“填充物(filler)”单元，填充物单元可提供分离两个相邻的单元的功能。填充物单元可为非功能性(non-functional)NS单元或式非功能性NW单元。在一个实施例中，填充物单元包括虚拟装置(dummy device)，例如下文所讨论的隔离结构、虚拟多晶硅栅极线(gate line)、及/或其他非功能性特征。在一个实施例中，填充物单元可包括介电虚拟栅极、虚拟栅极(例如：金属)、及/或如下文所讨论的虚拟通道区域。在一个实施例中，填充物单元包括在边界处的介电虚拟栅极，以及在介电虚拟栅极之间的一或多个虚拟栅极。
在一个实施例中，诸如GAA NW单元的一个单元具有多个晶体管，这些晶体管全部被配置为纳米线晶体管(例如：GAA NW单元不包括FinFET、平面、或纳米片晶体管)。在一个实施例中，诸如GAA NS单元的一个单元具有多个晶体管，这些晶体管全部被配置为纳米片晶体管(例如：GAA NS单元不包括FinFET、平面、或纳米线晶体管)。
如图1所示，此布局包括多个单元(例如：标准单元)，这些单元包含多个GAA NS晶体管，因此形成具有第一单元高度(H1)及多个单元宽度(X方向)的GAA NS单元。此布局进一步包括多个单元(例如：标准单元)，这些单元包含GAA NW晶体管，因此形成具有第一单元高度(H1)及多个单元宽度(X方向)的GAA NW单元。
GAA NW单元及/或GAA NS单元可各自提供标准单元的典型功能，例如NAND电路、NOR电路、AND电路、XOR电路、XNOR电路、反相器、触发器、锁存器、SACN及/或其他合适的逻辑或存储功能。这些单元可被互连以形成IC。
参照图2，图2所示是根据本公开实施例所建构的装置区域105的一部分的布局图。在这个图2的实施例中，装置区域105的一部分包括彼此邻接的NW单元及NS单元(例如：在如图1所示的一个列中)。在一个实施例中，第一单元由GAA NS装置所形成，以提供NAND电路的功能。在一个实施例中，被标记为“STD单元-1”的第一单元，为如上图1所示的NS单元。STD单元-1包括形成于n型井(N井)中的两个p型GAA NS装置140，以及包括两个n型GAA NS装置140。在一个实施例中，第二单元“STD单元-2”由GAA NW装置所形成，并提供反相器电路。在一个实施例中，第二单元为图1的NW单元，举例来说，NW单元在相同的列之内邻接GAA NW。它包括形成于n型井(N井)中的一个p型GAA NW装置120，以及包括一个n型GAA NW装置120。
图2亦显示了包括在第一单元与第二单元之间以及在每个第一单元及第二单元的边缘处的多个隔离结构(例如：图1的相邻单元之间的隔离结构)。具体来说，图2显示了在单元边界处的介电虚拟栅极130及栅极末端介电层132，以用于隔离的目的。图2更显示了多种源极接点(contact)、漏极接点以及通孔插塞(via plug)，包括栅极通孔插塞(VG)、漏极通孔插塞(VD)、以及源极通孔插塞(VS)。这两个单元“STD单元-1”及“STD单元-2”沿着行方向Y具有相同的高度H。接点的材料包括单一金属材料或多个金属材料。所述金属插塞的材料选自一个群，该群包括钛(Ti)、氮化钛(TiN)、镍(Ni)、钼(Mo)、铂(Pt)、钴(Co)、钌(Ru)、钨(W)、氮化钽(TaN)、铜(Cu)或其组合。
介电虚拟栅极130包括一或多种介电材料。范例性的介电材料包括但不限于：SiO2、SiOC、SiON、Si3N4、SiOCN、含碳氧化物(Carbon content oxide)、含氮氧化物(Nitrogen content oxide)、含碳及氮氧化物、金属氧化物介电质、铪氧化物(HfO2)、钽氧化物(Ta2O5)、钛氧化物(TiO2)、锆氧化物(ZrO2)、铝氧化物(Al2O3)、钇氧化物(Y2O3)、含多种金属氧化物、其组合及/或其他合适的材料。介电虚拟栅极130可包括多层配置。相对来说，功能性(functional)栅极结构包括一或多种金属层，例如功函数(work function)金属、填充(fill)金属等。金属层可被形成于诸如高k值(high-k)介电材料的栅极介电质上。栅极末端介电层132可包括氮化物、高k值介电质、或其他合适的介电材料。
图3显示装置区域105沿着图2的“截面切割-1”及“截面切割-2”的两个截面图，“截面切割-1”及“截面切割-2”分别沿“STD单元-1”的栅极电极146及“STD单元-2”的栅极电极126纵向切割。图4显示装置区域105沿着图2的“截面切割-3”的截面图，“截面切割-3”沿着“STD单元-1”的通道142及“STD单元-2”的通道122纵向切割。
参照图3，装置区域105包括NMOSFET GAA NW装置120及PMOSFET GAA NW装置120。NMOSFET GAA NW装置120被形成于p型井“P井”上，而PMOSFET GAA NW装置120被形成于n型井“N井”上。P井及N井被提供于基板12之中或之上。基板12可包括：硅基板(例如：硅晶圆)或其他半导体，例如锗(germanium)；化合物半导体，包括碳化硅(silicon carbide)、氮化镓(gallium nitride)、砷化镓(gallium arsenide)、磷化镓(gallium phosphide)、磷化铟(indium phosphide)、砷化铟(indium arsenide)以及锑化铟(indium antimonide)；合金半导体，包括硅锗(silicon germanium)、磷化镓砷化物(gallium arsenide phosphide)、磷化铝铟(aluminum indium phosphide)、砷化铝镓(aluminum gallium arsenide)、砷化镓铟(gallium indium arsenide)、磷化镓铟(gallium indium phosphide)以及砷化镓铟磷化物(gallium indium arsenide phosphide)；或其组合。
两个GAA NW装置120皆包括垂直堆叠的多个通道122。尽管图3显示三个通道122，但在多种实施例中，GAA NW装置120可包括任何数量、一个、或两个的垂直堆叠的通道122。举例来说，每个GAA NW装置120中的通道122的数量，可处于2至10的范围。每个通道122包括硅或其他合适的半导体材料。每个通道122具有宽度W2(或通道宽度W2)，以及厚度T2(或通道厚度T2)。通道宽度可在垂直于通道或栅极长度(被定义为自晶体管的源极延伸至漏极的距离，例如X方向)的方向上测量。在一个实施例中，GAA NW装置及GAA NS装置具有相同的栅极长度。每个通道122由栅极介电层124所环绕(wrapped around)，栅极介电层124包括高k值介电材料。范例性的高k值介电材料包括但不限于：氮化硅、氮氧化硅、氧化铪(HfO2)、氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化钽铪(HMO)、铪氧化钛(HfTiO)、氧化铪锆(HfZrO)、金属氧化物、金属氮化物、金属硅酸盐(metal silicate)、过渡金属氧化物(transition metal-oxide)、过渡金属-氮化物(transition metal-nitride)、过渡金属-硅酸盐(transition metal-silicate)、金属氮氧化物(oxynitrides of metal)、金属铝酸盐(metal aluminate)、硅酸锆(zirconium silicate)、铝酸锆(zirconium aluminate)、氧化锆、氧化钛、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金、合适的高k值介电材料、及/或其组合。栅极电极126环绕栅极介电层124。栅极电极126可包括一或多个功函数金属层及填充金属层。在一些实施例中，栅极电极包括p型功函数金属(p-金属)。范例性的p-金属包括但不限于：TiN、TaN、及诸如碳氮化钽(TaCN)的碳掺杂金属氮化物(carbon-doped metalnitride)。在一些实施例中，闸电极包括n型功函数金属(n-金属)。范例性的n-金属包括但不限于：Ta、钛铝(TiAl)、及氮化钛铝(TiAlN)。其他功函数材料存在于各种实施例的范围中，举例来说，掺杂的导电氧化物材料(doped conducting oxide material)、铝钽(TaAl)、硅钛(TiSi)、硅化镍(NiSi)、硅化铂(PtSi)、合适的含钛功函数材料、合适的含钽功函数材料、合适的含铝功函数材料、及合适的含钨功函数材料。于此实施例中，每个PMOSFET及NMOSFET GAA NW装置120具有形成为连续栅极线(contiguous gate line)的一部分的栅极电极126。栅极末端介电质132被设置于STI(浅沟槽隔离)上及栅极电极126的末端。硬遮罩134被设置于栅极电极126上。
图3亦显示装置区域105包括NMOSFET GAA NS装置140及PMOSFET GAA NS装置140的部分。NMOSFET GAA NS装置140形成于p型井“P井”上，而PMOSFET GAA NS装置140则形成于n型井“N井”上。P井及N井被提供于基板12之中或之上。两个GAA NS装置140的主动区由隔离结构所分隔，例如浅沟槽隔离(shallow trench isolation,STI)。两个GAA NS装置的每一个包括垂直堆叠的多个通道142。尽管图3显示三个通道142，但在多种实施例中，GAA NS装置140可包括任何数量(例如：两个或更多)的垂直堆叠的通道142。举例来说，每个GAA NS装置中的通道142的数量，可处于2至10的范围中。每个通道142包括硅或另一种合适的半导体材料。每个通道142具有宽度W1(或通道宽度W1)，以及厚度T1(或通道厚度T1)。每个通道142被栅极介电层144所环绕，栅极介电层144可包括高k值介电材料。栅极电极146环绕栅极介电层144。栅极电极146可包括一或多个功函数金属层及块材金属层(bulk metallayer)。于此实施例中，PMOSFET GAA NS装置140及NMOSFET GAA NS装置140具有彼此共享的栅极电极146，栅极电极146为连续栅极电极线(contiguous gate electrode line)的一部分。栅极末端介电质132设置于STI上及栅极电极146的末端处。硬遮罩134被设置于栅极电极146。
于本实施例中，每个GAA NW装置120中的通道122的数量，与每个GAA NS装置140中的通道142的数量相同，通道122中的材料与通道142中的材料相同或基本上相同(例如：硅)，且厚度T1与厚度T2相同或基本上相同。在多种实施例中，厚度T1及厚度T2可处于3纳米至8纳米的范围。栅极介电层124及栅极介电层144具有相同或基本上相同的厚度，该厚度于本实施例中为2.5纳米或更小。于所绘实施例中，宽度W1(属于NS装置)大于宽度W2(属于NW装置)。宽度W1相等或小于60纳米，而宽度W2相等或小于20纳米。举例来说，在多种实施例中，宽度W1处于12纳米至40纳米的范围，而宽度W2处于4纳米至11纳米的范围。在一些实施例中，宽度W1可以高达约100纳米。在一些实施例中，宽度W2可以高达约20纳米。在一些实施例中，宽度W1对宽度W2的比例可处于1.3至10的范围，例如1.5至4。宽度W1及宽度W2及宽度W1对宽度W2的比例被设计过，以在GAA NS装置140与GAA NW装置120的性能之间提供足够的区别。GAA NS装置140中较宽的通道提供较高的驱动电流Ion(drive current)，而GAA NW装置120中较窄的通道提供较低的漏电及较低的功耗。因此，GAA NS装置140较适合用于高速应用，而GAA NW装置120较适合用于低功率及速度非关键应用。若宽度W1对宽度W2的比例过小(小于1.3或接近1)，则GAA NS装置140及GAA NW装置120将表现地相似，因此无法为电路设计人员提供足够的设计弹性。若宽度W1对宽度W2的比例过大(例如：大于10)，则出于至少两个原因，在同一IC上制造两个装置将成为挑战。一个原因是通道142是通过蚀刻及移除半导体材料所形成，这些半导体材料是初始设置于两个垂直相邻的通道142之间的半导体材料。具有较宽的通道142使得蚀刻并移除这些半导体材料更为困难。另一个原因是具有较宽的通道142使得沉积栅极介电层以环绕通道142变得更为困难。举例来说，若通道非常宽且通道之间的垂直空间很小，则沉积材料使其触及通道142的表面会更为困难。因此，宽度W1对宽度W2的比例于本实施例中被限制为约1.3至10，且宽度W1及宽度W2的数值被限制为如上所述的数值。在一些实施例中，GAA NW装置及GAA NS装置的栅极长度可以相同，栅极长度垂直于宽度W1/宽度W2测量，并在各自的装置的源极/漏极之间延伸。
参照图4，GAA NW装置120还包括间隔物150及间隔物152，设置于栅极介电层124及栅极电极126的侧壁上。间隔物150设置于垂直堆叠的通道122中最顶部的通道上方，且亦被称为外部间隔物150。间隔物152被设置于相邻的两个通道之间，以及介于最底部通道122与基板12之间。间隔物152亦被称为内部间隔物152。外部间隔物150及内部间隔物152可具有相同或不同的材料。在一个实施例中，外部间隔物150的形成，先于内部间隔物152的形成。相似地，GAA NS装置140包括外部间隔物150及内部间隔物152，设置于栅极介电层144及栅极电极146的侧壁上。范例性之间隔物的介电材料包括但不限于：SiO2、SiON、Si3N4、SiOCN、低k值介电质(k<3.5)、其组合及/或其他合适的材料。同样如图4所示，在源极/漏极(S/D)区域与源极/漏极接点(contact)之间可存在硅化层(silicide layer)。
在NMOSFET中，所述n型GAA晶体管的SD可包括磊晶生长(epitaxially grown)材料。磊晶材料选自由下列材料所组成的群：SiP、SiC、SiPC、SiAs、Si、其组合及/或其他合适的材料。
这些单元之间的绝缘结构被描绘成介电虚拟栅极130(亦称为介电栅极130)。介电栅极130可包括氧化硅、氮化硅、低k值介电材料及/或其他合适的材料。间隔元件可以邻接介电栅极130。介电栅极130可延伸至基板之中，举例来说，在一个实施例中，介电栅极130具有一个底部表面，该底部表面大致上与STI的底部表面共面(coplanar)。在一些实施例中，GAA NS装置140及GAA NW装置120的功能性栅极的栅极电极的宽度及/或长度，相等于对应的介电虚拟栅极130的宽度。
参照图5，图5所示是根据本公开另一个实施例所建构，装置区域105的另一个部分的布局图。于此实施例中的装置区域105显示彼此邻接的NS单元及NW单元(例如：于图1所示的一个列中)。在一个实施例中，第一单元由GAA NS装置所形成以供NAND电路之用。在一个实施例中，标记为“STD单元-1”的第一单元为图1的NS单元。它包括形成于n型井(N井)中的两个p型GAA NS装置140，以及包括两个n型GAA NS装置140。在一个实施例中，标记为“STD单元-2”的第二单元，由GAA NW装置所形成并提供反相器电路之用。在一个实施例中，第二单元为图1的NW单元，例如在同一个列中邻接GAA NW的NW单元。它包括形成于N井中的一个p型GAA NW装置120，以及包括一个n型GAA NW装置120。
图5亦显示包括在第一单元与第二单元之间的隔离结构的另一个实施例。具体来说，图5显示了多个介电虚拟栅极130，夹设于(interpose)第一单元与第二单元之间，以及夹设于位于单元的边界的栅极末端介电层132之间，以供隔离的目的。介电虚拟栅极130可基本上相似于上文参照图2及图4所述。两个介电栅极130包括于虚拟单元中。在一个实施例中，虚拟单元为填充物单元所取代，填充物单元如上文参照图1所述。图5更显示多个源极和漏极接点以及通孔插塞，包括栅极通孔插塞(VG)、漏极通孔插塞(VD)、以及源极通孔插塞(VS)。两个单元“STD单元-1”及“STD单元-2”具有沿着行方向Y相同的高度H1。
虚拟通道区域502自其中一个介电栅极130延伸至介电栅极130中的另一个。自相邻的NS单元到相邻的NW单元，虚拟通道区域在宽度上可随之减少。在一个实施例中，虚拟通道区域130的宽度基本上可相等于NS的宽度，并减少到基本上相等于NW宽度的宽度。虚拟通道区域502的组成可相似于通道122及/或142。然而，虚拟通道区域502可为非功能性的，举例来说，如同非功能性的介电虚拟栅极般覆盖通道。因此，在虚拟通道区域502中没有电流流动。
参照图5，装置区域105包括NMOSFET GAA NW装置120及PMOSFET GAA NW装置120。NMOSFET GAA NW装置120形成于p型井“P井”上，而PMOSFET GAA NW装置120形成于n型井“N井”上。P井及N井被提供于基板12之中或之上。基板12可基本上相似于前文所述。
GAA NW装置120及GAA NS装置140可基本上相似于前文所述。此外，两个介电栅极130夹设于GAA NW装置120与GAA NS装置140之间。换句话说，两个介电栅极130介于STD单元-1与STD单元-2之间。
于本实施例中，每个GAA NW装置120中的通道122的数量与每个GAA NS装置140中的通道142的数量相同，通道122中的材料与通道142中的材料相同或基本相同，而厚度T1与厚度T2相同或基本相同。通道122延伸至虚拟栅极130B，而通道142延伸至虚拟栅极130A。见图6。于本实施例中，每个GAA NW装置120中的通道122的数量与每个GAA NS装置140中的通道142的数量相同，且与虚拟通道区域502中的通道数量相同，通道122中的材料与通道142及虚拟通道区域502中的材料相同或基本相同，而厚度T1及厚度T2相同或基本相同，且与虚拟通道区域502的厚度相同或基本相同。
在多种实施例中，厚度T1及厚度T2可处于3纳米至8纳米的范围中。栅极介电层124及栅极介电层144具有相同或基本相同的厚度，于本实施例中，为2.5纳米或更小。NS单元的宽度W1大于NW单元的宽度W2。宽度W1及宽度W2绘于图5，且可基本上与前文所述相似，举例来说，宽度W1对宽度W2的比例可处于1.3至10的范围，例如自1.5到4。虚拟通道区域502具有自宽度W1至宽度W2减少的宽度，在图5及图6的截面图中为自左到右。
外部间隔物150及内部间隔物152可与前文所述基本相似。外部间隔物150及内部间隔物152可具有与介电栅极130不同的介电组成。
如上所述，介电栅极130可包括氧化硅、氮化硅、低k值介电材料及/或其他合适的材料。间隔元件可邻接介电栅极130。介电栅极130可延伸至基板中，举例来说，在一个实施例中，介电栅极130延伸至约与STI的底部共面。
如图6所示，并未形成通往(to)虚拟主动区502(或称为虚拟通道区域502)的接点特征。取而代之的是，层间介电质(interlayer dielectric,ILD)的一部分可延伸到虚拟主动区502上方的区域中。
虚拟主动区502可包括分别与通道层142及122基本相似的材料。在一个实施例中，虚拟主动区502包括与NW及NS晶体管的主动区(例如：通道/源极/漏极)相同的材料，并且可以用相同的工艺形成。然而，由于没有为虚拟主动区502提供接点，因此它是非功能性的。如图5及图6所示，接点被形成以通往单元的功能性源极/漏极区域以及栅极。接点被以导电材料形成，且提供至这些单元的功能性栅极的电性连接(electrical connection)。ILD材料可被形成于虚拟通道区域502的上方(例如：没有形成接点的地方)。
将图5的布局图与图2的布局图进行比较，应注意的是，位于图5所示的源极/漏极节点(node)之间的两个隔离栅极，可以以增加基板面积为代价提供增加的隔离。
参照图7，图7是根据本公开另一个实施例所建构，装置区域105的另一个部分的布局图。于此实施例中，装置区域105亦包括彼此邻接的NS单元及NW单元(例如：在如图1所示的一个列中)。在一个实施例中，第一单元由NS GA装置所形成，以提供NAND电路。在一个实施例中，第一单元“STD单元-1”为图1的NS单元。它包括形成于n型井(N井)中的两个p型GAANS装置140，以及包括两个n型GAA NS装置140。在一个实施例中，标记为“STD单元-2”的第二单元，由GAA NW装置所形成并提供反相器电路之用。在一个实施例中，第二单元为图1的NW单元，例如在同一个列中邻接GAA NW的NW单元。它包括形成于N井中的一个p型GAA NW装置120，以及包括一个n型GAA NW装置120。
图7亦显示包括在第一单元与第二单元之间的隔离结构的另一个实施例。具体来说，图7显示了多个隔离栅极702，夹设于第一单元与第二单元之间，以及夹设于栅极末端介电层132之间，其中栅极末端介电层132位于单元的边界处以供隔离的目的，且位于隔离栅极702的部分之间。两个隔离栅极702包括于虚拟单元中。图7更显示多个源极和漏极接点以及通孔插塞，包括栅极通孔插塞(VG)、漏极通孔插塞(VD)、以及源极通孔插塞(VS)。如图7所示，虚拟单元以及形成于其中的隔离栅极及虚拟通道并未包括通往它们的接点。单元“STD单元-1”及“STD单元-2”以及虚拟单元沿着行方向Y具有相同的高度H1。
图7的布局与前文参照图2及图5所讨论者类似，但有所区别。具体来说，隔离是通过隔离栅极702及虚拟通道区域704所提供，以形成STD单元-1与STD单元-2之间的虚拟单元。两个隔离栅极702夹设于GAA NW装置120与GAA NS装置140之间。然而，额外的隔离栅极702也是可能的。在一个实施例中，两个p型隔离栅极702夹设于p型GAA NW晶体管与p型GAANS晶体管之间(见底部)。在一个实施例中，两个n型隔离栅极702夹设于n型GAA NW晶体管与n型GAA NS晶体管之间(见底部)。
隔离栅极702可包括基本上相似于功能性GAA装置的主动栅极的导电材料。举例来说，隔离栅极702包括金属功函数材料，以及基本上相似于该类型的相邻功能性栅极的金属填充层。
虚拟通道区域704自其中一个隔离栅极702延伸至隔离栅极702中的另一个。隔离栅极702可被形成于虚拟通道区域704上，并环绕虚拟通道区域704。自相邻的NS单元(图7的左侧)到相邻的NW单元(图7的右侧)，虚拟通道区域704的宽度可随之减少。在一个实施例中，虚拟通道区域704的宽度可基本上相等于NS的宽度，并减少至基本上相等于NW宽度的宽度。换句话说，虚拟通道区域704自被配置为NS转变为被配置为NW。
虚拟主动区704(或称为虚拟通道区域704)可包括分别与NS晶体管及NW晶体管的通道层基本相似的材料。在一个实施例中，虚拟主动区704包括与NW晶体管及NS晶体管的主动区(例如：通道/源极/漏极)相同的材料，并且可在相同的工艺中形成。然而，由于没有为虚拟主动区704提供接点，因此它是非功能性的。如先前实施例所示，接点被形成以通往单元的功能性源极/漏极区域以及栅极，但并未被形成以通往虚拟主动区704。ILD材料可被形成于虚拟主动区704的上方(例如：没有形成接点的地方)。
参照图7，功能性装置可基本上与前文所述者相似。具体来说，装置区域105包括NMOSFET GAA NW装置120及PMOSFET GAA NW装置120。NMOSFET GAA NW装置120形成于p型井“P井”上，而PMOSFET GAA NW装置120形成于n型井“N井”上。P井及N井被提供于基板12之中或之上。基板12可基本上与前文所述者相似。每个GAA NW装置120包括功能性栅极。GAA NW装置120及GAA NS装置140可基本上与前文所述者相似。
于本实施例中，每个GAA NW装置120中的通道的数量与每个GAA NS装置140中的通道的数量相同，GAA NW装置120的通道中的材料与GAA NS装置140的通道中的材料相同或基本相同，GAA NW装置120的通道与GAA NS装置140的通道在厚度上相同或基本相同。GAA NW装置120的通道延伸至隔离栅极702(左侧)。GAA NS装置140的通道延伸至隔离栅极702(右侧)。通道在隔离栅极702之间缩小。于本实施例中，每个GAA NW装置120中的通道的数量与每个GAA NS装置140中的通道的数量相同，且与虚拟通道区域704中的数量相同，GAA NW装置120的通道中的材料与GAA NS装置140的通道及虚拟通道区域502中的材料相同或基本相同，而GAA NW装置120的通道的厚度与GAA NS装置140的通道的厚度相同或基本相同，且与虚拟通道区域502的厚度相同或基本相同。
如图7所示，NS的通道的宽度大于NW的通道的宽度。举例来说，NS的宽度对NW的宽度的比例可处于1.3至10的范围，例如自1.5到4。
如图所示，并未形成通往虚拟主动区704的接点特征。取而代之的是，层间介电质(ILD)的一部分可延伸到虚拟主动区704上方的区域中，如图6的实施例所示。相似地，并未形成通往隔离栅极702的接点特征。再度提及，隔离栅极702可为金属栅极，并且包括与STD单元-1及STD单元-2的NS晶体管及NW晶体管的那些栅极基本上相似的材料，然而，隔离栅极702可为非功能性的。
图8亦显示包括在第一单元与第二单元之间的隔离结构的另一个实施例。具体来说，图8显示了多个隔离栅极802，包括两个隔离栅极802夹设于第一单元与第二单元之间，以及夹设于栅极末端介电层132之间，其中栅极末端介电层132位处单元边界以供隔离之用，且位于隔离栅极802的部分之间。夹设于STD单元-1与STD单元-2之间的两个隔离栅极802包括于虚拟单元中。图8更显示多个源极和漏极接点以及通孔插塞，包括栅极通孔插塞(VG)、漏极通孔插塞(VD)、以及源极通孔插塞(VS)。如图8所示，虚拟单元及形成于其中的隔离栅极802包括形成于隔离栅极802之间的接点804。单元“STD单元-1”及“STD单元-2”以及虚拟单元沿着行方向Y具有相同的高度H1。
图8的布局与前文参照图2、图5及图7所讨论者类似，但有所区别。具体来说，隔离是通过隔离栅极802及接点804所提供。在一个实施例中，接点804与STI接合。夹设于NW装置120及NS装置140之间的两个隔离栅极802以及接点804，用于形成STD单元-1与STD单元-2之间的虚拟单元。在一个实施例中，隔离栅极802可包括与GAA NW装置120及GAA NS装置140的那些材料基本相似的材料，然而，它们可不被连接以提供功能性(例如：不存在通道区域)。
隔离栅极802可包括基本上相似于功能性GAA装置的主动栅极的导电材料。举例来说，隔离栅极802包括金属功函数材料及金属填充层，其基本上相似于该类型的相邻的功能性栅极。
参照图8，功能性装置可基本上相似于前文所述者。具体来说，装置区域105包括NMOSFET GAA NW装置120及PMOSFET GAA NW装置120。NMOSFET GAA NW装置120形成于p型井“P井”上，而PMOSFET GAA NW装置120形成于n型井“N井”上。P井及N井被提供于基板12之中或之上。基板12可基本上与前文所述者相似。每个GAA NW装置120包括功能性栅极。GAA NW装置120及GAA NS装置140可基本上与前文所述者相似。
于本实施例中，每个GAA NW装置120中的通道的数量与每个GAA NS装置140中的通道的数量相同，GAA NW装置120的通道中的材料与GAA NS装置140的通道中的材料相同或基本相同，GAA NW装置120的通道与GAA NS装置140的通道在厚度上相同或基本相同。GAA NW装置120的通道延伸至隔离栅极802(左侧)。GAA NS装置140的通道延伸至隔离栅极802(右侧)。可移除栅极之间的通道材料，使得接点804延伸至基板(例如：STI)。
应注意的是，接点804可不提供通往虚拟单元的电性连接。举例来说，接点可以不进一步连接至多层互连(MLI,例如：通过通孔或其他互连(interconnection))。在一个实施例中，接点804通过改进接点特征的分布来提供蚀刻负载效应(etch loading effect)的改进。在一个实施例中，接点804可被互连至另一个单元的信号。
参照图9，图9所示是根据本公开另一个实施例所建构，装置区域900的一部分的布局图。装置区域900包括以行跟列排列的多个GAA NS装置及GAA NW装置，与参照图1所述者相似。然而，图9所示的每个列仅包括一种类型的单元，全都是NS单元或全都是NW单元。此外，具有全NS单元的列(称为“NS列”)与具有全NW单元的列(称为“NW列”)为交错排列。然而，这并非必须的，一个类型的列(例如：NW或NS)可多于另一个类型的列(例如：NW及NS中的另一个)。每个NS列具有沿着行方向Y的高度H1，且高度H1大于NW列的高度H2。这可以是因为GAA NS装置(在NS列中)具有比GAA NW装置(在NW列中)更宽的通道。在一个实施例中，NS单元所包括的晶体管其通道宽度大于NW单元所包括的晶体管。举例来说，宽度的比例可介于约1.3至约10之间，在进一步的实施例中，介于约1.5至约3之间。NS晶体管的宽度(例如：宽度W1)可介于约12纳米至约40纳米。NW晶体管的宽度(例如：宽度W2)可介于约4纳米至约11纳米。在一个实施例中，高度H1对高度H2的尺寸比例处于约1.1至约2的范围中。GAA装置的薄层的厚度可处于约3纳米至约8纳米的范围中。在一些实施例中，栅极长度(定义于源极与漏极之间的通道长度的方向)在NW晶体管与NS晶体管之间大致上相等(见如图10的X方向)。
此外，此布局中的一些列可进一步包括“填充物”单元，如上所述。填充物单元可包括虚拟结构，如本文参照包括第2、5、7及8图所述。
图10显示装置区域105的一部分的俯视图，装置区域105包括根据诸如图1或图9所示的布局图放置的复述标准单元。参照图10的范例，装置区域105包括排列在一个列中的NS单元的第一群，以及排列在第一列下方的另一列中的NW单元的第二群(见图9)。每个NS单元包括一对NMOSFET(或n型)GAA NS装置140及PMOSFET(或p型)GAA NS装置140。每个NW单元包括一对NMOSFET(或n型)GAA NW装置120及PMOSFET(或p型)GAA NW装置120。NS单元具有的单元高度为高度H1，而NW单元具有的单元高度为高度H2，其中高度H1大于高度H2。装置区域105包括介电虚拟栅极130，位于单元边界并与栅极电极126及146在长度方向上平行(沿着Y方向)。装置区域105还包括栅极末端介电质132，位于栅极电极126、栅极电极146、以及介电栅极130的两个末端。通道122及通道124沿着列方向(X方向)纵向地指向，垂直于栅极电极126及栅极电极146。通道122及通道124的宽度分别为宽度W2及宽度W1，如上所述。装置区域105还包括源极接点“源极CO”以及漏极接点“漏极CO”(统称为S/D接点)。NS单元的S/D接点具有沿着Y方向的宽度X1，NW单元的S/D接点具有沿着Y方向的宽度X2，其中宽度X1大于宽度X2。举例来说，宽度X1对宽度X2的比例可处于1.1至5的范围中。这是为了符合宽度W1大于宽度W2且宽度W1对宽度W2的比例处于如上所述的1.3至10的范围中的事实。NS单元的S/D接点具有沿着X方向的长度Y1，NW单元的S/D接点具有沿着X方向的长度Y2。在一些实施例中，长度Y1相等于长度Y2。在一些实施例中，长度Y2大于长度Y1约10％或更多。GAA NS装置(宽度X1)与GAA NW装置(宽度X2)的接点尺寸的不同，允许接点Rc与电容的共同最佳化(co-optimization)。
图11显示装置区域105沿着图10的“截面切割-4”的截面图，“截面切割-4”沿着栅极电极126及栅极电极146纵向切割。参照图11的范例，装置区域105包括邻接NW单元的NS单元。NS单元包括PMOSFET GAA NS装置140及NMOSFET GAA NS装置140。NW单元包括PMOSFETGAA NW装置120及NMOSFET GAA NW装置120。NS单元的栅极电极146与NW单元的栅极电极126由栅极末端介电质132所分隔。NS单元具有高度H1，而NW单元具有高度H2，其中高度H1大于高度H2。图11中装置区域105的其他实施方式与前文所述者相似，其中相同的参考编号(reference numeral)代表相同的特征。因此，为使说明简洁，此处省略了图11的细节。
图12显示装置区域105沿着图10的“截面切割-5”的截面图，“截面切割-5”沿着GAANS装置的通道142切割。应注意的是，当沿着GAA NW装置的通道122切割时，装置区域105具有相似的截面图。因此，图12同时标记GAA NW装置及GAA NS装置的特征。参照图12的范例，装置区域105包括基板12，以及形成于基板12上的井。这些井可为n型掺杂(用于PMOSFETGAA NS或NW装置)或p型掺杂(用于NMOSFET GAA NS或NW装置)，取决于截面切割于图10的何处。GAA NS或NW装置位于井上，且具有通道142或122、栅极介电层144或124、栅极电极146或126、外部间隔物150、内部间隔物152、源极/漏极特征、源极/漏极接点、以及硅化特征，均与前文所述者基本相似。而且，相邻的单元为介电虚拟栅极130所隔离。装置区域105还包括STI特征、栅极电极126/146与外部间隔物150上的硬遮罩134、以及单元上的层间介电质(ILD)层。图12中的装置区域105的许多实施方式与前文所述者相同，且可应用于图12的实施例中。
参照图13，图13所示是根据本公开又一个实施例所建构，装置区域105的另一个部分的布局图1300。于此实施例中，装置区域105亦包括以行及列排列的NS单元及NW单元。然而，于此实施例中，一些列为混和列(包括邻接NS单元的NW单元)，且其他列为NW列，其中混和列与NW列为交错排列。一些混和列可包括填充物单元，填充物单元可为NS填充物单元或NW填充物单元。一些NW列亦可包括填充物单元，这些填充物单元为NW填充物单元。上述的隔离结构可被用于夹设于混和列的NW单元与NS单元之间。
如图13所示，列具有不同的高度。在一个包括NS单元及NW单元的“混和群组”的列中，该列具有高度H1，并因此具有NS晶体管及NW晶体管。仅包括NW单元的第二列具有高度H2，并因此仅具有NW晶体管。在一个实施例中，高度H1对高度H2的比例介于约1.1至约2之间。在一个实施例中，NS单元中通道的宽度(例如：宽度W1)对NW单元中通道的宽度(例如：宽度W2)的比例，介于约1.3至约10之间。如上所述，NW装置及NS装置中通道的数量可以相同，且可处于2至10的范围中。
亦如上所述，介电虚拟栅极130包括介电材料(例如：不导电)。所述介电虚拟栅极可为单一介电层或多个薄层，且可选自由下列材料组成的群：SiO2、SiOC、SiON、SiOCN、碳氧化物、氮氧化物、碳氮氧化物、金属氧化物、Hf氧化物、(HfO2)、Ta氧化物(Ta2O5)、Ti氧化物(TiO2)、Zr氧化物(ZrO2)、Al氧化物(Al2O3)、Y氧化物(Y2O3)、含多种金属氧化物、或其组合。
尽管并非旨于限制，但本公开一或多个实施例为半导体装置及其形成提供了诸多益处。举例来说，本公开实施例提供了高性能GAA NS装置及低漏电GAA NW装置可被形成于相同基板上及相同集成电路中。本公开实施例使得电路设计者可通过选择不同类型的装置，以最佳化IC的不同区域的电路。多种隔离结构，例如介电栅极或隔离栅极被用于相邻的NS装置与NW装置之间。在一些实施例中，这些隔离结构提供了非功能性(虚拟)的“主动区”，但是宽度自与NW晶体管相关的宽度缩小至与NS晶体管相关的宽度。
在一个实施方式中，本公开直指一种集成电路。上述集成电路包括一基板。第一单元包括基板上的第一栅极全环(GAA)纳米线晶体管，第一GAA纳米线晶体管具有垂直堆叠的多个纳米线通道，第二单元包括基板上的第二GAA纳米片晶体管，第二GAA纳米片晶体管具有垂直堆叠的多个纳米片通道，而一隔离结构夹设于第一单元与第二单元之间。第一GAA纳米线晶体管包括环绕纳米线通道的第一栅极介电层、以及环绕第一栅极介电层的第一栅极电极。第二GAA纳米片晶体管包括环绕纳米片通道的第二栅极介电层、以及环绕第二栅极介电层的第二栅极电极。
在一些实施例中，隔离结构为介电栅极。在一些实施例中，隔离结构为金属栅极。在一些实施例中，第一单元及第二单元具有在第一方向上的第一高度。在进一步的实施例中，第一单元在第二方向上具有第一宽度，且第二单元在第二方向上具有第二宽度，其中第二宽度大于第一宽度。在一些实施例中，纳米线通道具有第一宽度，且纳米片通道具有第二宽度，其中第二宽度对第一宽度的比例处于1.3至10的范围。在一些实施例中，隔离结构包括两个介电栅极。举例来说，在进一步的实施例中，两个介电栅极延伸至基板中。在一些实施例中，隔离结构包括一虚拟通道区域。
在本文所述的另一个更广泛的实施例中，本公开提供一种集成电路，包括形成于基板上的一单元阵列。单元阵列的第一列包括第一单元及第二单元，第一单元包括第一栅极全环(GAA)纳米线晶体管，而第二单元包括第二GAA纳米片晶体管。第二单元是第一单元在第一列上的下一个相邻单元(例如：没有(功能性)单元夹设于第一单元与第二单元之间)。一隔离结构可夹设于第一单元与第二单元之间。
在一些实施例中，上述集成电路还包括单元阵列的第二列，其中第二列由具有纳米线晶体管的单元所组成。在一些实施例中，隔离结构包括非功能性栅极。在一些实施例中，第一GAA纳米线晶体管具有第一通道宽度，且第二GAA纳米片晶体管具有第二通道宽度。第二通道宽度对第一通道宽度的比例可处于大约1.3与10之间。在一些实施例中，第一GAA纳米线晶体管与第二GAA纳米片晶体管具有相同栅极长度。在一些实施例中，第一GAA纳米线晶体管与第二GAA纳米片晶体管具有相同栅极介电层厚度。在一些实施例中，栅极末端介电结构被形成于上述第一GAA纳米线晶体管的栅极末端的表面上。栅极末端介电结构向单元阵列的第二列的单元提供隔离。
在本文所述的另一个更广泛的实施例中，本公开提供一种集成电路，包括设置于基板上的单元阵列的第一列及第二列。第一列包括第一单元，第一单元包括基板上的第一栅极全环(GAA)纳米线晶体管。第一GAA纳米线晶体管具有垂直堆叠的多个纳米线通道。第一栅极介电层环绕纳米线通道，且第一栅极电极环绕第一栅极介电层。上述第一列还包括第二单元，第二单元包括基板上的第二GAA纳米片晶体管，第二GAA纳米片晶体管具有垂直堆叠的多个纳米片通道、环绕纳米片通道的第二栅极介电层、以及环绕第二栅极介电层的第二栅极电极。一隔离结构夹设于第一单元与第二单元之间。第二列包括包括第三单元及第四单元。第三单元包括第三GAA纳米线晶体管，且第四单元包括第四GAA纳米线晶体管。
在一些实施例中，第三单元为第四单元的下一个相邻单元。在一些实施例中，纳米片通道及纳米线通道延伸以接合隔离结构。在一些实施例中，隔离结构为介电栅极。
前述内文概述多项实施例或范例的特征，如此可使于本技术领域中技术人员优选地了解本公开。本技术领域中技术人员应当理解他们可轻易地以本公开为基础设计或修改其他工艺及结构，以完成相同的目的及/或达到与本文介绍的实施例或范例相同的优点。本技术领域中技术人员亦需理解，这些等效结构并未脱离本公开的构思及范围，且在不脱离本公开的构思及范围的情况下，可对本公开进行各种改变、置换以及变更。

Claims (1)

1.一种集成电路，包括：
一基板；
一第一单元，包括上述基板上的一第一栅极全环(GAA)纳米线晶体管，上述第一栅极全环纳米线晶体管具有垂直堆叠的多个纳米线通道、环绕上述纳米线通道的一第一栅极介电层、以及环绕上述第一栅极介电层的一第一栅极电极；
一第二单元，包括上述基板上的一第二栅极全环纳米片晶体管，上述第二栅极全环纳米片晶体管具有垂直堆叠的多个纳米片通道、环绕上述纳米片通道的一第二栅极介电层、以及环绕上述第二栅极介电层的一第二栅极电极；以及
一隔离结构，夹设于上述第一单元与上述第二单元之间。
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