KR102437248B1 - 반도체 디바이스 및 방법 - Google Patents

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Abstract

일 실시형태에서, 디바이스는, 제1 핀; 상기 제1 핀 위의 게이트 구조; 상기 게이트 구조에 인접한 제1 소스/드레인 영역; 상기 제1 소스/드레인 영역 위의 에칭 정지 층; 상기 에칭 정지 층 위의 전도성 라인 - 상기 전도성 라인은 상기 에칭 정지 층에 의해 제1 소스/드레인 영역으로부터 격리되고, 상기 전도성 라인의 상부 표면은 상기 게이트 구조의 상부 표면과 동일 평면에 있음 -; 및 상기 제1 핀을 통해 연장되고, 상기 제1 소스/드레인 영역에 연결되는 파워 레일 콘택트를 포함한다.

Description

반도체 디바이스 및 방법{SEMICONDUCTOR DEVICE AND METHOD}
우선권 주장 및 상호 참조
본 출원은 2020년 4월 28일에 출원된 미국 가출원 No. 63/016,505의 이익을 주장하며, 이 출원은 여기에 참조로 편입된다.
반도체 디바이스는 예를 들면, 개인용 컴퓨터, 휴대폰, 디지털 카메라 및 기타 전자 장비와 같은 다양한 전자 응용분야에 사용된다. 반도체 디바이스는 일반적으로 반도체 기판 위에 절연 또는 유전체 층, 도전층 및 재료의 반도체 층을 순차적으로 퇴적하고, 그 위에 회로 부품 및 요소를 형성하기 위해 리소그래피를 사용하여 다양한 재료 층을 패터닝함으로써 제조된다.
반도체 산업은 최소 피쳐 크기를 지속적으로 감소시킴으로써 다양한 전자 부품(예를 들어, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 계속 향상시켜왔고, 이는 더 많은 부품이 주어진 영역에 집적될 수 있게 한다. 그러나 최소 피쳐 크기가 줄어들면서, 해결해야 할 추가적인 문제가 발생한다.
본 개시의 측면들은 첨부 도면과 함께 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 실무에 따라 다양한 피쳐들(features)이 일정 비율로 도시된 것은 아님에 주의하여야 한다. 실제로 설명의 명확성을 위해 다양한 피쳐들의 크기가 임의로 확대되거나 축소되어 있을 수 있다.
도 1은 일부 실시형태에 따라 단순화된 나노구조 전계효과 트랜지스터들(nano-FET)의 실시예를 도시한다.
도 2 내지 19d는 일부 실시형태에 따른 반도체 디바이스의 제조에서 중간 단계의 다양한 도면이다.
도 20 내지 27d는 일부 실시형태에 따른 반도체 디바이스의 제조에서 추가 중간 단계의 다양한 도면이다.
도 28a 내지 28d는 일부 다른 실시형태에 따른 반도체 디바이스의 다양한 도면이다.
도 29는 일부 다른 실시형태에 따른 반도체 디바이스의 단면도이다.
본 발명은 발명의 다양한 피쳐들(features)을 구현하기 위한, 많은 다양한 실시형태 또는 실시예를 제공한다. 본 개시를 단순하게 하기 위해 컴포넌트 및 배열의 특정 실시예가 아래에 설명된다. 물론 이들은 단지 예시일 뿐이며 발명을 제한하려는 의도가 아니다. 예를 들면, 뒤따르는 설명에서 제1 피쳐를 제2 피쳐 위에(over) 또는 상에(on) 형성하는 것은, 제1 및 제2 피쳐가 직접 접촉하여 형성되는 실시형태를 포함할 수 있고, 또한 상기 제1 및 제2 피쳐가 직접 접촉하지 않도록 추가적인 피쳐가 상기 제1 피쳐와 제2 피쳐 사이에 형성될 수 있는 실시형태를 포함할 수도 있다. 또한, 본 개시는 다양한 실시예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성과 명료성을 위한 것이며 그 자체가 논의된 다양한 실시형태 및/또는 구성 간의 관계를 결정하는 것은 아니다.
또한, "밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", "상부의(upper)"등과 같은 공간적으로 상대적인 용어들이, 도면에 도시된 바와 같이 한 구성요소 또는 피쳐의 다른 구성요소(들) 또는 피쳐(들)에 대한 관계를 기술하기 위한 설명의 편의를 위해 여기서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면에 묘사된 방향(orientation)에 부가하여, 사용 또는 동작 중인 디바이스의 다른 방향들을 포함하도록 의도된다. 디바이스는 달리 배향(90도 회전되거나 다른 방향으로)될 수 있으며, 여기서 사용된 공간적으로 상대적인 설명어구(descriptors)는 그에 따라 유사하게 해석될 수 있다.
다양한 실시형태에 따르면, 2개의 인터커넥트(interconnect) 구조 사이에 배치된 디바이스 층을 갖는 반도체 디바이스가 형성된다. 디바이스 층은 트랜지스터, 예를 들어 나노구조 전계효과 트랜지스터들(nano-FETs)을 포함한다. 인터커넥트 구조 중 하나는 상기 디바이스 층의 전면에 있으며, 기능 회로(functional circuits)를 형성하기 위해 상기 디바이스 층의 트랜지스터들을 상호 연결하는 전도성 피쳐(conductive features)를 포함한다. 상기 인터커넥트 구조 중 다른 하나는 상기 디바이스 층의 후면에 있으며 디바이스 층에 파워 회로를 제공하는데 사용되는 전도성 피쳐를 포함한다. 구체적으로, 상기 후면 인터커넥트 구조는 기능 회로에 레퍼런스 전압, 공급 전압 등을 제공하기 위한 전용 파워 레일(power rails)을 포함한다. 파워 레일은 디바이스 층에 있는 트랜지스터의 소스/드레인 영역 후면에 부착된다. 이와 같이, 그러한 소스/드레인 영역의 전면에 대한 접촉은 바람직하지 않으므로 형성되지 않는다. 이러한 접촉의 형성을 피하면 트랜지스터의 성능이 향상되고 디바이스 층의 공간이 확보될 수 있으며, 이는 인터커넥트 라우팅을 위한 추가 전도성 라인의 형성과 같은 다른 목적으로 사용될 수 있다.
도 1은 일부 실시형태에 따른 단순화된 나노-FET들의 실시예를 도시한다. 도 1은 설명을 명확하게 하기 위해 나노-FET의 일부 피쳐를 생략한 컷어웨이(cutaway) 3-차원 도면이다. 나노-FET는 나노시트 전계효과 트랜지스터(NSFET), 나노와이어 전계효과 트랜지스터(NWFET), 게이트-올-어라운드 전계효과 트랜지스터(GAAFET) 등일 수 있다.
나노-FET는 기판(50)으로부터 연장되는 핀(54) 위 등, 기판(50) 위로 나노구조(56)를 포함한다. 나노구조(56)는 나노-FET에 대한 채널영역(68)으로 작용하는 반도체 층이다. 얕은 트렌치 격리(shallow trench isolation)(STI) 영역과 같은 격리 영역(60)이, 기판(50) 위에 그리고 핀들(54)의 인접한 것들 사이에 배치되고, 핀들은 인접한 격리 영역들(60) 사이 위에 그리고 그 사이로부터 돌출될 수 있다. 상기 격리 영역(60)은 기판(50)으로부터 분리되어 있는 것으로 설명/도시되어 있지만, 본 명세서에서 사용되는 바와 같이, 용어 "기판"은 기판(50) 단독 또는 기판(50)과 격리 영역(60)의 조합을 지칭할 수 있다. 추가적으로, 핀(54)은 단일의, 기판과 연속 재료로 도시되지만, 상기 핀(54) 및/또는 기판(50)은 단일 재료 또는 복수의 재료를 포함할 수 있다. 이러한 맥락에서, 핀(54)은 이웃하는 격리 영역(60) 사이 위에 그리고 그 사이로부터 연장되는 부분을 지칭한다.
게이트 구조(100)는 나노구조(56) 주위를 감싸고 핀(54) 위에 배치된다. 게이트 구조(100)는 게이트 유전체(102) 및 게이트 전극(104)을 포함한다. 게이트 유전체(102)는 나노구조(56)의 상부 표면, 측벽 및 하부 표면을 따라 있고, 핀(54)의 측벽을 따라 및/또는 상부 표면 위로 연장될 수 있다. 게이트 전극(104)은 게이트 유전체(102) 상에 있다. 에피택셜(epitaxial) 소스/드레인 영역들(92)은 게이트 구조(100)의 양 측(opposite sides)에 배치된다. 다수의 트랜지스터가 형성된 실시형태에서, 에피택셜 소스/드레인 영역들(92)은 다양한 트랜지스터들 사이에서 공유될 수 있다. 예를 들어, 이웃하는 에피택셜 소스/드레인 영역들(92)은 에피택셜 성장에 의한 에피택셜 소스/드레인 영역들(92)의 병합(coalescing), 또는 에피택셜 소스/드레인 영역들(92)을 동일한 소스/드레인 콘택트로 결합하는 등에 의해, 전기적으로 결합될 수 있다. 하나 이상의 층간 유전체(interlayer dielectric)(ILD) 층(들)(하기에서 더 자세히 설명됨)이 에피택셜 소스/드레인 영역들(92) 및/또는 게이트 구조들(100) 상에 있으며, 이를 통해 에피택셜 소스/드레인 영역들(92) 및 게이트 전극들(104)에 대한 콘택트(contacts)(하기에서 더 자세히 설명됨)가 형성된다. 에피택셜 소스/드레인 영역들(92)과 게이트 전극들(104)은 상호 연결되어 기능 회로(functional circuits)를 형성한다. 하기에서 더 상세히 논의되는 바와 같이, 에피택셜 소스/드레인 영역들의 제1 서브세트(92P)는 레퍼런스 전압, 공급 전압 등을 회로에 제공하기 위한 전용 파워 레일에 연결되고, 에피택셜 소스/드레인 영역들의 제2 서브세트(92S)는 상기 전용 파워 레일에 연결되지 않을 것이다.
본 명세서에서 논의된 일부 실시형태는 게이트-라스트(gate-last) 프로세스를 사용하여 형성된 나노-FET의 맥락에서 논의된다. 다른 실시형태에서, 게이트-퍼스트(gate-first) 프로세스가 사용될 수 있다. 또한, 일부 실시형태는 평면형 FET와 같은 평면형 디바이스(planar devices) 또는 핀 전계효과 트랜지스터(FinFET)에서 사용되는 측면들을 고려한다.
도 1은 이후의 도면들에서 사용되는 단면 레퍼런스를 더 나타내고 있다. 단면 A-A는 나노구조(56)의 길이방향축을 따라, 그리고 예를 들면 에피택셜 소스/드레인 영역들(92) 사이의 전류 흐름 방향을 따른다. 단면 B-B는 단면 A-A에 수직이고 게이트 구조(100)의 길이방향 축을 따른다. 단면 C-C는 단면 A-A에 수직이고 에피택셜 소스/드레인 영역들(92S)을 통해 연장된다. 단면 D-D는 단면 A-A에 수직이고 에피택셜 소스/드레인 영역들(92P)을 통해 연장된다. 명확성을 위해 후속 도면들은 상기 레퍼런스 단면을 참조한다.
도 2 내지 19d는 일부 실시형태에 따른 반도체 디바이스의 제조에서 중간 단계들에 대한 다양한 도면이다. 특히, 나노-FET의 디바이스 층의 제조가 예시된다. 도 2, 3, 4, 5 및 6은 도 1과 유사한 3-차원 뷰를 보여주는 3-차원 도면이다. 도 7a, 8a, 9a, 10a, 11a, 12a, 13a, 14a, 15a, 16a, 17a, 및 19a는 도 1에서 레퍼런스 단면 A-A를 따라 도시된 단면도이다. 도 10b, 11b, 13b 및 19b는 도 1에서 레퍼런스 단면 B-B를 따라 도시된 단면도이다. 도 7b, 8b, 9b 및 9c는 2개의 핀이 도시된 것을 제외하고 도 1의 레퍼런스 단면 C-C 또는 D-D 중 하나를 따라 도시된 단면도이다. 도 14b, 15b, 16b, 17b 및 19c는 2개의 핀이 도시된 것을 제외하고 도 1의 레퍼런스 단면 C-C를 따라 도시된 단면도이다. 도 14c, 15c, 16c, 17c 및 19d는 2개의 핀이 도시된 것을 제외하고 도 1의 레퍼런스 단면 D-D를 따라 도시된 단면도이다. 도 18은 탑-다운 뷰이다.
도 2에서, 기판(50)은 나노-FET를 형성하기 위해 제공된다. 기판(50)은 벌크 반도체, 세미컨덕터-온-인슐레이터(semiconductor-on-insulator)(SOI) 등과 같은 반도체 기판일 수 있고, (예를 들어, p형 또는 n형 도펀트로) 도핑되거나 도핑되지 않을 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로 SOI 기판은 절연체 층 상에 형성된 반도체 재료 층이다. 상기 절연체 층은 예를 들어 매립 산화물(buried oxide)(BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판, 일반적으로 실리콘 또는 유리 기판 상에 제공된다. 다층(multi-layered) 또는 그래디언트(gradient) 기판과 같은 다른 기판도 사용될 수 있다. 일부 실시형태에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 카바이드(silicon carbide), 갈륨 아세나이드(gallium arsenide), 갈륨 포스파이드(gallium phosphide), 인듐 포스파이드(indium phosphide), 인듐 아세나이드(indium arsenide) 및/또는 인듐 안티모나이드(indium antimonide)를 포함하는 화합물 반도체; 실리콘 게르마늄(silicon germanium), 갈륨 아세나이드 포스파이드(gallium arsenide phosphide), 알루미늄 인듐 아세나이드(aluminum indium arsenide), 알루미늄 갈륨 아세나이드(aluminum gallium arsenide), 갈륨 인듐 아세나이드(gallium indium arsenide), 갈륨 인듐 포스파이드(gallium indium phosphide), 및/또는 갈륨 인듐 아세나이드 포스파이드(gallium indium arsenide phosphide)를 포함하는 혼정 반도체; 또는 이들의 조합을 포함할 수 있다.
기판(50)은 n-타입 영역(50N) 및 p-타입 영역(50P)을 갖는다. n-타입 영역(50N)은 예를 들어, n-타입 나노 FET 등, NMOS 트랜지스터와 같은 n-타입 디바이스를 형성하기 위한 것일 수 있고, p-타입 영역(50P)은 예를 들어, p-타입 나노-FET 등, PMOS 트랜지스터와 같은 p-타입 디바이스를 형성하기 위한 것일 수 있다. n-타입 영역(50N)은 p-타입 영역(50P)과 물리적으로 분리될 수 있으며(별도로 도시되지 않음), 임의의 수의 디바이스 피쳐(예를 들어, 기타 능동 디바이스, 도핑된 영역, 격리 구조 등)가 n-타입 영역(50N) 및 p-타입 영역(50P) 사이에 배치될 수 있다.
기판(50)은 p-타입 또는 n-타입 불순물로 저농도로 도핑될 수 있다. 안티-펀치-스루(Anti-Punch-Through)(ATP) 주입이 ATP 영역을 형성하기 위해 상기 기판(50)의 상부 상에 수행될 수 있다. 상기 APT 주입 동안, n-타입 영역(50N) 및 p-타입 영역(50P)에 도펀트가 주입될 수 있다. 도펀트는 이후 상기 n-타입 영역(50N) 및 p-타입 영역(50P) 각각에 형성될 소스/드레인 영역의 도전형과 반대되는 도전형을 가질 수 있다. 상기 APT 영역은 나노-FET에서 나중에(subsequently) 형성된 소스/드레인 영역 아래로 연장될 수 있으며, 나노-FET은 후속 프로세스에서 형성될 것이다. 상기 APT 영역은 소스/드레인 영역으로부터 기판(50)으로의 누설을 감소시키기 위해 사용될 수 있다. 일부 실시형태에서, APT 영역의 도핑 농도는 약 1018 cm-3 내지 약 1019 cm-3 범위일 수 있다.
다층 스택(52)이 기판(50) 위에 형성된다. 다층 스택(52)은 교번하는 제1 반도체 층(52A) 및 제2 반도체 층(52B)을 포함한다. 제1 반도체 층(52A)은 제1 반도체 재료로 형성되고, 제2 반도체 층(52B)은 제2 반도체 재료로 형성된다. 반도체 재료는 상기 기판(50)의 후보 반도체 재료로부터 각각 선택될 수 있다. 도시된 실시형태에서, 다층 스택(52)은 제1 반도체 층(52A) 및 제2 반도체 층(52B) 각각의 3개의 층을 포함한다. 다층 스택(52)은 임의의 수의 제1 반도체 층(52A) 및 제2 반도체 층(52B)을 포함할 수 있음이 인식되어야 한다.
도시된 실시형태에서, 제2 반도체 층(52B)은 n-타입 영역(50N) 및 p-타입 영역(50P) 모두에서 나노-FET에 대한 채널 영역을 형성하는데 사용될 것이다. 제1 반도체 층(52A)은 희생(sacrificial) 층(또는 더미(dummy) 층)이며, 이것은 후속 프로세스에서 제거되어 두 영역에서 상기 제2 반도체 층(52B)의 상부 표면 및 하부 표면을 노출시킬 것이다. 제2 반도체 층(52B)의 제2 반도체 재료는 실리콘과 같은 n-타입 및 p-타입 나노-FET 모두에 적합한 재료이고, 제1 반도체 층(52A)의 제1 반도체 재료는 실리콘 게르마늄과 같이 제2 반도체 재료의 에칭으로부터 높은 에칭 선택비(etching selectivity)를 갖는 재료이다.
다른 실시형태에서, 제1 반도체 층(52A)은 하나의 영역(예를 들어, p-타입 영역(50P))에서 나노-FET에 대한 채널 영역을 형성하는데 사용될 것이며, 제2 반도체 층(52B)은 다른 영역(예를 들어, n-타입 영역(50N))에서 나노-FET을 위한 채널 영역을 형성하는데 사용될 것이다. 제1 반도체 층(52A)의 제1 반도체 재료는 실리콘 게르마늄(예를 들어, SixGe1-x, 여기서 x는 0 내지 1의 범위에 있을 수 있음), 순수 또는 실질적으로 순수 게르마늄, III-V 화합물 반도체, II-VI 화합물 반도체 등과 같이 p-타입 나노-FET에 적합할 수 있고, 제2 반도체 층(52B)의 제2 반도체 재료는 실리콘, 실리콘 카바이드, III-V 화합물 반도체, II-VI 화합물 반도체 등과 같이 n-타입 나노-FET에 적합할 수 있다. 제1 반도체 재료와 제2 반도체 재료는 서로의 에칭으로부터 높은 에칭 선택비를 가질 수 있어, n-타입 영역(50N)에서 제2 반도체 층(52B)을 제거함이 없이 제1 반도체 층(52A)이 제거될 수 있고, p-타입 영역(50P)에서 제1 반도체 층(52A)을 제거함이 없이 제2 반도체 층(52B)이 제거될 수 있다.
다층 스택(52)의 각 층은 기상 에피택시(vapor phase epitaxy)(VPE) 또는 분자 빔 에피택시(molecular beam epitaxy)(MBE)와 같은 프로세스에 의해 성장될 수 있으며, 화학 기상 퇴적(chemical vapor deposition)(CVD) 또는 원자 층 퇴적(atomic layer deposition)(ALD)과 같은 프로세스에 의해 퇴적될 수 있다. 각각의 층은 약 5 nm 내지 약 30 nm 범위의 두께와 같이 얇은 두께로 형성될 수 있다. 일부 실시형태에서, 하나의 층 그룹(예를 들어, 제2 반도체 층(52B)들)은 다른 층 그룹(예를 들어, 제1 반도체 층(52A)들)보다 얇게 형성된다. 예를 들어, 제1 반도체 층(52A)이 희생 층(또는 더미 층)이고 제2 반도체 층(52B)이 채널 영역을 형성하는데 사용되는 실시형태에서, 제1 반도체 층(52A)은 제1 두께(T1)로 형성될 수 있고 제2 반도체 층(52B)은 제2 두께(T2)로 형성될 수 있으며, 이때 제2 두께(T2)는 제1 두께(T1)보다 약 30 % 내지 약 60 % 더 작다. 제2 반도체 층(52B)을 더 얇은 두께로 형성하는 것은 채널 영역이 더 큰 밀도로 형성될 수 있게 한다.
도 3에서, 트렌치가 기판(50) 및 다층 스택(52)에 에칭되어 핀(54) 및 나노구조(56)를 형성한다. 핀(54)은 기판(50)에 패터닝된 반도체 스트립(strips)이다. 나노구조(56)는 핀(54) 상의 다층 스택(52)의 남아 있는 부분을 포함한다. 구체적으로, 나노구조(56)는 교번하는 제1 나노구조(56A) 및 제2 나노구조(56B)를 포함한다. 제1 나노구조(56A) 및 제2 나노구조(56B)는 각각 제1 반도체 층(52A) 및 제2 반도체 층(52B)의 나머지 부분으로 형성된다. 형성 후, 구조의 중간 레벨에 있는 제2 나노구조들(56B)은 각각 2개의 제1 나노구조(56A) 사이에 배치된다. 에칭은 반응성 이온 에칭(reactive ion etch)(RIE), 중성빔 에칭(neutral beam etch)(NBE), 이들의 조합 등과 같은 임의의 허용가능한 에칭 프로세스일 수 있다. 에칭은 이방성(anisotropic)일 수 있다.
핀(54) 및 나노구조(56)는 임의의 적절한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀(54) 및 나노구조(56)는 이중 패터닝 또는 다중 패터닝 프로세스를 포함하는 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로 이중 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피와 자기-정렬(self-aligned) 프로세스를 결합하여, 예를 들어 단일의 직접 포토리소그래피 프로세스를 사용하여 얻을 수 있는 것보다 작은 피치를 갖는 패턴을 생성할 수 있게 한다. 예를 들어, 일 실시형태에서, 희생 층(sacrificial layer)이 기판 위에 형성되어 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서는 자기-정렬 프로세스를 사용하여 패터닝된 희생 층 옆에 형성된다. 그 다음 상기 희생 층은 제거되고, 남아 있는 스페이서는 핀(54) 및 나노구조(56)를 패터닝하기 위한 마스크로 사용될 수 있다.
핀(54) 및 나노구조(56)는 약 8 nm 내지 약 40 nm 범위의 폭을 가질 수 있다. n-타입 영역(50N) 및 p-타입 영역(50P)에서 핀(54) 및 나노구조(56)가 예시 목적에서 실질적으로 동일한 폭을 갖는 것으로 도시되어 있다. 일부 실시형태에서, 하나의 영역(예를 들어, n-타입 영역(50N))에서의 핀(54) 및 나노구조(56)는 다른 영역(예를 들어, p-타입 영역(50P))에서의 핀(54) 및 나노구조(56)보다 더 넓거나 좁을 수 있다.
도 4에서, STI 영역(60)은 핀(54)에 인접하여 형성된다. STI 영역(60)은 기판(50)과 나노구조(56) 위에, 그리고 핀(54)의 인접한 것들 사이에 절연 재료를 퇴적함으로써 형성될 수 있다. 절연 재료는 실리콘 옥사이드와 같은 산화물(oxide), 실리콘 나이트라이드와 같은 질화물(nitride) 등, 또는 이들의 조합일 수 있고, 고밀도 플라즈마 CVD(high-density plasma CVD)(HDP-CVD), 유동성 CVD(flowable CVD)(FCVD) 등 또는 이들의 조합에 의해 형성될 수 있다. 허용되는 프로세스에 의해 형성된 다른 절연 재료가 사용될 수 있다. 예시된 실시형태에서, 상기 절연 재료는 FCVD 프로세스에 의해 형성된 실리콘 옥사이드이다. 절연 재료가 형성되면 어닐링 프로세스가 수행될 수 있다. 일 실시형태에서, 절연 재료는 과잉 절연 재료가 나노구조(56)를 덮도록 형성된다. 절연 재료가 단일 층으로 도시되어 있지만, 일부 실시형태에서는 다중 층을 사용할 수 있다. 예를 들어, 일부 실시형태에서는 라이너(liner)가 먼저 기판(50), 핀(54) 및 나노구조(56)의 표면을 따라 형성될 수 있다. 그 후, 위에서 논의된 것과 같은 충전 재료가 상기 라이너 위에 형성될 수 있다.
그 다음 제거 프로세스가 절연 재료에 적용되어 나노구조(56) 위의 과잉 절연 재료를 제거한다. 일부 실시형태에서, 화학적 기계적 연마(chemical mechanical polish)(CMP), 에치-백(etch-back) 프로세스, 이들의 조합 등과 같은 평탄화 프로세스가 사용될 수 있다. 평탄화 프로세스는 평탄화 프로세스가 완료된 후 나노구조(56) 및 절연 재료의 상부 표면이 각각 동일 평면이 되도록(프로세스 편차(variations) 내에서) 나노구조(56)를 노출시킨다.
그 다음, 절연 재료는 STI 영역(60)을 형성하기 위해 리세스된다(recessed). 절연 재료는 나노구조(56)의 적어도 일부가 이웃하는 STI 영역들(60) 사이로부터 돌출되도록 리세스된다. 도시된 실시형태에서, STI 영역들(60)의 상부 표면은 핀들(54)의 상부 표면과 (프로세스 편차 내에서) 동일 평면이다. 일부 실시형태에서, STI 영역들(60)의 상부 표면은 핀들(54)의 상부 표면의 위 또는 아래에 있다. 또한, STI 영역들(60)의 상부 표면은 도시된 바와 같이 평평한 표면을 가질 수 있고, 볼록 표면, 디싱(dishing)과 같이 오목 표면, 또는 이들의 조합을 가질 수 있다. STI 영역들(60)의 상부 표면은 적절한 에칭에 의해 평평하고, 볼록하고 및/또는 오목하게 형성될 수 있다. STI 영역(60)은 절연 재료의 물질에 대해 선택적인(selective) 것과 같은, 허용가능한 에칭 프로세스를 사용하여 리세스될 수 있다(예를 들어, 핀(54) 및 나노구조(56)의 재료보다 빠른 속도로 STI 영역(60)의 절연 재료를 선택적으로 에칭함). 예를 들어, 희석된 하이드로플루오릭(dilute hydrofluoric)(dHF) 산(acid)을 사용한 산화물 제거가 사용될 수 있다.
전술한 프로세스는 핀(54) 및 나노구조(56)가 형성되는 방법에 관한 예시일 뿐이다. 일부 실시형태에서, 핀(54) 및 나노구조(56)는 에피택셜 성장 프로세스에 의해 형성될 수 있다. 예를 들어, 유전체 층이 기판(50)의 상부 표면 위에 형성될 수 있고, 트렌치는 상기 유전체 층을 통하여 에칭되어 밑에 있는 기판(50)을 노출시킬 수 있다. 에피택셜 구조가 트렌치에서 에피택셜 성장될 수 있고, 상기 에피택셜 구조가 핀(54) 및 나노구조(56)를 형성하기 위해 유전체 층으로부터 돌출되도록, 상기 유전체 층이 리세스된다. 에피택셜 구조는 제1 반도체 재료 및 제2 반도체 재료와 같이 위에서 논의된 교번하는(alternating) 반도체 재료를 포함할 수 있다. 에피택셜 구조가 에피택셜하게 성장되는 실시형태에서, 에피택셜하게 성장되는 재료는 성장 중에 인시츄) 도핑될 수 있으므로 사전 및/또는 후속 주입(implantations)을 없앨 수도 있지만, 인시츄 및 주입 도핑(implantation doping)이 함께 사용될 수도 있다.
또한, 적절한 웰(wells)이 기판(50), 핀(54) 및/또는 나노구조(56)에 형성될 수 있다. 일부 실시형태에서, p-타입 웰은 n-타입 영역(50N)에 형성될 수 있고, n-타입 웰은 p-타입 영역(50P)에 형성될 수 있다. 다른 실시형태에서, p-타입 웰 또는 n-타입 웰이 n-타입 영역(50N) 및 p-타입 영역(50P) 모두에서 형성될 수 있다.
상이한 웰 타입을 갖는 실시형태에서, n-타입 영역(50N) 및 p-타입 영역(50P)에 대해 상이한 주입 단계가 포토레지스트 또는 기타 마스크를 사용하여 달성될 수 있다. 예를 들어, 포토레지스트는 n-타입 영역(50N)의 핀(54), 나노구조(56) 및 STI 영역(60) 위에 형성될 수 있다. 포토레지스트는 p-타입 영역(50P)을 노출하도록 패터닝된다. 포토레지스트는 스핀-온 기술(spin-on technique)을 사용하여 형성될 수 있으며 허용가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, p-타입 영역(50P)에 n-타입 불순물 주입이 수행되고, 포토레지스트는 n-타입 불순물이 n-타입 영역(50N)에 주입되는 것을 실질적으로 방지하는 마스크 역할을 할 수 있다. n-타입 불순물은 약 1013 cm-3 내지 약 1014 cm-3 범위의 농도로 상기 영역에 주입된 인(phosphorus), 비소(arsenic), 안티몬(antimony) 등일 수 있다. 주입 후 포토레지스트는 허용되는 애싱(ashing) 프로세스와 같은 방법으로 제거된다.
p-타입 영역(50P)의 주입 후, 포토레지스트가 p-타입 영역(50P)의 핀(54), 나노구조(56) 및 STI 영역(60) 위에 형성된다. 포토레지스트는 n-타입 영역(50N)을 노출하도록 패터닝된다. 포토레지스트는 스핀-온 기술을 사용하여 형성될 수 있으며 허용가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, n-타입 영역(50N)에 p-타입 불순물 주입이 수행될 수 있으며, 포토레지스트는 p-타입 불순물이 p-타입 영역(50P)에 주입되는 것을 실질적으로 방지하는 마스크 역할을 할 수 있다. p-타입 불순물은 약 1013 cm-3 내지 약 1014 cm-3 범위의 농도로 상기 영역에 주입된 붕소(boron), 불화 붕소(boron fluoride), 인듐(indium)일 수 있다. 주입 후, 포토레지스트는 예를 들면 허용가능한 애싱(ashing) 프로세스에 의해 제거될 수 있다.
n-타입 영역(50N) 및 p-타입 영역(50P)의 주입 후에, 주입 손상(implant damage)을 회복하고 주입된 p-타입 및/또는 n-타입 불순물을 활성화하기 위해 어닐링이 수행될 수 있다. 일부 실시형태에서, 에피택셜 핀의 성장되는 재료는 성장 중에 인시츄 도핑될 수 있으므로 주입(implantations)을 없앨 수도 있지만, 인시츄 및 주입 도핑이 함께 사용될 수도 있다.
도 5에서, 더미(dummy) 유전체 층(62)이 핀(54) 및 나노구조(56) 상에 형성된다. 더미 유전체 층(62)은 예를 들어, 실리콘 옥사이드, 실리콘 나이트라이드, 이들의 조합 등일 수 있으며, 허용가능한 기술에 따라 퇴적되거나 열 성장될 수 있다. 더미 게이트 층(64)이 더미 유전체 층(62) 위에 형성되고, 마스크 층(66)이 더미 게이트 층(64) 위에 형성된다. 더미 게이트 층(64)은 더미 유전체 층(62) 위에 퇴적될 수 있으며, 그 다음 예를 들면 CMP 방법 등으로 평탄화될 수 있다. 마스크 층(66)은 더미 게이트 층(64) 위에 퇴적될 수 있다. 더미 게이트 층(64)은 전도성 또는 비전도성 재료일 수 있고, 비정질 실리콘, 다결정 실리콘(폴리실리콘), 다결정 실리콘 게르마늄(poly-SiGe), 금속 질화물(metallic nitrides), 금속 규화물(metallic silicides), 금속 산화물(metallic oxides) 및 금속을 포함하는 그룹으로부터 선택될 수 있다. 더미 게이트 층(64)은 물리 기상 퇴적(PVD), CVD, 스퍼터 퇴적, 또는 선택된 재료를 퇴적하기 위한 다른 기술에 의해 퇴적될 수 있다. 더미 게이트 층(64)은 절연 재료, 예를 들어 STI 영역(60) 및/또는 더미 유전체 층(62)의 재료(들)의 에칭으로부터 높은 에칭 선택비(etching selectivity)를 갖는 재료(들)로 제조될 수 있다. 마스크 층(66)은 예를 들면 실리콘 나이트라이드(silicon nitride), 실리콘 옥시나이트라이드(silicon oxynitride) 등의 하나 이상의 층을 포함할 수 있다. 상기 실시예에서, 단일의 더미 게이트 층(64) 및 단일의 마스크 층(66)은 n-타입 영역(50N) 및 p-타입 영역(50P)에 걸쳐 형성된다. 더미 유전체 층(62)이 STI 영역(60)을 덮는 것으로 도시되어 있지만, 더미 유전체 층(62)은 다른 방식으로도 형성될 수 있다는 것이 이해될 것이다. 더미 유전체 층(62)이 열적으로 성장될 때와 같은 일부 실시형태에서, 더미 유전체 층(62)은 핀(54) 및 나노구조(56)만을 덮도록 형성된다.
도 6에서, 마스크(76)를 형성하기 위해 마스크 층(66)이 허용가능한 포토리소그래피 및 에칭 기술을 사용하여 패터닝된다. 마스크(76)의 패턴은 그 다음 더미 게이트(74)를 형성하기 위해 허용가능한 에칭 기술에 의해 더미 게이트 층(64)으로 전사된다. 마스크(76)의 패턴은 더미 유전체(72)를 형성하기 위해 허용가능한 에칭 기술에 의해 더미 유전체 층(62)으로 선택적으로 더 전사될 수 있다. 더미 게이트(74)는 채널 영역을 형성하기 위해 후속 처리에서 노출될 나노구조(56) 부분을 덮는다. 구체적으로, 더미 게이트(74)는 채널 영역(68)을 형성하는 데 사용될 나노구조(56)의 부분을 따라 연장된다. 마스크(76)의 패턴은 인접한 더미 게이트(74)를 물리적으로 분리하는데 사용될 수 있다. 더미 게이트(74)는 또한 핀(54)의 길이 방향에 대해 실질적으로 수직한(프로세스 편차 내에서) 길이 방향을 가질 수 있다. 마스크(76)는 허용가능한 에칭 기술 등에 의해 패터닝 후에 선택적으로 제거될 수 있다.
도 7a 내지 19d는 나노-FET의 제조에서 추가 중간 단계를 도시한다. 도 7a 내지 도 19d는 n-타입 영역(50N) 및 p-타입 영역(50P) 모두에 적용될 수 있다. n-타입 영역(50N)과 p-타입 영역(50P)의 구조에 있어 차이(가 있는 경우에)는 첨부된 각 도면과 관련한 설명에 기술된다.
도 7a 및 7b에서, 게이트 스페이서(80)가 마스크(76)(존재하는 경우), 더미 게이트(74) 및 더미 유전체(72)의 노출된 측벽 상에, 나노구조(56) 및 핀(54) 위로 형성된다. 게이트 스페이서(80) 절연 재료를 등각으로(conformally) 형성하고 이어서 상기 절연 재료를 에칭함으로써 형성될 수 있다. 게이트 스페이서(80)의 절연 재료는 실리콘 나이트라이드(silicon nitride), 실리콘 카보나이트라이드(silicon carbonitride), 실리콘 옥시카보나이트라이드(silicon oxycarbonitride), 이들의 조합 등일 수 있으며, 열 산화(thermal oxidation), 퇴적 또는 이들의 조합 등에 의해 형성될 수 있다. 게이트 스페이서(80)는 단일 층의 절연 재료 또는 다중 층의 절연 재료로 형성될 수 있다. 일부 실시형태에서, 게이트 스페이서(80)는 각각 다층의 실리콘 옥시카보나이트라이드를 포함하고, 여기서 각각의 층은 상이한 조성의 실리콘 옥시카보나이트라이드를 가질 수 있다. 일부 실시형태에서, 게이트 스페이서(80)는 각각 2개의 실리콘 나이트라이드 층 사이에 배치된 실리콘 옥사이드 층을 포함한다. 다른 스페이서 구조가 형성될 수 있다. 절연 재료의 에칭은 이방성일 수 있다. 예를 들어, 에칭 프로세스는 RIE, NBE 등과 같은 건식 에칭일 수 있다. 에칭 후에, 게이트 스페이서(80)는 직선 측벽 또는 곡선 측벽을 가질 수 있다. 도시된 실시형태에서, 게이트 스페이서(80)는 STI 영역(60)의 상부 표면 상에 형성되어 후속 에피택셜 성장이 차단될 수 있다.
게이트 스페이서(80)를 형성하기 전에, 저농도 도핑 소스/드레인(lightly doped source/drain)(LDD) 영역에 대한 주입(implant)이 수행될 수 있다. 상이한 디바이스 타입을 갖는 실시형태에서, 위에서 논의된 주입과 유사하게, p-타입 영역(50P)을 노출시키면서, 포토레지스트와 같은 마스크가 n-타입 영역(50N) 위에 형성될 수 있고, 적절한 타입(예를 들어, p-타입) 불순물이 p-타입 영역(50P)에 노출된 나노구조(56) 및 핀(54)으로 주입될 수 있다. 그 다음 마스크는 제거될 수 있다. 그 후, n-타입 영역(50N)을 노출시키면서 포토레지스트와 같은 마스크가 p-타입 영역(50P) 위에 형성될 수 있으며, 적절한 타입(예를 들어, n-타입)의 불순물이 n-타입 영역(50N)에 노출된 나노구조(56) 및 핀(54)으로 주입될 수 있다. 그 다음 마스크는 제거될 수 있다. n-타입 불순물은 전술한 n-타입 불순물 중 임의의 것일 수 있고, p-타입 불순물은 전술한 p-타입 불순물 중 임의의 것일 수 있다. 저농도 도핑 소스/드레인(lightly doped source/drain) 영역은 약 1015 cm-3 내지 약 1019 cm-3 범위의 불순물 농도를 가질 수 있다. 어닐링이 주입 손상을 회복하고 주입된 불순물을 활성화하는데 사용될 수 있다. 주입하는 동안, 채널 영역(68)은 더미 게이트(74)에 의해 덮여진 채로 유지되어, 채널 영역(68)은 LDD 영역에 주입된 불순물이 실질적으로 없다.
상기 개시는 스페이서 및 LDD 영역을 형성하는 프로세스를 전반적으로 기술한다는 점이 언급된다. 다른 프로세스 및 시퀀스가 사용될 수 있다. 예를 들어, 더 적거나 추가적인 스페이서가 사용될 수 있고, 다른 순서의 단계(예를 들어, 추가 스페이서가 형성되고 제거되는 등)가 이용되는 등 사용될 수 있다. 더욱이, n-타입 및 p-타입 디바이스는 상이한 구조 및 단계를 사용하여 형성될 수 있다.
도 8a 및 8b에서, 소스/드레인 리세스(82)가 나노구조(56)에 형성된다. 도시된 실시형태에서, 소스/드레인 리세스(82)는 나노구조(56)를 통해 연장되어 핀(54)을 노출시킨다. 소스/드레인 리세스(82)는 또한, 기판(50) 및/또는 핀(54) 내로 연장될 수 있다. 다양한 실시형태에서, 소스/드레인 리세스(82)는 기판(50)을 에칭하지 않고 기판(50)의 상부 표면으로 연장될 수 있고; 기판(50)은 소스/드레인 리세스(82)의 하부 표면이 STI 영역(60)의 상부 표면 아래에 배치되도록 에칭될 수 있고; 기타 다양하게 형성될 수 있다. 소스/드레인 리세스(82)는 RIE, NBE 등과 같은, 이방성 에칭 프로세스을 사용하여 나노구조(56)를 에칭함으로써 형성될 수 있다. 게이트 스페이서(80) 및 더미 게이트(74)는, 소스/드레인 리세스(82)를 형성하는데 사용되는 에칭 프로세스 동안 나노구조(56), 핀(54) 및 기판(50)의 부분들을 집합적으로 마스킹한다. 단일 에칭 프로세스가 각각의 나노구조(56)를 에칭하는 데에 사용될 수 있다. 다른 실시형태에서, 다중 에칭 프로세스가 나노구조(56)를 에칭하기 위해 사용될 수 있다. 소스/드레인 리세스(82)가 원하는 깊이에 도달 한 후에, 소스/드레인 리세스(82)의 에칭을 중지하기 위해 시한(timed) 에칭 프로세스가 사용될 수 있다.
선택적으로, 내측 스페이서(84)가 제1 나노구조(56A)의 나머지 부분의 측벽, 예를 들어 소스/드레인 리세스(82)에 의해 노출되는 측벽 상에 형성될 수 있다. 하기에 더 상세하게 설명되는 바와 같이, 이후 소스/드레인 영역이 소스/드레인 리세스(82)에 형성되고, 제1 나노구조(56A)가 이어서 대응하는 게이트 구조로 대체될 것이다. 내측 스페이서(84)는 이후에 형성되는 소스/드레인 영역과 이후에 형성되는 게이트 구조 사이의 격리 피쳐(isolation features)로서 작용한다. 또한, 내측 스페이서(84)는 후속적으로 게이트 구조를 형성하기 위해 사용되는 에칭 프로세스와 같은, 후속 에칭 프로세스에 의해 후속적으로 형성되는 소스/드레인 영역에 대한 손상을 방지하기 위해 사용될 수 있다.
내측 스페이서(84)를 형성하기 위한 실시예로서, 소스/드레인 리세스(82)는 횡방향으로(laterally) 확장될 수 있다. 구체적으로, 소스/드레인 리세스(82)에 의해 노출된 제1 나노구조(56A)의 측벽 부분들이 리세스될 수 있다. 제1 나노구조(56A)의 측벽은 직선인 것으로 도시되어 있지만, 측벽은 오목하거나 볼록할 수 있다. 측벽은 제1 나노구조(56A)의 재료에 대해 선택적인 것과 같은 허용가능한 에칭 프로세스에 의해 리세스될 수 있다(예를 들어, 제1 나노구조(56A)의 재료를 제2 나노구조(56B) 및 핀(54) 재료(들)보다 빠른 속도로 선택적으로 에칭). 에칭은 등방성일 수 있다. 예를 들어, 핀(54) 및 제2 나노구조(56B)가 실리콘으로 형성되고 제1 나노구조(56A)가 실리콘 게르마늄으로 형성되는 경우, 에칭 프로세스는 테트라메틸암모늄 하이드록사이드(tetramethylammonium hydroxide)(TMAH), 암모늄 하이드록사이드(ammonium hydroxide)(NH4OH) 등을 사용한 습식 에칭일 수 있다. 다른 실시형태에서, 에칭 프로세스는 하이드로겐 플루오라이드(HF) 가스와 같은 불소계 가스를 사용하는 건식 에칭일 수 있다. 일부 실시형태에서, 소스/드레인 리세스(82)를 형성하고 제1 나노구조(56A)의 측벽을 리세스하기 위해 동일한 에칭 프로세스가 계속적으로(continually) 수행될 수 있다. 내측 스페이서(84)는 절연 재료를 등각으로(conformally) 형성하고 이어서 절연 재료를 에칭함으로써 형성될 수 있다. 절연 재료는 실리콘 나이트라이드 또는 실리콘 옥시나이트라이드와 같은 물질일 수 있지만, 약 3.5 미만의 k-값을 갖는 저-유전상수(low-k) 물질과 같은 임의의 적절한 물질이 사용될 수 있다, 절연 재료는 ALD, CVD 등과 같은 등각(conformal) 퇴적 프로세스에 의해 퇴적될 수 있다. 절연 재료의 에칭은 이방성일 수 있다. 예를 들어, 에칭 프로세스는 RIE, NBE 등과 같은 건식 에칭일 수 있다. 내측 스페이서(84)의 외부 측벽이 게이트 스페이서(80)의 측벽에 대해 동일한 높이로(flush with) 도시되어 있지만, 내측 스페이서(84)의 외부 측벽은 게이트 스페이서(80)의 측벽 이상으로 연장되거나 리세스될 수 있다. 즉, 내측 스페이서(84)는 측벽 리세스를 부분적으로 채우거나, 완전히 채우거나, 과도하게 채울 수 있다. 더욱이, 내측 스페이서(84)의 측벽은 직선으로 도시되었지만, 내측 스페이서(84)의 측벽은 오목하거나 볼록할 수 있다.
도 9a 내지 9c에서, 에피택셜 소스/드레인 영역(92)이 소스/드레인 리세스(82)에 형성된다. 일부 실시형태에서, 에피택셜 소스/드레인 영역(92)은 채널 영역(68)에 응력을 가하여 성능을 향상시킨다. 에피택셜 소스/드레인 영역(92)은, 각각의 더미 게이트(74)가 에피택셜 소스/드레인 영역(92)의 각각의 인접한 쌍 사이에 배치되도록, 소스/드레인 리세스(82)에 형성된다. 일부 실시형태에서, 게이트 스페이서(80)가 더미 게이트(74)로부터 에피택셜 소스/드레인 영역(92)을 분리하는데 사용되고, 내측 스페이서(84)가 제1 나노구조(56A)로부터 적절한 측방향 거리만큼 제1 나노구조(56A)로부터 에피택셜 소스/드레인 영역(92)을 분리하는데 사용되어, 에피택셜 소스/드레인 영역(92)은 후속적으로 형성되는 결과적인 나노-FET의 게이트들과 단락되지(short out) 않는다.
n-타입 영역(50N)에서 에피택셜 소스/드레인 영역(92)은 p-타입 영역(50P)을 마스킹하여 형성될 수 있다. 그 후, 에피택셜 소스/드레인 영역(92)은 n-타입 영역(50N)의 소스/드레인 리세스(82)에서 에피택셜 성장된다. 에피택셜 소스/드레인 영역(92)은 n-타입 나노-FET에 적합한 임의의 허용가능한 재료를 포함할 수 있다. 예를 들어, n-타입 영역(50N)의 에피택셜 소스/드레인 영역(92)은 실리콘, 실리콘 카바이드(silicon carbide), 포스포러스(phosphorous) 도핑 실리콘카바이드, 실리콘 포스파이드(silicon phosphide) 등과 같이 채널 영역(68)에 인장 변형률(tensile strain)을 가하는 물질을 포함할 수 있다. n-타입 영역(50N)에서 에피택셜 소스/드레인 영역(92)은 제2 나노구조(56B) 및 핀(54)의 각각의 표면으로부터 상승된 표면을 가질 수 있고, 패싯(facet)을 가질 수 있다.
p-타입 영역(50P)의 에피택셜 소스/드레인 영역(92)은 n-타입 영역(50N)을 마스킹하여 형성될 수 있다. 그 후, 에피택셜 소스/드레인 영역(92)이 p-타입 영역(50P)의 소스/드레인 리세스(82)에서 에피택셜 성장된다. 에피택셜 소스/드레인 영역(92)은 p-타입 나노-FET에 적합한 임의의 허용가능한 재료를 포함할 수 있다. 예를 들어, p-타입 영역(50P)의 에피택셜 소스/드레인 영역(92)은 실리콘 게르마늄, 보론(boron) 도핑 실리콘 게르마늄, 게르마늄, 게르마늄 틴(germanium tin) 등과 같이 채널 영역(68)에 압축 변형률(compressive strain)을 가하는 재료를 포함할 수 있다. p-타입 영역(50P)의 에피택셜 소스/드레인 영역(92)은 제2 나노구조(56B) 및 핀(54)의 각각의 표면으로부터 상승된 표면을 가질 수 있고, 패싯(facets)을 가질 수 있다.
에피택셜 소스/드레인 영역(92), 제2 나노구조(56B), 및/또는 핀(54)은, 저농도 도핑된 소스/드레인(lightly-doped source/drain) 영역을 형성하기 위해 이전에 논의된 프로세스와 유사하게, 소스/드레인 영역을 형성하기 위해 도펀트로 주입될 수 있고, 이후 어닐링이 계속될 수 있다. 소스/드레인 영역은 약 1019 cm-3 내지 약 1021 cm-3 범위의 불순물 농도를 가질 수 있다. 소스/드레인 영역에 대한 n-타입 및/또는 p-타입 불순물은 이전에 논의된 임의의 불순물일 수 있다. 일부 실시형태에서, 에피택셜 소스/드레인 영역(92)은 성장 중에 인시츄 도핑될 수 있다.
n-타입 영역(50N) 및 p-타입 영역(50P)에 에피택셜 소스/드레인 영역(92)을 형성하기 위해 사용된 에피택시 프로세스의 결과, 에피택셜 소스/드레인 영역(92)의 상부 표면은 제2 나노구조(56B) 및 핀(54)의 측벽 이상으로 측면으로 바깥쪽으로 확장되는 패싯(facets)을 갖는다. 일부 실시형태에서, 인접한 에피택셜 소스/드레인 영역(92)은 도 9B에 도시된 바와 같이 에피택시 프로세스가 완료된 후에 분리된 채로 남아 있다. 일부 실시형태에서, 이러한 패싯은 도 9c에 도시된 바와 같이 동일한 나노-FET의 인접한 에피택셜 소스/드레인 영역(92)이 병합되도록 된다. 도시된 실시형태에서, 게이트 스페이서(80)는 STI 영역(60)의 상부 표면에 형성되어 에피택셜 성장을 차단한다. 일부 다른 실시형태에서, 게이트 스페이서(80)를 형성하는데 사용되는 스페이서 에칭은 스페이서 재료를 제거하도록 조정되어 에피택셜 성장 영역이 STI 영역(60)의 상부 표면으로 연장될 수 있도록 할 수 있다.
에피택셜 소스/드레인 영역(92)은 하나 이상의 반도체 재료 층을 포함할 수 있다. 예를 들어, 에피택셜 소스/드레인 영역(92)은 제1 반도체 재료 층, 제2 반도체 재료 층 및 제3 반도체 재료 층을 포함할 수 있다. 에피택셜 소스/드레인 영역(92)에 대해 임의의 수의 반도체 재료 층이 사용될 수 있다. 제1 반도체 재료 층, 제2 반도체 재료 층 및 제3 반도체 재료 층 각각은 상이한 반도체 재료로 형성될 수 있고, 상이한 도펀트 농도로 도핑될 수 있다. 일부 실시형태에서, 제1 반도체 재료 층은 제2 반도체 재료 층보다 작고 제3 반도체 재료 층보다 큰 도펀트 농도를 가질 수 있다. 에피택셜 소스/드레인 영역(92)이 3개의 반도체 재료 층을 포함하는 실시형태에서, 제1 반도체 재료 층이 퇴적될 수 있고, 제2 반도체 재료 층이 제1 반도체 재료 층 위에 퇴적될 수 있으며, 제3 반도체 재료 층이 제2 반도체 재료 층 위에 퇴적될 수 있다.
도 10a 및 10b에서, 제1 ILD(96)가 에피택셜 소스/드레인 영역(92), 게이트 스페이서(80), 마스크(76)(존재하는 경우) 또는 더미 게이트(74), 및 STI 영역(60) 위에 퇴적된다. 제1 ILD(96)는 유전체 재료로 형성될 수 있고, CVD, 플라즈마 강화 CVD(PECVD), FCVD 등과 같은 임의의 적절한 방법에 의해 퇴적될 수 있다. 유전체 재료는 포스포-실리케이트 유리(phospho-silicate glass)(PSG), 보로-실리케이트 유리(boro-silicate glass)(BSG), 보론-도핑 포스포-실리케이트 유리(boron-doped phospho-silicate glass)(BPSG), 도핑되지 않은 실리케이트 유리(undoped silicate glass)(USG) 등을 포함할 수 있다. 임의의 허용가능 프로세스에 의해 형성된 절연 재료가 사용될 수 있다.
일부 실시형태에서, 제1 ILD(96)와 에피택셜 소스/드레인 영역(92), 게이트 스페이서(80), 및 STI 영역(60) 사이에 콘택트 에칭 정지 층(contact etch stop layer)(CESL)(94)이 형성된다. 상기 CESL(94)은 제1 ILD(96)의 에칭으로부터 높은 에칭 선택비(etching selectivity)를 갖는 실리콘 나이트라이드, 실리콘 옥사이드, 실리콘 옥시나이트라이드 등과 같은 유전체 재료로 형성될 수 있다. CESL(94)은 CVD, ALD 등과 같은 임의의 적절한 방법에 의해 형성될 수 있다.
도 11a 및 11b에서, 마스크(76)(존재하는 경우) 또는 더미 게이트(74)의 상부 표면과 제1 ILD(96)의 상부 표면을 평평하게 하기 위해 제거 프로세스가 수행된다. 일부 실시형태에서, 화학적 기계적 연마(CMP), 에치-백 프로세스, 이들의 조합 등과 같은 이러한 평탄화 프로세스가 이용될 수 있다. 평탄화 프로세스는 또한 더미 게이트(74) 상의 마스크(76) 및 마스크(76)의 측벽을 따라 게이트 스페이서(80)의 부분을 제거할 수 있다. 평탄화 프로세스 후, 게이트 스페이서(80), 제1 ILD(96), CESL(94), 및 마스크(76)(존재하는 경우) 또는 더미 게이트(74)의 상부 표면들은 동일 평면(프로세스 편차 내에서) 상에 있게 된다. 따라서, 마스크(76)(존재하는 경우) 또는 더미 게이트(74)의 상부 표면은 제1 ILD(96)를 통해 노출된다. 도시된 실시형태에서, 마스크(76)는 남아 있고 평탄화 프로세스는 제1 ILD(96)의 상부 표면을 마스크(76)의 상부 표면과 평평하게 한다.
도 12a 및 12b에서, 마스크(76)(존재하는 경우) 및 더미 게이트(74)가 에칭 프로세스에서 제거되어 리세스(98)가 형성된다. 리세스(98) 내의 더미 유전체(72)의 부분도 제거될 수 있다. 일부 실시형태에서, 더미 게이트(74)는 이방성 건식 에칭 프로세스에 의해 제거된다. 예를 들어, 에칭 프로세스는 제1 ILD(96) 또는 게이트 스페이서(80)보다 더미 게이트(74)를 더 빠른 속도로 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 프로세스를 포함할 수 있다. 상기 제거 중에, 더미 유전체(72)는 더미 게이트(74)가 에칭될 때 에칭 정지 층으로 사용될 수 있다. 그 다음 더미 유전체(72)는 더미 게이트(74)의 제거 후에 제거될 수 있다. 각각의 리세스(98)는 채널 영역(68)의 부분을 노출 및/또는 그 위에 놓인다. 채널 영역(68)으로 작용하는 제2 나노구조(56B)의 부분은 에피택셜 소스/드레인 영역(92)의 인접한 쌍 사이에 배치된다.
그 다음, 제1 나노구조(56A)의 나머지 부분은 리세스(98)를 확장하기 위해 제거된다. 제1 나노구조(56A)의 나머지 부분은, 제2 나노구조(56B), 핀(54) 및 STI 영역(60)의 재료보다 제1 나노구조(56A)의 재료를 더 빠른 속도로 선택적으로 에칭하는, 허용가능한 에칭 프로세스에 의해 제거될 수 있다. 에칭은 등방성일 수 있다. 예를 들어, 핀(54) 및 제2 나노구조(56B)가 실리콘으로 형성되고 제1 나노구조(56A)가 실리콘 게르마늄으로 형성되는 경우, 상기 에칭 프로세스는 테트라메틸암모늄 하이드록사이드(TMAH), 암모늄 하이드록사이드(NH4OH) 등을 사용한 습식 에칭일 수 있다. 일부 실시형태(아래에서 더 상세히 논의됨)에서, 트림(trim) 프로세스가 제2 나노구조(56B)의 노출된 부분의 두께를 감소시키기 위해 수행된다.
도 13a 및 13b에서, 게이트 유전체(102) 및 게이트 전극(104)이 대체 게이트(replacement gate)로 형성된다. 게이트 유전체(102)는 핀(54)의 상부 표면 및 측벽 및 제2 나노구조(56B)의 상부 표면, 측벽 및 하부 표면 등, 리세스(98)에 등각으로(conformally) 퇴적된다. 게이트 유전체(102)는 또한 제1 ILD(96), 게이트 스페이서(80) 및 STI 영역(60)의 상부 표면 상에 퇴적될 수 있다. 게이트 유전체(102)는 산화물(oxide), 금속 산화물(metal oxide), 금속 규산염(metal silicate) 등, 또는 이들의 조합과 같은, 하나 이상의 유전체 층을 포함한다. 일부 실시형태에서, 게이트 유전체(102)는 실리콘 옥사이드, 실리콘 나이트라이드, 또는 이들의 다수층을 포함한다. 일부 실시형태에서, 게이트 유전체(102)는 고 유전상수(high-k) 유전체 재료를 포함하고, 이들 실시형태에서, 게이트 유전체(102)는 약 7.0보다 큰 k 값을 가질 수 있고, 금속 산화물 또는 하프늄, 알루미늄, 지르코늄, 란탄, 망간, 바륨, 티타늄, 납 및 이들의 조합의 규산염(silicate)을 포함한다. 게이트 유전체(102)는 다층으로 형성될 수 있다. 예를 들어, 일부 실시형태에서, 게이트 유전체(102)는 각각, 열적 또는 화학적 산화에 의해 형성된 실리콘 옥사이드의 계면 층 및 상기 계면 층 위의 메탈 옥사이드 층을 포함할 수 있다. 게이트 유전체(102)의 재료(들)는 분자-빔 퇴적(molecular-beam deposition)(MBD), ALD, PECVD 등에 의해 형성될 수 있다.
게이트 전극(104)은 게이트 유전체(102) 위에 각각 퇴적되고 리세스(98)의 나머지 부분을 채운다. 게이트 전극(104)은 티타늄 나이트라이드, 티타늄 옥사이드, 탄탈륨 나이트라이드, 탄탈륨 카바이드, 코발트, 루테늄, 알루미늄, 텅스텐, 이들의 조합, 또는 이들의 다층(multi-layers)과 같은, 금속 함유 물질을 포함할 수 있다. 예를 들어, 단일 층 게이트 전극(104)이 도시되어 있지만, 게이트 전극(104)은 임의의 수의 라이너(liner) 층, 임의의 수의 일함수 튜닝(work function tuning) 층 및 충전 재료를 포함할 수 있다. 게이트 전극(104)을 구성하는 층의 임의의 조합은 각각의 제2 나노구조(56B) 사이 및 핀(54)과 제2 나노구조(56B) 사이의 영역에 퇴적될 수 있다. 게이트 전극(104)의 재료(들)는 ALD, PECVD 등에 의해 형성될 수 있다.
리세스(98)를 채운 후, CMP와 같은 평탄화 프로세스를 수행하여 게이트 유전체(102) 및 게이트 전극(104)의 재료의 과잉 부분을 제거할 수 있으며, 상기 과잉 부분은 제1 ILD(96) 및 게이트 스페이서(80)의 상부 표면 위에 있다. 따라서 게이트 유전체(102) 및 게이트 전극(104)의 재료의 나머지 부분은 결과적인 나노-FET의 대체 게이트(replacement gates)를 형성한다. 게이트 유전체(102) 및 게이트 전극(104)은 집합적으로 게이트 구조(100) 또는 "게이트 스택"으로 지칭될 수 있다.
n-타입 영역(50N) 및 p-타입 영역(50P)에서 게이트 유전체(102)의 형성은 동시에 발생하여 각 영역에서의 게이트 유전체(102)가 동일한 재료로 형성될 수 있고, 게이트 전극(104)의 형성은 동시에 발생하여 각 영역에서의 게이트 전극(104)이 동일한 재료로 형성될 수 있다. 일부 실시형태에서, 각 영역에서의 게이트 유전체(102)는 별개의(distinct) 프로세스에 의해 형성될 수 있어 게이트 유전체(102)가 상이한 재료일 수 있고, 및/또는 각 영역에서의 게이트 전극(104)은 별개의 프로세스에 의해 형성될 수 있어 게이트 전극(104)은 상이한 재료일 수 있다. 다양한 마스킹 단계가 별개의 프로세스를 사용할 때 적절한 영역을 마스킹하고 노출하기 위해 사용될 수 있다.
도 14a 내지 14c에서, 소스/드레인 콘택트 개구(106)가 제1 ILD(96) 및 CESL(94)을 통해 형성되고, 따라서 에피택셜 소스/드레인 영역(92S)의 서브세트를 노출시킨다. 소스/드레인 콘택트 개구(106)는 제1 ILD(96)에 대해 선택적인 에칭 프로세스를 이용하는 등(예를 들어, 제1 ILD(96)의 재료를 CESL(94)의 재료보다 더 빠른 속도로 에칭), 허용가능한 에칭 기술 및 포토리소그래피를 이용하여 처음에 제1 ILD(96)에 형성될 수 있다. 예를 들어, 소스/드레인 콘택트 개구(106)는 암모니아(NH3) 및 하이드로겐 플루오라이드(HF) 가스를 사용하는 건식 에칭에 의해 처음에 제1 ILD(96)를 통해 형성될 수 있다. 그 다음 소스/드레인 콘택트 개구(106)는 CESL(94)에 선택적인 에칭(예를 들어, CESL(94)의 재료를 에피택셜 소스/드레인 영역(92S)의 재료보다 빠른 속도로 에칭) 프로세스와 같은 허용가능한 에칭 기술을 사용하여 CESL(94)을 통해 연장된다. 예를 들어, 소스/드레인 콘택트 개구(106)는 불소계 가스(예를 들어, C4F6) 및 수소(H2) 또는 산소(O2) 가스를 사용하는 건식 에칭에 의해 CESL(94)을 통해 연장될 수 있다. 일부 실시형태에서, 제1 ILD(96)를 통해 소스/드레인 콘택트 개구(106)를 에칭하는데 사용되는 에칭 프로세스 파라미터(예를 들어, 에칭액, 기간, 환경 등)는 CESL(94)를 통한 소스/드레인 콘택트 개구(106)를 에칭하는 데 사용되는 에칭 프로세스 파라미터와 상이하다.
소스/드레인 콘택트 개구(106)를 형성하기 위한 프로세스 중에, 소스/드레인 콘택트 개구(106)의 패턴을 갖는 마스크(108)가 제1 ILD(96) 위에 형성된다. 마스크(108)는 제1 ILD(96) 및 CESL(94)을 통해 소스/드레인 콘택트 개구(106)를 에칭하는데 사용되는 에칭 프로세스 동안 에칭 마스크로 사용된다.
일부 실시형태에서, 마스크(108)는 단일 층 포토레지스트, 이중층 포토레지스트, 삼중층 포토레지스트 등과 같이, 포토레지스트로 형성된다. 예를 들어, 마스크(108)는 하부 층(예: 하부 반사방지 코팅(bottom anti-reflective coating)(BARC) 층), 중간 층(예: 하드(hard) 마스크) 및 상부 층(예: 포토레지스트)을 포함하는 삼중층 포토레지스트일 수 있다. 사용되는 포토 레지스트의 유형(예: 단일 층 포토레지스트, 이중층 포토레지스트, 삼중층 포토레지스트 등)은 이후에 포토레지스트를 패터닝하는데 사용되는 포토리소그래피 프로세스에 따라 달라질 수 있다. 예를 들어, 극 자외선(EUV) 리소그래피 프로세스에서, 마스크(108)는 단일 층 포토레지스트 또는 이중층 포토레지스트일 수 있다. 포토레지스트는 스핀 코팅, CVD와 같은 퇴적 프로세스, 이들의 조합 등에 의해 형성될 수 있고, 소스/드레인 콘택트 개구(106)의 패턴을 갖도록 허용가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다.
일부 실시형태에서, 마스크(108)는 스페이서로 형성된다. 예를 들어, 희생 층이 제1 ILD(96) 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 스페이서는 자기-정렬(self-aligned) 프로세스를 사용하여 패터닝된 희생 층 옆에(alongside) 형성된다. 그 다음, 희생 층이 제거되고, 남아 있는 스페이서가 마스크(108)로서 사용될 수 있다. 다른 유형의 마스크가 또한 소스/드레인 콘택트 개구(106)를 에칭하는데 사용될 수 있다.
소스/드레인 콘택트는 이후에 소스/드레인 콘택트 개구(106)에 형성되고 에피택셜 소스/드레인 영역(92S)의 전면에 부착될 것이다. 전술한 바와 같이, 에피택셜 소스/드레인 영역(92P)의 제1 서브세트는 전용 파워 레일에 연결될 것이고, 에피택셜 소스/드레인 영역(92S)의 제2 서브세트는 전용 파워 레일에 연결되지 않을 것이다. 아래에서 더 상세히 논의되는 바와 같이, 파워 레일은 에피택셜 소스/드레인 영역(92P)의 후면을 통해 후속적으로 부착될 것이다. 따라서, 에피택셜 소스/드레인 영역(92P)의 전면에 대한 접촉은 바람직하지 않다. 다양한 실시형태에 따르면, 소스/드레인 콘택트 개구(106)는 에피택셜 소스/드레인 영역(92S)의 전면에 형성되고 노출되는 반면, 에피택셜 소스/드레인 영역(92P)의 전면은 유전체 재료(예: CESL(94))에 의해 완전히 덮여진 채 유지된다. 즉, 각각의 에피택셜 소스/드레인 영역(92P)의 전면 전체가 유전체 재료(예를 들어, CESL(94))로 덮여 있다. 에피택셜 소스/드레인 영역(92P) 위의 소스/드레인 콘택트 개구(106)의 형성은 여러 방식으로 회피될 수 있다.
일부 실시형태에서, 마스크(108)를 패터닝하기 위해 단일-패터닝 프로세스가 사용된다. 마스크(108)가 포토레지스트로 형성될 때 단일-패터닝이 사용될 수 있다. 이러한 실시형태에서, 포토레지스트는 에피택셜 소스/드레인 영역(92S) 위에 개구 패턴을 갖도록 형성될 수 있지만 에피택셜 소스/드레인 영역(92P) 위에는 형성되지 않는다. 포토레지스트는 패터닝된 에너지 소스(예를 들어, 패터닝된 광원)에 포토레지스트를 노출시켜 화학 반응을 유도함으로써 패터닝될 수 있으며, 따라서 패터닝된 광원에 노출된 포토레지스트 부분에서 물리적 변화를 유도할 수 있다. 패터닝된 에너지 소스는 에피택셜 소스/드레인 영역(92S)의 패턴만을 가지며, 에피택셜 소스/드레인 영역(92P)의 패턴은 갖지 않는다. 그 다음, 포토레지스트는 물리적 변화를 이용하여 원하는 패턴에 따라 포토레지스트의 노출된 부분 또는 포토레지스트의 노출되지 않은 부분을 선택적으로 제거하기 위해 현상제(developer)를 상기 노출된 포토레지스트에 적용함으로써 현상될 수 있다.
일부 실시형태에서, 마스크(108)를 패터닝하기 위해 다중-패터닝 프로세스가 사용된다. 다중-패터닝은 마스크(108)가 스페이서로 형성될 때 사용될 수 있다. 그러한 실시형태에서, 마스크(108)는 모든 에피택셜 소스/드레인 영역(92P, 92S) 위에 개구 패턴으로 초기에 형성될 수 있다. 그 다음 상기 에피택셜 소스/드레인 영역(92S) 위의 개구 패턴의 부분만 마스크(108)에 남도록 에피택셜 소스/드레인 영역(92P) 위의 개구 패턴의 부분은 덮여지거나 채워진다. 에피택셜 소스/드레인 영역(92P) 위의 개구는 패터닝된 포토레지스트, 패터닝된 하드마스크 등과 같은 추가 마스크를 형성함으로써 덮여지거나 채워질 수 있다.
에피택셜 소스/드레인 영역(92S) 위에 소스/드레인 콘택트 개구(106)를 선택적으로 형성하는 것은, 특히 마스크(108)를 패터닝하기 위해 다중-패터닝 프로세스가 사용될 때, 추가적인 처리 단계를 포함할 수 있다. 그러나, 위에서 언급한 바와 같이, 에피택셜 소스/드레인 영역(92P)의 전면에 대한 접촉은 바람직하지 않다. 원하지 않는 접촉이 에피택셜 소스/드레인 영역(92P)의 전면에 형성되면, 그러한 접촉은 절연되고 사용되지 않은 채로 남아 나노-FET의 기생 커패시턴스를 증가시키게 된다. 따라서, 에피택셜 소스/드레인 영역(92P)의 전면에 대한 콘택트의 형성을 회피하는 것은 추가 처리 단계를 포함하지만, 그와 같은 접촉의 형성을 피함으로써 나노-FET의 성능이 개선될 수 있다.
도 15a 내지 15c에서, 마스크(108)가 제거된다. 마스크(108)가 포토레지스트를 포함할 때, 포토레지스트는 예를 들면, 허용가능한 애싱(ashing) 프로세스에 의해 제거될 수 있다. 마스크(108)가 다른 층(예를 들어, BARC 층, 하드마스크, 스페이서 등)을 포함할 때, 허용가능한 에칭 프로세스가 층을 제거하기 위해 사용될 수 있다.
금속-반도체 합금 영역(110)이 소스/드레인 콘택트 개구(106)에 의해 노출된 에피택셜 소스/드레인 영역(92S)의 부분과 같은, 소스/드레인 콘택트 개구(106)에 선택적으로 형성될 수 있다. 금속-반도체 합금 영역(110)은 메탈 실리사이드(metal silicide)(예를 들어, 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드 등)로 형성된 실리사이드 영역, 메탈 저마나이드(metal germanide)(예: 티타늄 저마나이드, 코발트 저마나이드, 니켈 저마나이드 등)로 형성된 저마나이드 영역, 메탈 실리사이드 및 메탈 저마나이드로 형성된 실리콘-저마나이드 영역 등일 수 있다. 금속-반도체 합금 영역(110)은 소스/드레인 콘택트 개구(106)에 금속을 퇴적한 다음 열 어닐링 프로세스를 수행함으로써 형성될 수 있다. 금속은 니켈, 코발트, 티타늄, 탄탈륨, 플래티넘, 텅스텐, 기타 귀금속, 기타 내화 금속, 희토류 금속 또는 그 합금과 같은 저 저항(low-resistance) 금속-반도체 합금을 형성하기 위해 에피택셜 소스/드레인 영역(92S)의 반도체 재료(예: 실리콘, 실리콘 게르마늄, 게르마늄 등)와 반응할 수 있는 임의의 금속일 수 있다. 금속은 ALD, CVD, PVD 등과 같은 퇴적 프로세스에 의해 퇴적될 수 있다. 일 실시형태에서, 금속-반도체 합금 영역(110)은 티타늄-실리콘으로 형성된 실리사이드 영역이다. 열 어닐링 프로세스 후, 습식 세정과 같은 클리닝 프로세스가 제1 ILD(96)의 상부 표면 등, 소스/드레인 콘택트 개구(106)로부터 임의의 잔류 금속을 제거하기 위해 수행될 수 있다.
그 다음, 하부 소스/드레인 콘택트(112)가 소스/드레인 콘택트 개구(106)에 형성된다. 확산 배리어 층, 접착 층 등과 같은 라이너(liner) 및 전도성 재료가 소스/드레인 콘택트 개구(106)에 형성된다. 라이너는 티타늄, 티타늄 나이트라이드, 탄탈륨, 탄탈륨 나이트라이드 등을 포함할 수 있다. 라이너는 원자층 퇴적(ALD), 화학 기상 퇴적(CVD), 물리 기상 퇴적(PVD) 등과 같은 등각 퇴적 프로세스에 의해 퇴적될 수 있다. 일부 실시형태에서, 라이너는 접착 층을 포함할 수 있고 접착 층의 적어도 일부는 확산 배리어 층을 형성하도록 처리될 수 있다. 전도성 재료는 텅스텐, 코발트, 루테늄, 알루미늄, 니켈, 구리, 구리 합금, 은, 금 등일 수 있다. 전도성 재료는 ALD, CVD, PVD 등에 의해 퇴적될 수 있다. CMP와 같은 평탄화 프로세스는 제1 ILD(96)의 상부 표면으로부터 과잉 재료를 제거하기 위해 수행될 수 있다. 소스/드레인 콘택트 개구(106)에 남아 있는 라이너 및 전도성 재료는 하부 소스/드레인 콘택트(112)를 형성한다. 하부 소스/드레인 콘택트(112)는 금속-반도체 합금 영역(110)(존재하는 경우) 또는 에피택셜 소스/드레인 영역(92S)의 전면에 물리적 및 전기적으로 결합된다. 하부 소스/드레인 콘택트(112), 게이트 전극(104), 제1 ILD(96) 및 게이트 스페이서(80)의 상부 표면은 (프로세스 편차 내에서) 동일 평면(coplanar) 상에 있다.
도 16a 내지 16c에서, 트렌치(114)가 제1 ILD(96)를 통해 형성되고, 따라서 에피택셜 소스/드레인 영역(92P) 위의 CESL(94)의 부분이 노출된다. 트렌치(114)는 허용가능한 포토리소그래피 및 제1 ILD(96)에 선택적인 에칭(예를 들어, CESL(94) 재료보다 빠른 속도로 제1 ILD(96) 재료를 에칭) 프로세스 등과 같은, 에칭 기술을 사용하여 제1 ILD(96)에 형성될 수 있다. 예를 들어, 트렌치(114)는 암모니아(NH3) 및 하이드로겐 플루오라이드(HF) 가스를 사용하는 건식 에칭에 의해 제1 ILD(96)를 통해 형성될 수 있다. 일부 실시형태에서, 트렌치(114)는 제1 ILD(96)를 통해 소스/드레인 콘택트 개구(106)를 초기에 형성하는데 사용되는 것과 유사한 에칭 프로세스 파라미터를 사용하여 제1 ILD(96)에 형성될 수 있다.
트렌치(114)를 형성하기 위한 프로세스 동안, 트렌치(114)의 패턴을 갖는 마스크(116)가 제1 ILD(96) 위에 형성된다. 마스크(116)는 제1 ILD(96)를 통해 트렌치(114)를 에칭하기 위해 사용되는 에칭 프로세스 동안 에칭 마스크로 사용된다. 마스크(116)는, 도 14a 내지 14c와 관련하여 논의된 마스크(108)와 유사한 재료를 사용하여 유사한 방식으로 형성될 수 있다. 도 16c에 도시된 바와 같이, 트렌치(114)는 다수의(multiple) 인접한 에피택셜 소스/드레인 영역(92P)을 가로질러 연장된다. 다시 말하면, 트렌치(114)는 다수의 핀(54)에 걸쳐 (또는 도 9c에 도시된 바와 같이, 동일한 나노-FET의 인접한 에피택셜 소스/드레인 영역(92)이 병합된 경우, 다수의 핀(54) 그룹에 걸쳐) 연장된다.
도 17a 내지 17c에서, 마스크(116)가 제거된다. 마스크(116)가 포토레지스트를 포함할 때, 포토레지스트는 예를 들어 허용가능한 애싱(ashing) 프로세스에 의해 제거될 수 있다. 마스크(116)가 다른 층(예를 들어, BARC 층, 하드마스크, 스페이서 등)을 포함할 때, 허용가능한 에칭 프로세스가 층을 제거하는데 사용될 수 있다.
그 다음, 전도성 라인(118)이 트렌치(114)에 형성된다. 확산 배리어 층, 접착 층 등과 같은 라이너 및 전도성 재료가 트렌치(114)에 형성된다. 라이너는 티타늄, 티타늄 나이트라이드, 탄탈륨, 탄탈륨 나이트라이드 등을 포함한다. 라이너는 원자 층 퇴적(ALD), 화학 기상 퇴적(CVD), 물리 기상 퇴적(PVD) 등과 같은 등각 퇴적 프로세스에 의해 퇴적될 수 있다. 일부 실시형태에서, 라이너는 접착 층을 포함할 수 있고 접착 층의 적어도 일부는 확산 배리어 층을 형성하도록 처리될 수 있다. 전도성 재료는 텅스텐, 코발트, 루테늄, 알루미늄, 니켈, 구리, 구리 합금,은, 금 등일 수 있다. 전도성 재료는 ALD, CVD, PVD 등에 의해 퇴적될 수 있다. CMP와 같은 평탄화 프로세스가 제1 ILD(96)의 상부 표면으로부터 과잉 재료를 제거하기 위해 수행될 수 있다. 트렌치(114)에 남아 있는 라이너 및 전도성 재료는 전도성 라인(conductive lines)(118)을 형성한다. 전도성 라인(118), 하부 소스/드레인 콘택트(112), 게이트 전극(104), 제1 ILD(96) 및 게이트 스페이서(80)의 상부 표면들은 동일 평면(프로세스 편차 내에서) 상에 있다.
트렌치(114)에는 금속-반도체 합금 영역이 형성되지 않으며, 전도성 라인(118)은 CESL(94)에 의해 에피택셜 소스/드레인 영역(92P)으로부터 물리적 및 전기적으로 절연된다. 위에서 언급한 바와 같이, 에피택셜 소스/드레인 영역(92P)의 전면에 대한 접촉은 바람직하지 않다. 따라서 에피택셜 소스/드레인 영역(92P) 위의 제1 ILD(96)의 부분은 다른 목적으로 사용될 수 있다. 특히, 전도성 라인(118)은 에피택셜 소스/드레인 영역(92P) 위의 제1 ILD(96)의 부분에 형성되는 반면, 에피택셜 소스/드레인 영역(92P)의 전면은 유전체 재료(예: CESL(94))에 의해 완전히 덮여진 채 유지되고, 유전체 재료는 전도성 라인(118)과 에피택셜 소스/드레인 영역(92P)의 전면 사이에 배치된다. 아래에서 더 상세히 논의되는 바와 같이, 전도성 라인(118)은 추가 라우팅을 위해 사용될 수 있다. 예를 들어, 전도성 라인(118)은 위에 있는 인터커넥트 구조로부터 신호를 라우팅하는데 사용될 수 있다(아래에서 더 자세히 논의됨).
전도성 라인(118)은 다수의 인접한 에피택셜 소스/드레인 영역(92P)을 가로질러 연장되고, STI 영역(60) 위에(예를 들어, 에피택셜 소스/드레인 영역들(92P) 사이 및 이들에 인접하여) 부분들을 갖는다. STI 영역(60) 위의 전도성 라인(118) 부분은 에피택셜 소스/드레인 영역(92P) 위의 전도성 라인(118)의 부분보다 더 큰 높이를 갖는다. 예를 들어, 에피택셜 소스/드레인 영역(92P) 위의 전도성 라인(118)의 부분은 약 5 nm 내지 약 30 nm 범위의 높이(H1)를 가질 수 있고, STI 영역(60) 위의 전도성 라인(118)의 부분은 약 50 nm 내지 약 100 nm 범위의 높이(H2)를 가질 수 있다. 하부 소스/드레인 콘택트(112)는 CESL(94)을 관통하여 형성되지만 전도성 라인(118)은 그렇지 않기 때문에, 하부 소스/드레인 콘택트(112)는 따라서 에피택셜 소스/드레인 영역(92P) 위의 전도성 라인(118) 부분보다 더 큰 높이를 갖는다. 예를 들어, 하부 소스/드레인 콘택트(112)는 약 10 nm 내지 약 40 nm 범위의 높이(H3)를 가질 수 있다. 높이(H3)는 높이(H1)보다 크고 높이(H2)보다 작다.
도 18은 더 많은 게이트 구조(100)가 도시되고 설명의 명확성을 위해 일부 피쳐가 생략된 것을 제외하고는, 도 17a 내지 17c의 반도체 디바이스와 유사한 프로세싱 단계에서의 반도체 디바이스의 단순화된 도면이다. 도시된 바와 같이, 하부 소스/드레인 콘택트(112)는 각각의 핀(54) 위에 배치된다. 전도성 라인(118)은 다수의 핀(54)(또는 도 9c에 의해 도시된 바와 같이, 동일한 나노-FET의 인접한 에피택셜 소스/드레인 영역(92)이 병합된 경우, 다수의 핀(54) 그룹)을 가로 질러 연장된다. 각각의 전도성 라인(118)은 n-타입 영역(50N) 만 통해, p-타입 영역(50P) 만 통해, 또는 n-타입 영역(50N)과 p-타입 영역(50P) 모두를 통해 연장될 수 있다. 전도성 라인(118)은 게이트 구조(100)의 길이 방향(longitudinal) 축에 평행한 방향으로 하부 소스/드레인 콘택트(112)보다 더 긴 길이를 갖는다. 예를 들어, 하부 소스/드레인 콘택트(112)는 약 15 nm 내지 약 50 nm 범위 내의 길이(L1)을 가질 수 있고, 전도성 라인(118)은 약 50 nm 내지 약 150 nm 범위의 길이(L2)를 가질 수 있다. 일부 실시형태에서, 전도성 라인(118) 및 하부 소스/드레인 콘택트(112)는 핀(54)의 길이 방향 축에 평행한 방향으로 동일한 폭을 갖는다. 예를 들어, 하부 소스/드레인 콘택트(112) 및 전도성 라인(118)은 각각 약 10 nm 내지 약 30 nm 범위 내의 폭(W1)을 가질 수 있다.
도 19a 내지 19d에서, 제2 ILD(122)가 제1 ILD(96), 게이트 전극(104), 하부 소스/드레인 콘택트(112) 및 전도성 라인(118) 위에 퇴적된다. 제2 ILD(122)는 제1 ILD(96)의 후보 물질과 동일한 그룹에서 선택되는 재료로 형성될 수 있고, 제1 ILD(96)를 퇴적하기 위한 후보 방법과 동일한 그룹에서 선택된 방법을 사용하여 퇴적될 수 있다. 상기 제1 ILD(96) 및 제2 ILD(122)는 동일한 재료로 형성되거나 다른 재료를 포함할 수 있다. 형성 후, 제2 ILD(122)는 CMP 등에 의해 평탄화될 수 있다. 일부 실시형태에서, 에칭 정지 층이 제1 ILD(96)와 제2 ILD(122) 사이에 형성된다. 에칭 정지 층은 제2 ILD(122)의 재료와 상이한 에칭 속도를 갖는, 실리콘 나이트라이드, 실리콘 옥사이드, 실리콘 옥시나이트라이드 등과 같은 유전체 재료를 포함할 수 있다.
그 다음 게이트 콘택트(124), 상부 소스/드레인 콘택트(126) 및 라인 콘택트(128)가 제2 ILD(122)를 통해 연장하여 형성된다. 콘택트 개구는 제2 ILD(122)를 통해 형성된다. 콘택트 개구는 허용가능한 포토리소그래피 및 에칭 기술을 사용하여 형성될 수 있다. 그 다음 확산 배리어 층, 접착 층 등과 같은 라이너 및 전도성 재료가 콘택트 개구에 형성된다. 라이너는 티타늄, 티타늄 나이트라이드, 탄탈륨, 탄탈륨 나이트라이드 등을 포함할 수 있다. 라이너는 원자 층 퇴적(ALD), 화학 기상 퇴적(CVD), 물리 기상 퇴적(PVD) 등과 같은 등각 퇴적 프로세스에 의해 퇴적될 수 있다. 일부 실시형태에서, 라이너는 접착 층을 포함할 수 있고 접착 층의 적어도 일부는 확산 배리어 층을 형성하도록 처리될 수 있다. 전도성 물질은 텅스텐, 코발트, 루테늄, 알루미늄, 니켈, 구리, 구리 합금, 은, 금 등일 수 있다. 전도성 재료는 ALD, CVD, PVD 등에 의해 퇴적될 수 있다. CMP와 같은 평탄화 프로세스가 제2 ILD(122)의 상부 표면으로부터 과잉 물질을 제거하기 위해 수행될 수 있다. 콘택트 개구에 남아 있는 라이너 및 전도성 재료는 게이트 콘택트(124), 상부 소스/드레인 콘택트(126) 및 라인 콘택트(128)를 형성한다. 게이트 콘택트(124)는 게이트 전극(104)에 물리적 및 전기적으로 연결된다. 상부 소스/드레인 콘택트(126)는 하부 소스/드레인 콘택트(112)에 물리적 및 전기적으로 연결된다. 라인 콘택트(128)는 전도성 라인(118)에 물리적 및 전기적으로 연결된다.
아래에서 더 상세히 논의되는 바와 같이, 제1 인터커넥트(interconnect) 구조(예를 들어, 전면 인터커넥트 구조)가 기판(50) 위에 형성될 것이다. 그 다음 기판(50)의 일부 또는 전부가 제거되고 제2 인터커넥트 구조(예를 들어, 후면 인터커넥트 구조)로 대체될 것이다. 따라서, 능동 디바이스의 디바이스 층(130)은 전면 인터커넥트 구조와 후면 인터커넥트 구조 사이에 형성된다. 전면 및 후면 인터커넥트 구조는 각각 디바이스 층(130)의 나노-FET에 전기적으로 연결된 전도성 피쳐를 포함한다. 전면 인터커넥트 구조의 전도성 피쳐(예를 들어, 금속화 패턴, 전도성 피쳐는 또한 인터커넥트라고도 지칭됨)는, 논리 회로, 메모리 회로, 이미지 센서 회로 등과 같은 기능 회로를 형성하기 위해, 에피택셜 소스/드레인 영역(92S) 및 게이트 전극(104)의 전면에 전기적으로 연결될 것이다. 후면 인터커넥트 구조의 전도성 피쳐(예를 들어, 파워 레일)는, 레퍼런스 전압, 공급 전압 등을 기능 회로에 제공하기 위해, 에피택셜 소스/드레인 영역(92P)의 후면에 전기적으로 연결될 것이다. 디바이스 층(130)이 나노-FET을 갖는 것으로 설명되었지만, 다른 실시형태는 상이한 유형의 트랜지스터(예를 들어, 평면 FET, FinFET, TFT 등)를 갖는 디바이스 층(130)을 포함할 수 있다.
도 20 내지 27d는 일부 실시형태에 따른 반도체 디바이스의 제조에서 추가 중간 단계의 다양한 도면이다. 특히, 나노-FET를 위한 전면 및 후면 인터커넥트 구조의 제조가 도시된다. 도 20, 21, 22, 23, 24, 25, 26 및 27a는 도 1의 레퍼런스 단면 A-A를 따라 도시된 단면도이다. 도 27b는 도 1에서의 레퍼런스 단면 B-B를 따라 도시된 단면도이다. 도 27c는 2개의 핀이 도시된 것을 제외하고, 도 1에서의 레퍼런스 단면 C-C를 따라 도시된 단면도이다. 도 27d는 2개의 핀이 도시된 것을 제외하고, 도 1의 레퍼런스 단면 D-D를 따라 도시된 단면도이다.
도 20에서, 인터커넥트 구조(140)는 디바이스 층(130), 예를 들어, 제2 ILD(122) 상에 형성된다. 인터커넥트 구조(140)는 또한 기판(50)/디바이스 층(130)의 전면에 형성되기 때문에(예를 들어, 디바이스 층(130)이 형성되는 기판(50)의 측면(side)) 전면 인터커넥트 구조로 지칭될 수도 있다.
인터커넥트 구조(140)는 하나 이상의 적층된 유전체 층(144)에 형성된 하나 이상의 전도성 피쳐(142)의 층을 포함할 수 있다. 각각의 유전체 층(144)은 저 유전상수(low-k) 유전체 재료, 극저 유전상수(extra low-k)(ELK) 유전체 재료 등과 같은 유전체 재료를 포함할 수 있다. 유전체 층(144)은 CVD, ALD, PVD, PECVD 등과 같은 적절한 프로세스를 사용하여 퇴적될 수 있다.
전도성 피쳐(142)는 전도성 라인 및 전도성 라인의 층을 상호 연결하는 전도성 비아를 포함할 수 있다. 전도성 비아는 전도성 라인의 층들 간에 수직 연결을 제공하기 위해 유전체 층들(144)의 각각을 통해 연장될 수 있다. 전도성 피쳐(142)는 임의의 허용가능한 프로세스를 통해 형성될 수 있다. 예를 들어, 전도성 피쳐(142)는 단일 다마신(single damascene) 프로세스, 이중 다마신(dual damascene) 프로세스 등과 같은 다마신 프로세스를 통해 형성될 수 있다. 다마신 프로세스에서, 각각의 유전체 층(144)은 포토리소그래피 및 에칭 기술의 조합을 이용하여 패터닝되어 전도성 피쳐(142)의 원하는 패턴에 대응하는 트렌치를 형성한다. 선택적인 확산 배리어 및/또는 선택적인 접착 층이 퇴적될 수 있고 그 다음 트렌치가 전도성 재료로 채워질 수 있다. 배리어 층에 적합한 재료는 티타늄, 티타늄 나이트라이드, 티타늄 옥사이드, 탄탈륨, 탄탈륨 나이트라이드, 탄탈륨 옥사이드 또는 기타 대체물을 포함하고, 전도성 재료에 적합한 재료는 구리, 은, 금, 텅스텐, 알루미늄, 이들의 조합 등을 포함한다. 일 실시형태에서, 전도성 피쳐(142)는 구리 또는 구리 합금의 시드(seed) 층을 퇴적하고 전기 도금에 의해 트렌치를 채움으로써 형성될 수 있다. 화학적 기계적 평탄화(CMP) 프로세스 등이 각각의 유전체 층(144)의 표면으로부터 과잉 전도성 재료를 제거하고 후속 프로세스를 위해 표면을 평탄화하기 위해 사용될 수 있다.
도시된 실시예에서, 5개 층의 전도성 피쳐(142) 및 유전체 층(144)이 예시된다. 그러나, 인터커넥트 구조(140)는 임의의 수의 유전체 층에 배치된 임의의 수의 전도성 피쳐를 포함할 수 있다는 것을 이해해야 한다. 인터커넥트 구조(140)의 전도성 피쳐(142)는 기능 회로를 형성하기 위해 게이트 콘택트(124), 상부 소스/드레인 콘택트(126) 및 라인 콘택트(128)에 전기적으로 연결된다. 즉, 전도성 피쳐(142)는 전도성 라인(118), 에피택셜 소스/드레인 영역(92) 및 게이트 전극(104)을 상호 연결한다. 일부 실시형태에서, 인터커넥트 구조(140)에 의해 형성된 기능 회로는 논리 회로, 메모리 회로, 이미지 센서회로 등을 포함할 수 있다. 제2 ILD(122), 게이트 콘택트(124), 상부 소스/드레인 콘택트(126) 및 라인 콘택트(128)는 또한 인터커넥트 구조(140)의 제1 레벨의 전도성 피쳐의 부분과 같이 인터커넥트 구조(140)의 부분으로 고려될 수 있다.
전술한 바와 같이, 전도성 라인(118)은 추가 라우팅을 위해 사용될 수 있다. 따라서, 각각의 전도성 라인(118)은 다수의 라인 콘택트(128)에 결합되어 하나의 전도성 라인(118)이 인터커넥트 구조(140)의 다수의 전도성 피쳐(142)에 연결된다. 전도성 라인(118)은 인터커넥트 구조(140)에 대해 추가적인 인터커넥트로서 작용할 수 있다. 예를 들어, 제1의 전도성 피쳐(142)에 의해 신호 캐리어가 전도성 라인(118)으로 라우팅(routed down to)된 다음 다시 제2의 전도성 피쳐(142)로 라우팅(routed back up to)될 수 있다. 따라서 신호 라우팅의 유연성이 증가될 수 있다.
도 21에서, 캐리어 기판(146)이 본딩 층(148)(예를 들어, 본딩 층(148A, 148B)을 포함함)에 의해 인터커넥트 구조(140)의 상부 표면에 접합된다. 캐리어 기판(146)은 유리 캐리어 기판, 세라믹 캐리어 기판, 반도체 기판(예를 들어, 실리콘 기판), 웨이퍼(예를 들어, 실리콘 웨이퍼) 등일 수 있다. 캐리어 기판(146)은 후속 처리 단계 동안 및 완성된 디바이스에서 구조적 지지를 제공할 수 있다. 캐리어 기판(146)은 임의의 능동 또는 수동 디바이스가 실질적으로 없다.
다양한 실시형태에서, 캐리어 기판(146)은 유전체-대-유전체(dielectric-to-dielectric) 본딩 등과 같은 적절한 기술을 사용하여 인터커넥트 구조(140)에 본딩될 수 있다. 유전체-대-유전체 본딩은 각각 인터커넥트 구조(140) 및 캐리어 기판(146) 상에 본딩 층(148A, 148B)을 퇴적하는 것을 포함할 수 있다. 일부 실시형태에서, 본딩 층(148A)은 CVD, ALD, PVD 등에 의해 퇴적되는 실리콘 옥사이드(예를 들어, 고밀도 플라즈마(high density plasma)(HDP) 옥사이드 등)을 포함한다. 본딩 층(148B)은 마찬가지로, 예를 들어, CVD, ALD, PVD, 열 산화 등을 사용하여 결합 전에 형성되는 옥사이드 층일 수 있다. 본딩 층(148A, 148B)에 대해 다른 적절한 재료도 사용될 수 있다.
유전체-대-유전체(dielectric-to-dielectric) 본딩 프로세스는 하나 이상의 본딩 층(148)에 표면 처리를 적용하는 것을 더 포함할 수 있다. 표면 처리는 플라즈마 처리를 포함할 수 있다. 플라즈마 처리는 진공 환경에서 수행될 수 있다. 플라즈마 처리 후, 표면 처리는 하나 이상의 본딩 층(148)에 적용될 수 있는 클리닝 프로세스(예를 들어, 탈 이온수로 헹굼 등)를 추가로 포함할 수 있다. 그 다음 캐리어 기판(146)은 인터커넥트 구조(140)와 정렬되고, 그 둘은 캐리어 기판(146)의 인터커넥트 구조(140)에 대한 프리-본딩(pre-bonding)을 시작하기 위해 서로 압착된다. 프리-본딩은 실온(예를 들어, 약 20 ℃ 내지 약 25 ℃)에서 수행될 수 있다. 프리-본딩 후, 예를 들면 인터커넥트 구조(140) 및 캐리어 기판(146)을 약 170 ℃의 온도로 가열함으로써, 어닐링 프로세스가 적용될 수 있다.
도 22에서, 중간 구조는 기판(50)의 후면이 위쪽을 향하도록 뒤집혀 있다. 기판(50)의 후면은 디바이스 층(130)이 형성된 기판(50)의 전면과 반대되는 측면을 의미한다. 그 다음, 기판(50)은 기판(50)의 후면 부분을 제거하기 위해(또는 적어도 그 두께를 감소시키기 위해) 박형화된다(thinned). 박형화 프로세스는 평탄화 프로세스(예를 들어, 기계적 연마, 화학적 기계적 연마(CMP) 등), 에치 백(etch back) 프로세스, 이들의 조합 등을 포함할 수 있다. 박형화 프로세스는 디바이스 층(130)의 후면에서 STI 영역(60) 및 핀(54)의 표면을 노출시킨다.
그 다음, 유전체 층(152)이 핀(54) 및 STI 영역(60) 위와 같이, 디바이스 층(130)의 후면 상에 퇴적된다. 유전체 층(152)은 디바이스 층(130) 상에 형성된 인터커넥트 구조의 부분이다. 유전체 층(152)은 핀(54)의 나머지 부분 및 STI 영역(60)의 표면과 물리적으로 접촉할 수 있다. 유전체 층(152)은 제1 ILD(96)의 후보 물질의 동일한 그룹에서 선택된 물질로 형성될 수 있으며, 제1 ILD(96)를 퇴적하기 위한 동일한 후보 방법 그룹으로부터 선택된 방법을 사용하여 퇴적될 수 있다. 제1 ILD(96) 및 유전체 층(152)은 동일한 재료로 형성될 수 있거나 상이한 재료를 포함할 수 있다.
도 23에서, 파워 레일 콘택트 개구(154)가 유전체 층(152) 및 핀(54)을 통해 형성된다. 파워 레일 콘택트 개구(154)는, 마스크(134)를 에칭 마스크로 사용하여 유전체 층(152)에 대해 선택적인 에칭 프로세스(예를 들어, 핀(54)의 재료보다 빠른 속도로 유전체 층(152)의 재료를 에칭)등과 같은, 허용가능한 포토리소그래피 및 에칭 기술을 사용하여 유전체 층(152)에 형성될 수 있다. 예를 들어, 파워 레일 콘택트 개구(154)는 암모니아(NH3) 및 하이드로겐 플루오라이드(HF) 가스를 사용하는 건식 식각에 의해 유전체 층(152)을 통해 초기에 형성될 수 있다. 그 다음 파워 레일 콘택트 개구(154)는, 핀(54)에 대해 선택적인 에칭 프로세스(예를 들어, 애피텍셜 소스/드레인 영역(92P)의 재료보다 빠른 속도로 핀(54)의 재료를 에칭) 등과 같은, 허용 가능한 포토 리소그래피 및 에칭 기술을 사용하여 핀(54)를 통해 연장된다. 예를 들어, 파워 레일 콘택트 개구(154)는 하이드로겐 플루오라이드(HF) 가스와 같은 불소계 가스를 사용하는 건식 에칭에 의해 핀(54)을 통해 연장될 수 있다.
도 24에서, 금속-반도체 합금 영역(156)이 파워 레일 콘택트 개구(154)에 의해 노출된 에피택셜 소스/드레인 영역(92P)의 부분과 같은, 파워 레일 콘택트 개구(154)에 선택적으로 형성된다. 금속-반도체 합금 영역(156)은 메탈 실리사이드(예: 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드 등)로 형성된 실리사이드 영역, 메탈 저마나이드(예: 티타늄 저마나이드, 코발트 저마나이드, 니켈 저마나이드 등)로 형성된 저마나이드 영역, 메탈 실리사이드 및 메탈 저마나이드로 형성된 실리콘-저마나이드 영역일 수 있다. 금속-반도체 합금 영역(156)은 파워 레일 콘택트 개구(154)에 금속을 퇴적한 다음 열 어닐링 프로세스를 수행함으로써 형성될 수 있다. 금속은 니켈, 코발트, 티타늄, 탄탈륨, 플래티넘, 텅스텐, 기타 귀금속, 기타 내화 금속, 희토류 금속 또는 그 합금와 같이, 저 저항(low-resistance) 금속-반도체 합금을 형성하기 위해 에피택셜 소스/드레인 영역(92P)의 반도체 물질(예: 실리콘, 실리콘 게르마늄, 게르마늄 등)과 반응할 수 있는 임의의 금속일 수 있다. 금속은 ALD, CVD, PVD 등과 같은 퇴적 프로세스에 의해 퇴적될 수 있다. 일 실시형태에서, 금속-반도체 합금 영역(156)은 티타늄-실리콘으로 형성된 실리사이드 영역이다. 열 어닐링 프로세스 후, 습식 세정과 같은 클리닝 프로세스을 수행하여 유전체 층(152) 및 STI 영역(60)의 상부 표면 등, 파워 레일 콘택트 개구(154)로부터 임의의 잔류 금속을 제거할 수 있다.
그 다음, 파워 레일 콘택트(158)가 파워 레일 콘택트 개구(154)에 형성된다. 확산 배리어 층, 접착 층 등과 같은 라이너(liner) 및 전도성 재료가 파워 레일 콘택트 개구(154)에 형성된다. 라이너는 티타늄, 티타늄 나이트라이드, 탄탈륨, 탄탈륨 나이트라이드 등을 포함할 수 있다. 라이너는 원자층 퇴적(ALD), 화학 기상 퇴적(CVD), 물리 기상 퇴적(PVD) 등과 같은 등각(conformal) 퇴적 프로세스에 의해 퇴적될 수 있다. 일부 실시형태에서, 라이너는 접착 층을 포함할 수 있고 접착 층의 적어도 일부는 확산 배리어 층을 형성하도록 처리될 수 있다. 전도성 재료는 텅스텐, 코발트, 루테늄, 알루미늄, 니켈, 구리, 구리 합금, 은, 금 등일 수 있다. 전도성 재료는 ALD, CVD, PVD 등에 의해 퇴적될 수 있다. CMP와 같은 평탄화 프로세스가 유전체 층(152) 및 STI 영역(60)의 상부 표면으로부터 과잉 재료를 제거하기 위해 수행될 수 있다. 파워 레일 콘택트 개구(154)에 남아 있는 라이너 및 전도성 재료는 파워 레일 콘택트(158)를 형성한다. 파워 레일 콘택트(158)는 금속-반도체 합금 영역(156)(존재하는 경우) 또는 에피택셜 소스/드레인 영역(92P)의 후면에 물리적 및 전기적으로 결합된다. 파워 레일 콘택트(158), 유전체 층(152) 및 STI 영역(60)의 상부 표면은 동일 평면(프로세스 편차 내에서) 상에 있다.
도 25에서, 전도성 피쳐(160) 및 유전체 층(162)이 유전체 층(152) 및 파워 레일 콘택트(158) 위에 형성된다. 유전체 층(162) 및 전도성 피쳐(160)는 또한 디바이스 층(130) 상에 형성된 인터커넥트 구조의 부분이다. 유전체 층(162)은 제1 ILD(96)의 동일한 후보 물질 그룹에서 선택된 물질로 형성될 수 있고, 제1 ILD(96)를 퇴적하기 위한 동일한 후보 방법 그룹에서 선택된 방법을 사용하여 퇴적될 수 있다. 제1 ILD(96) 및 유전체 층(162)은 동일한 재료로 형성될 수 있거나 상이한 재료를 포함할 수 있다.
전도성 피쳐(160)는 유전체 층(162)에 형성되고 전도성 라인일 수 있다. 전도성 피쳐(160)를 형성하는 것은 포토리소그래피 및 에칭 프로세스의 조합을 사용하여 유전체 층(162)에 리세스를 패터닝하는 것을 포함할 수 있다. 유전체 층(162)의 개구의 패턴은 전도성 피쳐(160)의 패턴에 대응할 수 있다. 그 다음, 전도성 피쳐(160)는 리세스에 전도성 재료를 퇴적함으로써 형성된다. 일부 실시형태에서, 전도성 피쳐(160)는 단일 층 또는 상이한 재료로 형성된 복수의 서브-층을 포함하는 복합 층일 수 있는, 금속 층을 포함한다. 일부 실시형태에서, 전도성 피쳐(160)는 구리, 알루미늄, 코발트, 텅스텐, 티타늄, 탄탈륨, 루테늄 등을 포함한다. 선택적 확산 배리어 및/또는 선택적 접착 층은 리세스를 전도성 재료로 채우기 전에 퇴적될 수 있다. 배리어 층/접착 층에 적합한 재료는 티타늄, 티타늄 나이트라이드, 티타늄 옥사이드, 탄탈륨, 탄탈륨 나이트라이드, 탄탈륨 옥사이드 등을 포함한다. 전도성 피쳐(160)의 재료(들)는 예를 들어 CVD, ALD, PVD, 도금 등을 사용하여 형성될 수 있다. 전도성 재료(160)는 금속-반도체 합금 영역(156)(존재하는 경우) 및 파워 레일 콘택트(158)를 통해 에피택셜 소스/드레인 영역(92P)에 전기적으로 연결된다. 평탄화 프로세스(예: CMP, 그라인딩(grinding), 에치 백(etch back) 등)는 유전체 층(162) 위에 형성된 전도성 피쳐(160)의 과잉 부분을 제거하기 위해 수행될 수 있다.
전도성 피쳐(160)의 일부 또는 전부는 에피택셜 소스/드레인 영역(92P)을 레퍼런스 전압, 공급 전압 등에 전기적으로 연결하는 전도성 라인인, 파워 레일(160P)이다. 파워 레일(160P)을 디바이스 층(130)의 전면이 아닌 디바이스 층(130)의 후면에 배치함으로 인한 이점이 달성될 수 있다. 예를 들어, 나노-FET의 게이트 밀도 및/또는 인터커넥트 구조(140)의 상호접속 밀도가 증가될 수 있다. 또한, 디바이스 층(130)의 후면은 더 넓은 파워 레일을 수용할 수 있어, 저항을 감소시키고 나노-FET 로의 파워 전달 효율을 증가시킬 수 있다. 예를 들어, 전도성 피쳐(60)의 폭은 인터커넥트 구조(140)의 제1 레벨 전도성 라인(예를 들어, 전도성 라인(142A))의 폭의 적어도 두 배일 수 있다.
도 26에서, 인터커넥트 구조(150)의 나머지 부분이 유전체 층(162) 및 전도성 피쳐(160) 위와 같이, 디바이스 층(130)의 후면에 형성된다. 인터커넥트 구조(150)는 또한 디바이스 층(130)의 후면에 형성되기 때문에 후면 인터커넥트 구조로 지칭될 수 있다. 인터커넥트 구조(150)의 나머지 부분은 인터커넥트 구조(140)와 유사할 수 있다. 예를 들어, 인터커넥트 구조(150)는 인터커넥트 구조(140)와 유사한 재료를 포함할 수 있으며 유사한 프로세스를 사용하여 형성될 수 있다. 특히, 인터커넥트 구조(150)는 적층된 유전체 층(166)에 형성된 전도성 피쳐(164)의 적층된 층을 포함할 수 있다. 전도성 피쳐(164)는 라우팅 라인(후속적으로 형성된 콘택트 패드와 외부 커넥터로, 및 이로부터 라우팅하기 위함)을 포함할 수 있다. 전도성 피쳐(164)는 전도성 라인의 적층된 층들 사이에 수직 상호 연결을 제공하기 위해 유전체 층(166)에서 연장되는 전도성 비아를 더 포함할 수 있다. 인터커넥트 구조(150)는 따라서 유전체 층(152, 162, 166) 및 전도성 피쳐(160, 164)를 포함한다. 파워 레일 콘택트(158)는 인터커넥트 구조(150)와 디바이스 층(130) 사이에서 연장된다.
일부 실시형태에서, 인터커넥트 구조(150)의 전도성 피쳐는 저항기, 커패시터, 인덕터 등과 같은 하나 이상의 임베디드 수동 디바이스를 포함하도록 패터닝될 수 있다. 임베디드 수동 디바이스는 디바이스 층(130)의 후면에 회로(예를 들면, 파워 회로)를 제공하기 위해 전도성 피쳐(160, 164)(예를 들어, 파워 레일(160P))와 통합될 수 있다.
도 27a 내지 27d에서, 패시베이션 층(172), UBM(174) 및 외부 커넥터(176)가 인터커넥트 구조(150) 위에 형성된다. 패시베이션 층(172)은 폴리이미드(polyimide), 폴릴벤조옥사졸(polybenzoxazole)(PBO), 벤조시클로부텐(benzocyclobutene)(BCB) 계 폴리머 등과 같은 폴리머를 포함할 수 있다. 선택적으로, 패시베이션 층(172)은 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 카바이드, 실리콘 옥시나이트라이드 등과 같은 무기 유전체 재료를 포함할 수 있다. 패시베이션 층(172)의 재료는, 예를 들면, CVD, PVD, ALD 등에 의해 퇴적될 수 있다.
UBM(174)은 패시베이션 층(172)을 통해 인터커넥트 구조(150)의 전도성 피쳐(164)로 형성되고, 외부 커넥터(176)는 UBM(174) 상에 형성된다. UBM(174)은 도금 프로세스 등에 의해 형성되는 구리, 니켈, 금 등을 포함할 수 있다. 외부 커넥터(176)(예를 들어, 땜납 볼(solder balls))는 UBM(174) 상에 형성된다. 외부 커넥터(176)의 형성은 UBM(174)의 노출된 부분 상에 땜납 볼을 배치한 다음 땜납볼을 리플로잉하는 것(reflowing)을 포함할 수 있다. 대안적인 실시형태에서, 외부 커넥터(176)의 형성은 최상부 전도성 피쳐(164) 위에 땜납 영역을 형성하기 위해 도금(plating) 단계를 수행하고 그 다음 땜납 영역을 리플로 하는 것(reflowing)을 포함한다. 다른 실시형태에서, 외부 커넥터(176)는 마이크로 범프(microbumps)와 같은 실질적으로 수직 측벽을 갖는 금속 커넥터이다. UBM(174) 및 외부 커넥터(176)는 다른 디바이스 다이(die), 재분배 구조(redistribution structures), 인쇄회로기판(PCB), 마더보드 등과 같은 다른 전기 구성요소에 대한 입력/출력 연결을 제공하는데 사용될 수 있다. UBM(174) 및 외부 커넥터(176)는 또한 신호, 레퍼런스 전압, 공급 전압 및/또는 접지 연결을 디바이스 층(130)의 나노-FET에 제공할 수 있는 후면 입력/출력 패드로 지칭될 수 있다.
도 28a 내지 28d는 일부 다른 실시형태에 따른 반도체 디바이스의 다양한 도면이다. 이 실시형태는 전도성 라인(118) 및 라인 콘택트(128)가 생략되어 에피택셜 소스/드레인 영역(92P) 위/아래의 제1 ILD(96)의 부분에 전도성 피쳐가 배치되지 않는다는 것을 제외하면, 도 27a 내지 27d의 실시형태와 유사하다. 전도성 라인(118) 및 라인 콘택트(128)는 추가적인 라우팅이 요구되지 않을 때 생략될 수 있다. 전도성 라인(118) 및 라인 콘택트(128)를 생략하면 나노-FET의 기생 커패시턴스를 더욱 감소시켜 성능을 향상시킬 수 있다.
도 29는 일부 다른 실시형태에 따른 반도체 디바이스의 단면도이다. 이 실시형태는 제2 나노구조(56B)가 트리밍된 것을 제외하고는 도 27a의 실시형태와 유사하다. 트리밍(trimming)은 제2 나노구조(56B)의 두께를 제2 두께(T2)(도 2와 관련하여 위에서 논의됨)에서 제3 두께(T3)로 감소시킨다. 제3 두께(T3)는 약 3 nm 내지 약 8 nm의 범위에 있고, 제3 두께(T3)는 제2 두께(T2)보다 약 40 % 내지 약 70 % 더 작다. 트리밍은 리세스(98)의 형성과 동시에 수행될 수 있거나(도 12a 및 12b와 관련하여 논의됨), 리세스(98)가 형성된 후에 수행될 수 있다. 예를 들어, 제2 나노구조(56B) 및 핀(54)의 노출된 부분은 제2 나노구조(56B) 및 핀(54)의 재료(들)를 제1 나노구조(56A), 내측 스페이서(84) 및 게이트 스페이서(80)의 재료보다 빠른 속도로 선택적으로 에칭하는 허용가능한 에칭 프로세스에 의해 트리밍될 수 있다. 에칭은 등방성일 수 있다. 예를 들어, 핀(54) 및 제2 나노구조(56B)가 실리콘으로 형성되고 제1 나노구조(56A)가 실리콘 게르마늄으로 형성되는 경우, 상기 에칭 프로세스는 희석된 암모늄 하이드록사이드-하이드로겐 퍼옥사이드 혼합물(ammonium hydroxide-hydrogen peroxide mixture)(APM), 설퍼릭 애시드-하이드로겐 퍼옥사이드 혼합물(sulfuric acid-hydrogen peroxide mixture)(SPM) 등을 사용한 습식 에칭일 수 있다.
실시형태는 이점을 얻을 수 있다. 파워 레일(160P)이 에피택셜 소스/드레인 영역(92P)의 후면에 부착되기 때문에, 에피택셜 소스/드레인 영역(92P)의 전면에 대한 콘택트는 바람직하지 않다. 에피택셜 소스/드레인 영역(92P)의 전면에 대한 바람직하지 않은 콘택트의 형성을 피하는 것은 제조된 반도체 디바이스가 절연되고 사용되지 않는 콘택트를 갖지 않도록 돕는다. 따라서 디바이스 층(130)의 나노-FET의 기생 커패시턴스가 감소되어 성능이 향상될 수 있다. 더욱이, 그러한 콘택트의 형성을 피하면 다른 목적을 위해 사용될 수 있는 제1 ILD(96)의 공간을 비워줄 수 있다. 예를 들면, 전도성 라인(118)이 추가적인 인터커넥트 라우팅을 위해 형성되고 사용될 수 있다. 따라서 신호 라우팅의 유연성이 향상될 수 있다.
일 실시형태에서, 디바이스는, 제1 핀; 상기 제1 핀 위의 게이트 구조; 상기 게이트 구조에 인접한 제1 소스/드레인 영역; 상기 제1 소스/드레인 영역 위의 에칭 정지 층; 상기 에칭 정지 층 위의 전도성 라인 - 상기 전도성 라인은 에칭 정지 층에 의해 제1 소스/드레인 영역으로부터 격리되고, 전도성 라인의 상부 표면은 게이트 구조의 상부 표면과 동일 평면에 있음 -; 및 상기 제1 핀을 통해 연장되고 상기 제1 소스/드레인 영역에 연결되는 파워 레일 콘택트를 포함한다.
일부 실시형태에서, 상기 디바이스는, 상기 게이트 구조에 인접한 제2 소스/드레인 영역 - 상기 에칭 정지 층은 상기 제2 소스/드레인 영역 위에 배치됨 -; 및 상기 에칭 정지 층을 통해 연장되는 소스/드레인 콘택트 - 상기 소스/드레인 콘택트는 상기 제2 소스/드레인 영역에 연결되고, 상기 소스/드레인 콘택트의 상부 표면은 상기 전도성 라인의 상부 표면 및 상기 게이트 구조의 상부 표면과 동일 평면 상에 있음 - 를 더 포함한다. 일부 실시형태에서, 상기 디바이스는, 상기 게이트 구조 및 상기 전도성 라인 위의 유전체 층; 및 상기 유전체 층 내의 인터커넥트로서, 상기 전도성 라인, 소스/드레인 콘택트 및 게이트 구조를 상호 연결하는 인터커넥트를 더 포함한다. 상기 디바이스의 일부 실시형태에서, 상기 전도성 라인은 제1 부분 및 제2 부분을 가지며, 상기 제1 부분은 제1 소스/드레인 영역 위에 배치되고, 상기 제2 부분은 제1 소스/드레인 영역에 인접하게 배치된다. 상기 디바이스의 일부 실시형태에서, 상기 전도성 라인의 제1 부분은 제1 높이를 갖고, 상기 전도성 라인의 제2 부분은 제2 높이를 가지며, 상기 소스/드레인 콘택트는 제3 높이를 가지며, 상기 제3 높이는 제1 높이보다 크고, 제2 높이보다 작다. 상기 디바이스의 일부 실시형태에서, 상기 전도성 라인은 제1 길이를 갖고, 상기 소스/드레인 콘택트는 제2 길이를 가지며, 상기 제1 길이는 상기 제2 길이보다 길며, 각각의 제 1길이 및 제2 길이는 상기 게이트 구조의 길이방향(longitudinal) 축에 평행한 방향으로 측정된다. 상기 디바이스의 일부 실시형태에서, 상기 전도성 라인은 제1 폭을 가지고, 상기 소스/드레인 콘택트는 상기 제1 폭을 가지며, 상기 제1 폭은 상기 제1 핀의 길이방향 축에 평행한 방향으로 측정된다. 일부 실시형태에서, 상기 디바이스는, 제2 핀 - 상기 게이트 구조는 상기 제2 핀 위에 있음 -; 및 상기 게이트 구조에 인접하고 상기 제2 핀에 있는 제2 소스/드레인 영역을 포함하고, 상기 에칭 정지 층은 상기 제2 소스/드레인 영역 위에 배치되고, 상기 전도성 라인은 상기 제1 소스/드레인 영역 및 상기 제2 소스/드레인 영역을 가로 질러 연장된다. 일부 실시형태에서, 상기 디바이스는, 상기 제1 핀 위의 나노구조를 추가로 포함하고, 상기 게이트 구조는 상기 나노구조를 둘러싸고 있다.
일 실시형태에서, 디바이스는 파워 레일을 포함하는 후면 인터커넥트 구조; 인터커넥트를 포함하는 전면 인터커넥트 구조; 및 상기 후면 인터커넥트 구조와 상기 전면 인터커넥트 구조 사이의 디바이스 층을 포함하고, 상기 디바이스 층은 제1 에피택셜 소스/드레인 영역; 상기 제1 에피택셜 소스/드레인 영역의 전면에 접촉하는 소스/드레인 콘택트 - 상기 인터커넥트는 상기 소스/드레인 콘택트에 연결됨 -; 제2 에피택셜 소스/드레인 영역; 및 상기 제2 에피택셜 소스/드레인 영역의 후면과 접촉하는 파워 레일 콘택트 - 상기 파워 레일은 상기 파워 레일 콘택트에 연결되고, 상기 제2 에피택셜 소스/드레인 영역의 전면은 유전체 재료에 의해 완전히 덮여짐 - 을 포함하는 트랜지스터를 포함한다.
상기 디바이스의 일부 실시형태에서, 상기 디바이스 층은, 전도성 라인을 더 포함하고, 상기 유전체 재료는 상기 전도성 라인과 상기 제2 에피택셜 소스/드레인 영역의 전면 사이에 배치되고, 상기 전도성 라인의 표면 및 상기 소스/드레인 콘택트의 표면은 동일 평면에 있다. 상기 디바이스의 일부 실시형태에서, 상기 전도성 라인 및 소스/드레인 콘택트는 제1 방향으로 동일한 폭을 갖고, 상기 전도성 라인은 제2 방향으로 소스/드레인 콘택트보다 더 긴 길이를 가지며, 상기 제2 방향은 상기 제1 방향에 수직하다. 상기 디바이스의 일부 실시형태에서, 상기 전면 인터커넥트 구조는, 상기 전도성 라인과 접촉하는 복수의 라인 콘택트를 더 포함하고, 상기 인터커넥트는 상기 라인 콘택트에 연결된다. 상기 디바이스의 일부 실시형태에서, 상기 인터커넥트는 전도성 라인을 포함하고, 상기 파워 레일의 폭은 상기 전도성 라인의 폭보다 크다.
일 실시형태에서, 방법은, 제1 에피택셜 소스/드레인 영역, 제2 에피택셜 소스/드레인 영역, 및 게이트 구조 상에 에칭 정지 층을 퇴적하는 단계 - 상기 제1 에피택셜 소스/드레인 영역 및 상기 제2 에피택셜 소스/드레인 영역은 상기 게이트 구조의 양 측에 배치됨 -; 상기 에칭 정지 층 상에 층간 유전체(ILD)를 퇴적하는 단계; 상기 ILD 및 에칭 정지 층을 통해 제1 개구를 에칭하는 단계 - 상기 제1 개구를 에칭한 후에, 상기 제1 개구는 상기 제1 에피택셜 소스/드레인 영역의 전면을 노출하고, 상기 제2 에피택셜 소스/드레인 영역의 전면은 상기 에칭 정지 층에 의해 덮여진 채 남아 있음 -; 및 상기 제1 개구에 상기 제1 에피택셜 소스/드레인 영역과 접촉하는 소스/드레인 콘택트를 형성하는 단계를 포함한다.
상기 방법의 일부 실시형태에서, 상기 제1 개구를 에칭하는 단계는, 상기 ILD 위에 마스크를 패터닝하는 단계로서, 상기 마스크는 제1 에피택셜 소스/드레인 영역 및 제2 에피택셜 소스/드레인 영역 위에 개구 패턴을 가지는, 단계; 상기 패터닝 후에, 상기 제2 에피택셜 소스/드레인 영역 위의 개구 패턴의 일부를 커버링 하는 단계; 및 상기 커버링 후에, 에칭 마스크로서 상기 마스크를 사용하여 상기 ILD 및 상기 에칭 정지 층을 에칭하는 단계를 포함한다. 상기 방법의 일부 실시형태에서, 상기 제1 개구를 에칭하는 단계는, 상기 ILD 위에 마스크를 패터닝하는 단계로서, 상기 마스크는 상기 제1 에피택셜 소스/드레인 영역 위에 개구 패턴을 가지지만, 상기 제2 에피택셜 소스/드레인 영역 위에는 개구 패턴을 가지지 않는, 단계; 및 상기 패터닝 후, 에칭 마스크로서 상기 마스크를 사용하여 상기 ILD 및 상기 에칭 정지 층을 에칭하는 단계를 포함한다. 일부 실시형태에서, 상기 방법은 상기 ILD를 통해 제2 개구를 에칭하는 단계로서, 상기 제2 개구는 에칭 정지 층을 노출시키는, 단계; 및 상기 제2 개구에 전도성 라인을 형성하는 단계로서, 상기 전도성 라인은 상기 에칭 정지 층과 접촉하는, 단계를 포함한다. 상기 방법의 일부 실시형태에서, 상기 제1 개구를 에칭하는 단계는, 제1 에칭 프로세스 파라미터로 상기 ILD를 에칭하고, 상기 제2 에칭 프로세스 파라미터로 상기 에칭 정지 층을 에칭하는 것을 포함하고, 상기 제2 에칭 프로세스 파라미터는 상기 제1 에칭 프로세스 파라미터와 상이하다. 상기 방법의 일부 실시형태에서, 상기 제2 개구를 에칭하는 단계는, 상기 제1 에칭 프로세스 파라미터로 상기 ILD를 에칭하는 것을 포함하고, 에칭 정지 층을 에칭하는 것을 포함하지 않는다.
이상의 내용은 이 분야의 기술자가 본 발명의 측면을 더 잘 이해할 수 있도록 여러 실시형태의 특징의 개요를 설명한다. 이 분야의 기술자는 본 발명과 동일한 목적을 수행하고/수행하거나 여기에 소개된 실시형태와 동일한 이점을 달성하기 위해, 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 이해하여야 한다. 이 분야의 기술자는 그러한 균등한 구성은 본 발명의 사상 및 범위를 벗어나지 않으며, 본 발명의 사상 및 범위를 벗어나지 않고 다양한 변경, 치환 및 개조가 만들어질 수 있음을 인식해야 한다.
[부기]
1. 디바이스에 있어서,
제1 핀;
상기 제1 핀 위의 게이트 구조;
상기 게이트 구조에 인접한 제1 소스/드레인 영역;
상기 제1 소스/드레인 영역 위의 에칭 정지 층;
상기 에칭 정지 층 위의 전도성 라인 - 상기 전도성 라인은 상기 에칭 정지 층에 의해 제1 소스/드레인 영역으로부터 격리되고, 상기 전도성 라인의 상부 표면은 상기 게이트 구조의 상부 표면과 동일 평면에 있음 -; 및
상기 제1 핀을 통해 연장되고, 상기 제1 소스/드레인 영역에 연결되는 파워 레일 콘택트
를 포함하는 디바이스.
2. 청구항 1에 있어서,
상기 게이트 구조에 인접한 제2 소스/드레인 영역 - 상기 에칭 정지 층은 상기 제2 소스/드레인 영역 위에 배치됨 -; 및
상기 에칭 정지 층을 통해 연장되는 소스/드레인 콘택트
를 더 포함하고, 상기 소스/드레인 콘택트는 상기 제2 소스/드레인 영역에 연결되고, 상기 소스/드레인 콘택트의 상부 표면은 상기 전도성 라인의 상부 표면 및 상기 게이트 구조의 상부 표면과 동일 평면에 있는, 디바이스.
3. 청구항 2에 있어서,
상기 게이트 구조 및 상기 전도성 라인 위의 유전체 층; 및
상기 유전체 층 내의 인터커넥트
를 더 포함하고, 상기 인터커넥트는 상기 전도성 라인, 상기 소스/드레인 콘택트, 및 상기 게이트 구조를 상호 연결하는, 디바이스.
4. 청구항 2에 있어서,
상기 전도성 라인은 상기 제1 소스/드레인 영역 위에 배치되는 제1 부분 및 상기 제1 소스/드레인 영역에 인접하게 배치되는 제2 부분을 가지는, 디바이스.
5. 청구항 4에 있어서,
상기 전도성 라인의 상기 제1 부분은 제1 높이를 가지고, 상기 전도성 라인의 상기 제2 부분은 제2 높이를 가지며, 상기 소스/드레인 콘택트는, 상기 제1 높이보다 크고 상기 제2 높이보다 작은 제3 높이를 가지는, 디바이스.
6. 청구항 2에 있어서,
상기 전도성 라인은 제1 길이를 가지고, 상기 소스/드레인 콘택트는 제2 길이를 가지며, 상기 제1 길이는 상기 제2 길이보다 길고, 상기 제1 길이 및 상기 제2 길이 각각은 상기 게이트 구조의 길이방향(longitudinal) 축에 평행한 방향으로 측정되는, 디바이스.
7. 청구항 2에 있어서,
상기 전도성 라인은 제1 폭을 가지고, 상기 소스/드레인 콘택트는 상기 제1 폭을 가지며, 상기 제1 폭은 상기 제1 핀의 길이방향 축에 평행한 방향으로 측정되는, 디바이스.
8. 청구항 1에 있어서,
제2 핀 - 상기 게이트 구조는 상기 제2 핀 위에 있음 -; 및
상기 게이트 구조에 인접하고 상기 제2 핀에 있는 제2 소스/드레인 영역
을 더 포함하고, 상기 에칭 정지 층은 상기 제2 소스/드레인 영역 위에 배치되고, 상기 전도성 라인은 상기 제1 소스/드레인 영역 및 상기 제2 소스/드레인 영역을 가로 질러 연장되는, 디바이스.
9. 청구항 1에 있어서,
상기 제1 핀 위의 나노구조를 더 포함하고, 상기 게이트 구조는 상기 나노구조를 둘러싸는, 디바이스.
10. 디바이스에 있어서,
파워 레일을 포함하는 후면 인터커넥트 구조;
인터커넥트를 포함하는 전면 인터커넥트 구조; 및
상기 후면 인터커넥트 구조와 상기 전면 인터커넥트 구조 사이의 디바이스 층
을 포함하고, 상기 디바이스 층은 트랜지스터를 포함하며, 상기 트랜지스터는,
제1 에피택셜 소스/드레인 영역;
상기 제1 에피택셜 소스/드레인 영역의 전면과 접촉하는 소스/드레인 콘택트 - 상기 인터커넥트는 상기 소스/드레인 콘택트에 연결됨 -;
제2 에피택셜 소스/드레인 영역; 및
상기 제2 에피택셜 소스/드레인 영역의 후면과 접촉하는 파워 레일 콘택트를 포함하고, 상기 파워 레일은 상기 파워 레일 콘택트에 연결되고, 상기 제2 에피택셜 소스/드레인 영역의 전면은 유전체 재료로 완전히 덮여지는, 디바이스.
11. 청구항 10에 있어서,
상기 디바이스 층은 전도성 라인을 더 포함하고, 상기 유전체 재료는 상기 전도성 라인과 상기 제2 에피택셜 소스/드레인 영역의 전면 사이에 배치되고, 상기 전도성 라인 및 상기 소스/드레인 콘택트의 표면들은 동일 평면 상에 있는, 디바이스.
12. 청구항 11에 있어서,
상기 전도성 라인 및 상기 소스/드레인 콘택트는 제1 방향으로 동일한 폭을 가지며, 상기 전도성 라인은 제2 방향으로 상기 소스/드레인 콘택트보다 더 큰 길이를 가지며, 상기 제2 방향은 상기 제1 방향에 수직인, 디바이스.
13. 청구항 11에 있어서,
상기 전면 인터커넥트 구조는,
상기 전도성 라인과 접촉하는 복수의 라인 콘택트를 더 포함하고, 상기 인터커넥트는 상기 라인 콘택트에 연결되는, 디바이스.
14. 청구항 10에 있어서,
상기 인터커넥트는 전도성 라인을 포함하고, 상기 파워 레일의 폭은 상기 전도성 라인의 폭보다 큰, 디바이스.
15. 방법에 있어서,
제1 에피택셜 소스/드레인 영역, 제2 에피택셜 소스/드레인 영역, 및 게이트 구조 상에 에칭 정지 층을 퇴적하는 단계 - 상기 제1 에피택셜 소스/드레인 영역 및 상기 제2 에피택셜 소스/드레인 영역은 상기 게이트 구조의 양 측에 배치됨 -;
상기 에칭 정지 층 상에 층간 유전체(ILD)를 퇴적하는 단계;
상기 ILD 및 상기 에칭 정지 층을 통해 제1 개구를 에칭하는 단계 - 상기 제1 개구의 에칭 후에, 상기 제1 개구는 상기 제1 에피택셜 소스/드레인 영역의 전면을 노출하고, 상기 제2 에피택셜 소스/드레인 영역의 전면은 상기 에칭 정지 층에 의해 덮여진 채 남아 있음 -; 및
상기 제1 개구에 소스/드레인 콘택트를 형성하는 단계
를 포함하고, 상기 소스/드레인 콘택트는 상기 제1 에피택셜 소스/드레인 영역과 접촉하는, 방법.
16. 청구항 15에 있어서,
상기 제1 개구를 에칭하는 단계는,
상기 ILD 위에 마스크를 패터닝하는 단계로서, 상기 마스크는 상기 제1 에피택셜 소스/드레인 영역 및 상기 제2 에피택셜 소스/드레인 영역 위에 개구 패턴을 가지는, 상기 마스크 패터닝 단계;
상기 패터닝 후에, 상기 제2 에피택셜 소스/드레인 영역 위의 상기 개구 패턴의 일 부분을 커버링하는 단계; 및
상기 커버링 후에, 상기 마스크를 에칭 마스크로 사용하여 상기 ILD 및 상기 에칭 정지 층을 에칭하는 단계
를 포함하는, 방법.
17. 청구항 15에 있어서,
상기 제1 개구를 에칭하는 단계는,
상기 ILD 위에 마스크를 패터닝하는 단계로서, 상기 마스크는 상기 제1 에피택셜 소스/드레인 영역 위에 개구 패턴을 가지지만 상기 제2 에피택셜 소스/드레인 영역 위에는 개구 패턴을 가지지 않는, 상기 마스크 패터닝 단계; 및
상기 패터닝 후에, 상기 마스크를 에칭 마스크로 사용하여 상기 ILD 및 상기 에칭 정지 층을 에칭하는 단계
를 포함하는, 방법.
18. 청구항 15에 있어서,
상기 ILD를 통해 제2 개구를 에칭하는 단계 - 상기 제2 개구는 상기 에칭 정지 층을 노출시킴 -; 및
상기 제2 개구에 전도성 라인을 형성하는 단계 - 상기 전도성 라인은 상기 에칭 정지 층과 접촉함 -
를 더 포함하는, 방법.
19. 청구항 18에 있어서,
상기 제1 개구를 에칭하는 단계는, 상기 ILD를 제1 에칭 프로세스 파라미터로 에칭하는 단계와, 상기 에칭 정지 층을 제2 에칭 프로세스 파라미터로 에칭하는 단계를 포함하고, 상기 제2 에칭 프로세스 파라미터는 상기 제1 에칭 프로세스 파라미터와는 상이한, 방법.
20. 청구항 19에 있어서,
상기 제2 개구를 에칭하는 단계는, 상기 ILD를 상기 제1 에칭 프로세스 파라미터로 에칭하는 단계를 포함하고, 상기 에칭 정지 층을 에칭하는 단계를 포함하지 않는, 방법.

Claims (10)

  1. 디바이스에 있어서,
    제1 핀;
    상기 제1 핀 위의 게이트 구조;
    상기 게이트 구조에 인접한 제1 소스/드레인 영역;
    상기 제1 소스/드레인 영역 위의 에칭 정지 층;
    상기 에칭 정지 층 위의 전도성 라인 - 상기 전도성 라인은 상기 에칭 정지 층에 의해 제1 소스/드레인 영역으로부터 격리되고, 상기 전도성 라인의 상부 표면은 상기 게이트 구조의 상부 표면과 동일 평면에 있음 -; 및
    상기 제1 핀을 통해 연장되고, 상기 제1 소스/드레인 영역에 연결되는 파워 레일 콘택트
    를 포함하는 디바이스.
  2. 청구항 1에 있어서,
    상기 게이트 구조에 인접한 제2 소스/드레인 영역 - 상기 에칭 정지 층은 상기 제2 소스/드레인 영역 위에 배치됨 -; 및
    상기 에칭 정지 층을 통해 연장되는 소스/드레인 콘택트
    를 더 포함하고, 상기 소스/드레인 콘택트는 상기 제2 소스/드레인 영역에 연결되고, 상기 소스/드레인 콘택트의 상부 표면은 상기 전도성 라인의 상부 표면 및 상기 게이트 구조의 상부 표면과 동일 평면에 있는, 디바이스.
  3. 청구항 2에 있어서,
    상기 게이트 구조 및 상기 전도성 라인 위의 유전체 층; 및
    상기 유전체 층 내의 인터커넥트
    를 더 포함하고, 상기 인터커넥트는 상기 전도성 라인, 상기 소스/드레인 콘택트, 및 상기 게이트 구조를 상호 연결하는, 디바이스.
  4. 청구항 2에 있어서,
    상기 전도성 라인은 상기 제1 소스/드레인 영역 위에 배치되는 제1 부분 및 상기 제1 소스/드레인 영역에 인접하게 배치되는 제2 부분을 가지는, 디바이스.
  5. 청구항 2에 있어서,
    상기 전도성 라인은 제1 길이를 가지고, 상기 소스/드레인 콘택트는 제2 길이를 가지며, 상기 제1 길이는 상기 제2 길이보다 길고, 상기 제1 길이 및 상기 제2 길이 각각은 상기 게이트 구조의 길이방향(longitudinal) 축에 평행한 방향으로 측정되는, 디바이스.
  6. 청구항 2에 있어서,
    상기 전도성 라인은 제1 폭을 가지고, 상기 소스/드레인 콘택트는 상기 제1 폭을 가지며, 상기 제1 폭은 상기 제1 핀의 길이방향 축에 평행한 방향으로 측정되는, 디바이스.
  7. 청구항 1에 있어서,
    제2 핀 - 상기 게이트 구조는 상기 제2 핀 위에 있음 -; 및
    상기 게이트 구조에 인접하고 상기 제2 핀에 있는 제2 소스/드레인 영역
    을 더 포함하고, 상기 에칭 정지 층은 상기 제2 소스/드레인 영역 위에 배치되고, 상기 전도성 라인은 상기 제1 소스/드레인 영역 및 상기 제2 소스/드레인 영역을 가로 질러 연장되는, 디바이스.
  8. 청구항 1에 있어서,
    상기 제1 핀 위의 나노구조를 더 포함하고, 상기 게이트 구조는 상기 나노구조를 둘러싸는, 디바이스.
  9. 디바이스에 있어서,
    파워 레일을 포함하는 후면 인터커넥트 구조;
    인터커넥트를 포함하는 전면 인터커넥트 구조; 및
    상기 후면 인터커넥트 구조와 상기 전면 인터커넥트 구조 사이의 디바이스 층
    을 포함하고, 상기 디바이스 층은 트랜지스터 및 전도성 라인을 포함하며, 상기 트랜지스터는,
    제1 에피택셜 소스/드레인 영역;
    상기 제1 에피택셜 소스/드레인 영역의 전면과 접촉하는 소스/드레인 콘택트 - 상기 인터커넥트는 상기 소스/드레인 콘택트에 연결되고, 상기 전도성 라인 및 상기 소스/드레인 콘택트의 표면들은 동일 평면 상에 있음 -;
    제2 에피택셜 소스/드레인 영역; 및
    상기 제2 에피택셜 소스/드레인 영역의 후면과 접촉하는 파워 레일 콘택트를 포함하고, 상기 파워 레일은 상기 파워 레일 콘택트에 연결되고, 상기 제2 에피택셜 소스/드레인 영역의 전면은 유전체 재료로 완전히 덮여지고, 상기 유전체 재료는 상기 전도성 라인과 상기 제2 에피택셜 소스/드레인 영역의 전면 사이에 배치되는, 디바이스.
  10. 방법에 있어서,
    제1 에피택셜 소스/드레인 영역, 제2 에피택셜 소스/드레인 영역, 및 게이트 구조 상에 에칭 정지 층을 퇴적하는 단계 - 상기 제1 에피택셜 소스/드레인 영역 및 상기 제2 에피택셜 소스/드레인 영역은 상기 게이트 구조의 양 측에 배치됨 -;
    상기 에칭 정지 층 상에 층간 유전체(ILD)를 퇴적하는 단계;
    상기 ILD 및 상기 에칭 정지 층을 통해 제1 개구를 에칭하는 단계 - 상기 제1 개구의 에칭 후에, 상기 제1 개구는 상기 제1 에피택셜 소스/드레인 영역의 전면을 노출하고, 상기 제2 에피택셜 소스/드레인 영역의 전면은 상기 에칭 정지 층에 의해 덮여진 채 남아 있음 - ;
    상기 제1 개구에 소스/드레인 콘택트를 형성하는 단계 - 상기 소스/드레인 콘택트는 상기 제1 에피택셜 소스/드레인 영역과 접촉함 - ;
    상기 ILD를 통해 제2 개구를 에칭하는 단계 - 상기 제2 개구는 상기 에칭 정지 층을 노출시킴 -; 및
    상기 제2 개구에 전도성 라인을 형성하는 단계를 포함하고, 상기 전도성 라인은 상기 에칭 정지 층과 접촉하는, 방법.
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