TW202341286A - 半導體裝置及其形成方法 - Google Patents

半導體裝置及其形成方法 Download PDF

Info

Publication number
TW202341286A
TW202341286A TW112104547A TW112104547A TW202341286A TW 202341286 A TW202341286 A TW 202341286A TW 112104547 A TW112104547 A TW 112104547A TW 112104547 A TW112104547 A TW 112104547A TW 202341286 A TW202341286 A TW 202341286A
Authority
TW
Taiwan
Prior art keywords
forming
layer
source
gate
opening
Prior art date
Application number
TW112104547A
Other languages
English (en)
Inventor
范韻如
蘇煥傑
諶俊元
莊正吉
王志豪
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202341286A publication Critical patent/TW202341286A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

本案揭露了一半導體裝置，包括：半導體奈米結構的堆疊；包繞半導體奈米結構的閘極結構；鄰接閘極結構與堆疊的源極／汲極區；源極／汲極區上的接觸件結構、堆疊之下的背側介電層、以及自接觸件結構延伸至背側介電層頂表面的導孔結構。

Description

半導體裝置及其形成方法
本揭露實施例是關於半導體技術，特別是關於一種半導體裝置及其形成方法。
半導體積體電路（integrated circuit, IC）產業經歷了指數性成長。積體電路材料及設計的技術進展已產生數個積體電路世代，且每個世代相較於前一世代具有更小及複雜的電路。積體電路演進期間，功能密度（亦即，單位晶片面積的互連裝置數目）通常會增加而幾何尺寸（亦即，即可使用製程生產的最小元件（或線））卻減少。此微縮化的過程通常會以增加生產效率與降低相關成本而提供助益。然而，此微縮化也會增加積體電路製程與製造的複雜度。
本揭露實施例提供一種半導體裝置，包括：多個半導體奈米結構的堆疊；包繞該些半導體奈米結構的閘極結構；鄰接（abutting）閘極結構與堆疊的源極／汲極區；在源極／汲極區上的接觸件結構；在堆疊之下的背側介電層；以及自接觸件結構延伸至背側介電層的頂表面的導孔結構。
本揭露另一實施例提供一種半導體裝置的形成方法，包括：形成多個奈米結構通道的垂直堆疊於基板之上；形成鄰接該些奈米結構通道的源極／汲極區；形成包繞該些奈米結構通道的閘極結構；形成鄰近於源極／汲極區且與其橫向隔離的導孔結構；形成接觸導孔結構及源極／汲極區的接觸件結構；以及形成接觸導孔結構的背側互連結構（backside interconnect structure）。
本揭露實施例更包括一種半導體裝置的形成方法，包括：形成多個奈米結構通道的垂直堆疊於基板之上；形成鄰接該些奈米結構通道的源極／汲極區；形成包繞該些奈米結構通道的閘極結構；形成將閘極結構的多個部分彼此隔離的閘極隔離結構；形成具有與源極／汲極區及閘極隔離結構接觸的下側的接觸件結構；藉由移除基板以露出閘極隔離結構；在閘極隔離結構中形成露出接觸件結構下側的開口；以及在開口中形成與接觸件結構接觸的導孔結構。
以下揭露提供了許多的實施例或範例，用於實施本揭露之不同元件。各元件和其配置的具體範例描述如下，以簡化本揭露實施例之說明。當然，這些僅僅是範例，並非用以限定。舉例而言，敘述中若提及第一元件形成在第二元件上或之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本揭露實施例可能在各種範例中重複參考數字以及／或字母。如此重複是為了簡明和清晰之目的，而非用以表示所討論的不同實施例及／或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在…之下」、「下方」、「較低的」、「上方」、「上」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
本揭露一般關於一種半導體裝置，且特別是關於一種場效電晶體（field-effect transistor, FET），例如：平面FET（planar FET）、三維鰭片線（fin-line）FET （FinFET）、或奈米結構（nanostructure）裝置。奈米結構裝置的範例包括：環繞式閘極（gate-all-around, GAA）裝置、奈米片FET（nanosheet FET, NSFET）、奈米線FET（nanowire FET, NWFET）、及其類似物。在先進技術節點，隨著積體電路（IC）裝置的微縮，訊號線（signal wire）及電源線／軌（power wire/rail）在基板前側繞線（routing）的挑戰皆增加。當微縮時，互連結構間的空間下降，故增加了電源軌設計的難度。舉例而言，可能為了增加用於訊號線的空間而使電源軌為狹窄，使得阻抗增加而降低了電源效率（power efficiency）。
本文揭露的實施例從IC裝置背側提供了電源，改善了前側訊號線的繞線彈性及允許了線狀電源軌（wired power rail）的形成，故降低了阻抗及增加電源效率。本揭露實施例包括一前側電源導孔（power via, PV），其能夠進行背側電力輸送（backside power delivery）並改善前側訊號線的繞線空間。在一些實施例中，電源導孔（PV）係位於單元邊界（cell boundary）（例如：記憶單元、邏輯單元、或其類似物之間），且設計為將源極／汲極接觸件（或MD）電性連接至背側金屬層，例如：最低的背側金屬層（或BM0）。 其他背側互連部件，例如：導電跡線（conductive trace）及導孔，可堆疊在較高的背側金屬層（例如：BM1, BM2, BM3, BM4）上，以在IC裝置的背側上提供電源線、訊號線、或兩者的繞線。
本文揭露的實施例提供了電源導孔的製造方法。在一些實施例中，透過在形成源極／汲極接觸件之前形成的開口中沉積電源導孔的導電材料，以從前側形成電源導孔。在一些實施例中，係從背側形成所述開口，接著透過沉積導電材料以從背側形成電源導孔。在一些實施例中，係從前側形成第一開口、在第一開口中形成介電插塞（dielectric plug）、透過移除介電插塞而從背側形成第二開口、以及透過在第二開口中沉積導電材料以從背側形成電源導孔。
第1A-1G圖是根據各種實施例，繪示出部分IC裝置10、10A、10B。第1A圖是根據各種實施例，繪示出部分IC裝置10的平面示意圖。第1B-1E圖是部分IC裝置10、10A、10B的立體圖。第1F及1G圖是IC裝置10、10A、10B的邊界區20BR及奈米結構裝置20的剖面側視圖。
在第1A圖中，IC單元100A、100B、100C配置於邊界區100BR之間。IC單元100A透過邊界區100BR與IC單元 100B隔開，且IC單元100B透過邊界區100BR與IC單元100C隔開。奈米結構裝置20位於閘極結構200透過源極／汲極區82而鄰接於任一側的區域。根據文意，源極／汲極區可單獨或統一指源極或汲極。
如第1A圖所示，每一個IC單元100A-100C可包括四個奈米結構裝置20。在一些實施例中， IC單元100A-100C可包括小於四個奈米結構裝置20或多於四個奈米結構裝置20。奈米結構裝置20可包括n型電晶體、p型電晶體、或兩者。IC單元100A-100C可包括其他裝置，例如：積體電容器、積體電阻器、積體電感器、積體二極體、或其類似物。
電源導孔（或導孔結構）150位於IC裝置10中。電源導孔150可將IC裝置10前側的一或多個源極／汲極區82與IC裝置10背側的電源軌250（參見第1F及1G圖）電性連接。例如，源極／汲極區82可與源極／汲極接觸件（或接觸件結構；參見第1B圖）120接觸，源極／汲極接觸件120與電源導孔150接觸，電源導孔150與背側導電部件180接觸，背側導電部件180與電源軌250直接接觸或透過背側導孔240接觸（參見第1F及1G）。可透過隔離區36（參見第1B圖）、第一背側介電層160、及第二背側介電層160A（參見第1F及1G圖），將源極／汲極區82與電源導孔150、背側導電部件180、背側導孔240及電源軌250隔開。在一些實施例中，如第1A圖所示，電源導孔150位於邊界區100BR中，而不位於IC單元100A-100C中。
在一些實施例中，電源導孔150為或包括一或多個 W、Ru、Co、Cu、Mo、或其類似物。電源導孔150可包括黏著層（glue layer），所述黏著層可為TaN、TiN、或其類似物。在一些實施例中，所述省略了所述黏著層，使得電源導孔150的金屬材料直接接觸其周圍的部件，例如：第四隔離層140（參見第1B）圖、源極／汲極接觸件120、第一隔離層122、及第二隔離層124。所述黏著層可沿著電源導孔150的金屬材料的側壁而形成於其上。
電源導孔150的高度（例如：Z-軸方向）的範圍可為約10 nm至約150 nm。在一些實施例中，當源極／汲極接觸件120具有大於約150 nm的高度時，電源導孔150可具有大於約150 nm的高度。當電源導孔150短於約10 nm時，電源導孔150的阻抗可能會過高。
電源導孔150的高度（例如：Y-軸方向）的範圍可為約50 nm至約85 nm。寬度大於約85 nm可能導致單元尺寸（cell dimension）（例如：在X-Y平面）過大。寬度窄於約50 nm可能導致在單元之間的邊界區100BR的漏電流。在一些實施例中，電源導孔150可具有漸縮的（tapered）輪廓，例如：在Y-Z平面。在第 1B及1E圖中，對應用於形成電源導孔150的開口係從IC裝置10前側蝕刻的實施例，電源導孔150在Y-Z平面可具有隨著接近背側導電部件180而逐漸變窄的輪廓。在第1D圖中，對應用於形成電源導孔150的開口係從IC裝置10背側蝕刻的實施例，電源導孔150在Y-Z平面可具有隨著接近背側導電部件180而逐漸變寬的輪廓。在一些實施例中，電源導孔150漸縮角度的範圍可為約80至90度（例如：垂直）。漸縮角度小於約80度可能導致電源導孔150與源極／汲極接觸件120或背側導電部件180之間的接觸面積過小，而增加一定程度的阻抗並導致電路性能劣化或失效。
在一些實施例中，如第1B圖所示，第四隔離層140位於電源導孔150與源極／汲極區82之間且沿著電源導孔150的側壁而位於其上，使得一或多個源極／汲極接觸件120接觸電源導孔150。在一些實施例中，第四隔離層140為或包括一或多個SiC、LaO、AlO、AlON、ZrO、HfO、SiN、Si、ZnO、ZrN、ZrAlO、TiO、TaO、YO、TaCN、ZrSi、SiOCN、SiOC、SiCN、HfSi、LaO、SiO。
如參考第1A圖所描述的，電源導孔150可位於IC單元100A、100B、100C之間的邊界區100BR中。如第1B圖所示， IC單元（例如：IC單元100A）內鄰近的源極／汲極區82之間的間隔W1（例如：在Y-軸方向）的範圍為約10 nm至約50 nm。亦如第1B圖所示，源極／汲極接觸件120與電源導孔150之間的接觸寬度W2（例如：在Y-軸方向）的範圍可為約10 nm至約85 nm。在一些實施例中，源極／汲極接觸件120與電源導孔150的全部上表面接觸（例如：源極／汲極接觸件120完全地位於電源導孔150上）。在一些實施例中，源極／汲極接觸件120與電源導孔150之小於全部上表面的部分上表面接觸（源極／汲極接觸件120部分地位於電源導孔150上）。在垂直方向（例如：在 Z-軸方向），源極／汲極接觸件120與電源導孔150之間的接觸範圍可為約3 nm至約100 nm。 在一些實施例中，第四隔離層140的上表面與電源導孔150側壁的接觸，較電源導孔150上表面的高度低約 0 nm（例如：共平面）至約 99 nm。 在一些實施例中，電源導孔150的長度（例如：在X-軸方向）可等於或大於一個單元節距（pitch）（例如： IC單元100A在X-軸方向的長度）。當電源導孔150與源極／汲極接觸件120之間接觸區的寬度及高度小於上文給定的尺寸，電源導孔150與源極／汲極接觸件120之間的接觸阻抗可能過高，導致電路性能劣化或失效。
第1F圖是根據本揭露的實施例，繪示出製造部分IC裝置10的剖面側視圖，其中IC裝置10包括奈米結構裝置20。在一些實施例中，奈米結構裝置20可為n型FET（NFET）或p型FET（PFET）。如IC裝置10之積體電路裝置，通常包括基於其在IC裝置中的功能而具有不同閾電壓的電晶體。例如，輸入／輸出（input/output, IO）電晶體一般具有最高的閾電壓，因IO電晶體須處理高電流。核心邏輯電晶體通常具有最低的閾電壓，以在低工作功率下達到較高的切換速度。為了特定其他的功能性電晶體，亦可採用介於IO電晶體與核心邏輯電晶體之間的第三閾電壓，例如：靜態隨機存取記憶體（static random access memory, SRAM）電晶體。IC裝置10內的一些電路區塊（circuit block），例如：一或多個IC單元100A-100C，可包括二或多個不同閾電壓的二或多個NFET及／或PFET。
第1F圖之IC裝置10的剖面圖是沿著X-Z平面截取，其中X-方向為水平方向且Z-方向為垂直方向。奈米結構裝置20包括在可選鰭片32（參見第1B圖）之上的奈米結構通道（另可稱作「奈米結構」或「通道」）22A-22D。在一些實施例中，在背側製程期間，移除鰭片32與基板110（參見第2A圖）。
奈米結構通道22A-22D透過源極／汲極區82橫向鄰接，且被閘極結構200覆蓋及環繞。基於在閘極結構200及源極／汲極區82施加的電壓，閘極結構200可控制通過奈米結構通道22A-22D的電流。閾電壓係一電壓（例如：閘極-源極電壓或源極-閘極電壓），低於此電壓只有可忽略的電流通過奈米結構通道22，但高於此電壓時則有顯著的電流（例如：數量級更大的電流）通過奈米結構通道22。電壓為閾電壓或高於閾電壓在奈米結構通道22A-22D中建立了導電通路。可在製造各種電晶體（例如：IO電晶體、核心邏輯電晶體、SRAM電晶體）的期間調整（tuning）閾電壓，例如在閘極結構200的製造期間。
在一些實施例中，鰭片32包括矽。在一些實施例中，奈米結構裝置20為NFET，且其源極／汲極區82包括磷化矽（silicon phosphorous, SiP）。在一些實施例中，奈米結構裝置20為PFET，且其源極／汲極區82包括矽鍺（silicon germanium, SiGe）。在一些實施例中，NFET與PFET包括具有不同摻雜程度之相同材料的源極／汲極區82，以達到NFET或PFET的操作特性。在一些實施例中，源極／汲極區82包括一或多個SiGeB、SiP、SiAs、SiGe、或其他合適之半導體材料。在一些實施例中，源極／汲極區82具有範圍為約0.5 nm至約100 nm的寬度（例如：在Y-軸方向）（參見第1B圖）。在一些實施例中，源極／汲極區82的延伸（extension）H1在源極／汲極區82與第四隔離層140之間的界面高度之上（參見第1B圖），且其範圍為約0.1 nm至約50 nm。在一些實施例中，源極／汲極區82之高度（例如：在Z-軸方向）的範圍為約0.1 nm至約100 nm。源極／汲極區82的高度可從相應的源極／汲極區82與鰭片32之間的界面測量至源極／汲極區82的頂部。
奈米結構通道22A-22D各自包括半導體材料，例如：矽化合物（如：矽鍺）、或其類似物。奈米結構通道22A-22D為奈米結構（例如：具有範圍為數奈米內的尺寸），且亦可各自具有細長形狀（elongated shape）並延伸於X-方向。在一些實施例中，奈米結構通道22A-22D各自具有奈米線（nano-wire, NW）形、奈米片（nano-sheet, NS）形、奈米管（nano-tube, NT）形、或其他合適的奈米級形狀。奈米結構通道22A-22D的剖面輪廓可為矩形、圓角形、方形、圓形、橢圓形、六邊形、或上述之組合。
在一些實施例中，奈米結構通道22A-22D的長度（例如：測量於X-軸方向）可彼此不同，例如由於鰭片蝕刻製程期間的漸縮所致。在一些實施例中，奈米結構通道22A的長度可小於奈米結構通道22B的長度，奈米結構通道22B的長度可小於奈米結構通道22C的長度，且奈米結構通道22C的長度可小於奈米結構通道22D的長度。奈米結構通道22A-22D可不具有均一的厚度，例如由於用於擴展（expand）奈米結構通道22A-22D之間的間隔（例如：測量於Z-方向）之通道修整製程（channel trimming process）以增加閘極結構製造製程窗口（process window）所致。例如，每一個奈米結構通道22A-22D的中間部分可較奈米結構通道22A-22D的兩端薄。此形狀可統稱為「狗骨頭（dog-bone）」形。
在一些實施例中，the spacing between the 奈米結構通道22A-22D之間的間隔（例如：奈米結構通道22B與奈米結構通道22A或奈米結構通道22C之間）範圍可為約8 nm至約12 nm。在一些實施例中，每一個奈米結構通道22A-22D的厚度（例如：測量於Z-方向）範圍為約5 nm至約8 nm。在一些實施例中，每一個奈米結構通道22A-22D的寬度（例如：測量於Y-方向；未繪示於第1F圖；正交於X-Z平面）至少為約8 nm。
閘極結構200各自設置於奈米結構通道22A-22D之間及之上。在一些實施例中，可透過將至少一種特定的摻質驅送（driving）閘極結構200的高k之第一閘極介電層222內以調整閾電壓。在一些實施例中，可透過在高k之第二閘極介電層230與金屬核心層290之間的功函數金屬層中加入一或多層的功函數層（亦可稱作「功函數阻障層」）700來另外或進一步達成閾電壓之調整。
當存在第一界面層（interfacial layer, IL）210時，其可為奈米結構通道22A-22D之材料的氧化物，且設置於奈米結構通道22A-22D露出的區域及鰭片32的頂表面上。第一界面層210促進第一閘極介電層222與奈米結構通道22A-22D的黏著。在一些實施例中，第一界面層210具有約5 埃（Å）至約50埃的厚度。在一些實施例中，第一界面層210具有約10 Å的厚度。第一界面層210具有過薄的厚度可能展現空洞（void）或不充足的黏著特性。第一界面層210太厚會消耗閘極填充窗口，此與上文所討論的閾電壓調整及阻抗有關。
第一閘極介電層222與第二閘極介電層230統稱為「閘極介電結構」或「閘極介電層」600。在一些實施例中，第一及第二閘極介電層222、230包括高k閘極介電材料，其指具有大於矽氧化物之介電常數（k ≈ 3.9）之高介電常數的介電材料 。高k介電材料的範例包括：HfO 2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO 2、Ta 2O 5、LaO x、AlO x、或上述之組合。在一些實施例中，第一閘極介電層222具有約5 Å至約50 Å的厚度，其可類似於或稍微薄於第一界面層210。在一些實施例中，每一個第一閘極介電層222具有約9 Å的厚度。在一些實施例中，第二閘極介電層230具有約5 Å至約50 Å的厚度，且實質上薄於第一閘極介電層222。在一些實施例中，第二閘極介電層230具有約6 Å的厚度，其約為第一閘極介電層222厚度的三分之二。
在一些實施例中，第一閘極介電層222可進一步包括摻質，例如：從La 2O 3、MgO、Y 2O 3、TiO 2、Al 2O 3、Nb 2O 5、或其類似物驅送至高k閘極介電層內的金屬離子或從B 2O 3驅送進入的硼離子，所述摻質為達成閾電壓調整的濃度，而第二閘極介電層230實質上缺乏（devoid）摻質。作為一範例，對於n型電晶體裝置而言，較高濃度的鑭離子相對於較低濃度或缺乏鑭離子會降低閾電壓，p型裝置則反之。在一些實施例中，某些電晶體裝置（例如：IO電晶體）的第一閘極介電層222亦缺乏存在於某些其他電晶體裝置（例如：n型核心邏輯電晶體或p型IO電晶體）中的摻質。例如，n型IO電晶體中期望具有相對高的閾電壓，使得用於所述IO電晶體的高k介電層優選為無鑭離子，因鑭離子會降低閾電壓。第二閘極介電層230實質上缺乏存在於第一閘極介電層222中的摻質。第二閘極介電層230可降低閘極漏電。
閘極結構200包括一或多個功函數金屬層，統一表示為第一功函數金屬層900。在奈米結構裝置20中，在大部分實施例為NFET，第一功函數金屬層900可包括至少一層的n型功函數金屬層、原位蓋層（in-situ capping layer）、及阻氧層（oxygen blocking layer）。在一些實施例中，第一功函數金屬層900包括較所述多或少的膜層。在PFET之奈米結構裝置20中，第一功函數金屬層900與NFET實質上相同，且閘極結構200可進一步包括額外的第二功函數層（阻障層）700，其通常包括一或多個包含金屬氮化物的阻障層，如：TiN、WN、MoN、TaN、或其類似物。一或多個阻障層各自具有範圍為約5 Å至約20 Å的厚度。加入一或多個阻障層提供了額外的閾電壓調整彈性。一般而言，每一個額外的阻障層皆會增加閾電壓。
閘極結構200亦包括金屬核心層290。金屬核心層290可包括導電材料，如：鎢、鈷、釕、銥、鉬、銅、鋁、或上述之組合。在奈米結構通道22A-22D之間，金屬核心層290被一或多個功函數金屬層900周向環繞（circumferentially surrounded） （在剖面圖中），且進一步被閘極結構200中的功函數層（阻障層）700周向環繞，功函數層（阻障層）700接著被閘極介電層600周向環繞（參見第1F圖）。在離鰭片32最遠之位於奈米通道結構22A之上的部分閘極結構200中，金屬核心層290位於功函數金屬層900之上。一或多個功函數金屬層900包繞所述金屬核心層290。閘極介電層600亦包繞一或多個功函數金屬層900，且進一步包繞功函數層（阻障層）700。閘極結構200可包括黏著層形成於一或多個功函數金屬層900與金屬核心層290之間的黏著層以增加黏著性。為了簡化，黏著層未具體繪示於第1F圖中。
參照第1B圖，奈米結構通道22之鄰近堆疊之間的距離D1（例如：在X-軸方向）的範圍可為約0.5 nm至約100 nm。
參照第1F圖，奈米結構裝置20亦可包括設置於第一閘極介電層222側壁上的閘極間隔物41及內間隔物74。內間隔物74亦可設置於奈米結構通道22A-22D之間。閘極間隔物41及內間隔物74可包括介電材料，例如：低k材料（如：SiOCN、SiON、SiN、SiCN、SiO、或SiOC）。
奈米結構裝置20進一步包括形成在源極／汲極區82之上的源極／汲極接觸件120。源極／汲極接觸件120可包括導電材料，如：鎢、鈷、釕、銥、鉬、銅、鋁、TaN、TiN、或上述之組合。源極／汲極接觸件120可被阻障層（未繪示）環繞，例如：SiN或TiN，其協助防止或降低從源極／汲極接觸件120或朝源極／汲極接觸件120的材料擴散。矽化物層118亦可形成在源極／汲極區82與源極／汲極接觸件120之間，如此可降低源極／汲極接觸件的阻抗。矽化物層118可包含金屬矽化物材料，如：在一些實施例中包含矽化鈷，或在一些其他實施例中包含TiSi。源極／汲極接觸件120的高度（例如：在Z-軸方向）範圍可為約3 nm至約150 nm。
奈米結構裝置20進一步包括層間介電質（interlayer dielectric, ILD）130。層間介電質130提供了上文所討論之奈米結構裝置20的各種部件之間的電性隔離，例如：在閘極結構200與源極／汲極接觸件120之間。
在一些實施例中，第一隔離層122設置於層間介電質130與源極／汲極接觸件120之間的層間介電質130的側壁上。第一隔離層122可為或包括下列一或多者：SiC、LaO、AlO、AlON、ZrO、HfO、SiN、Si、ZnO、ZrN、ZrAlO、TiO、TaO、YO、TaCN、ZrSi、SiOCN、SiOC、SiCN、HfSi、LaO、SiO。
在一些實施例中，第二隔離層124設置於層間介電質130與閘極結構200上。第二隔離層124可為或包括下列一或多者：SiC、LaO、AlO、AlON、ZrO、HfO、SiN、Si、ZnO、ZrN、ZrAlO、TiO、TaO、YO、TaCN、ZrSi、SiOCN、SiOC、SiCN、HfSi、LaO、SiO。
在一些實施例中，第三隔離層134設置於第二隔離層124上，且可為或包括下列一或多者：SiC、LaO、AlO、AlON、ZrO、HfO、SiN、Si、ZnO、ZrN、ZrAlO、TiO、TaO、YO、TaCN、ZrSi、SiOCN、SiOC、SiCN、HfSi、LaO、SiO。
源極／汲極接觸件120可延伸穿過第二及第三隔離層124、134。源極／汲極接觸件120與第三隔離層134的上表面可為共平面或實質上共平面。
第14-16圖是根據本揭露的一或多個方面，繪示出從工件（workpiece）形成IC裝置或其一部分的方法1000、2000、3000的流程圖。方法1000、2000、3000僅係範例而非意圖將本揭露限制於方法1000、2000、3000所明示示例的內容。可在方法1000、2000、3000之前、之中、及之後提供額外的步驟，且為了額外的方法實施例，一些所描述的步驟可被取代、刪除、或搬移。為了簡化，並非所有步驟皆在本文中詳細描述。下文將結合根據方法1000、2000、3000的實施例而在不同階段製造工件之局部剖面圖（如第2A、2B、3A、3B、4A-4C、5A-5C、6A-6C、7A-7C、8A-8C、9A-9C、10A-10D、11A-11J、12A-12I、及13A-13G圖），描述方法1000、2000、3000。為了避免疑義，在整個圖式中，X方向皆垂直於Y方向，且Z方向垂直於X方向與Y方向兩者。須注意的是，由於工件可製造成半導體裝置，所述工件可根據上下文需要稱為半導體裝置。
第2A至10C圖是根據一些實施例，繪示出形成包括奈米結構通道22、源極／汲極區82與閘極結構200之奈米FET的各中間階段中的側視圖及剖面圖。第2A、3A、4A、5A、6A、7A、8A、9A、10A圖繪示出側視圖。第2B、3B、4B、5B、6B、7B、8B、9B、及10B圖繪示出第2A、3A、4A途中參考剖面B-B’（閘極截面）的剖面圖，且第4C、5C、6C、7C、8C、9C、及10C圖繪示出第4A途中參考剖面C-C’（通道／鰭片截面）的剖面圖。
在第2A及2B圖中，提供了基板110。基板110可為半導體基板，如：塊體半導體（bulk semiconductor）、或其類似物，且可經摻雜（例如：透過p型或n型摻質（dopant））或未經摻雜。在一些實施例中，基板110的半導體材料可包括：矽；鍺；化合物半導體，其包括：碳化矽（silicon carbide）、砷化鎵（gallium arsenide）、磷化鎵（gallium phosphide）、磷化銦（indium phosphide）、砷化銦（indium arsenide）、及／或銻化銦（indium antimonide）；合金半導體，其包括：矽鍺（silicon germanium）、磷砷化鎵（gallium arsenide phosphide）、砷化鋁銦（aluminum indium arsenide）、砷化鋁鎵（aluminum gallium arsenide）、砷化鎵銦（gallium indium arsenide）、磷化銦鎵（gallium indium phosphide）、及／或磷砷化銦鎵（gallium indium arsenide phosphide）；或上述之組合。可使用其他基板，如：單層（single-layer）、多層（multi-layered）或梯度（gradient）基板。
再者，在第2A及2B圖中，多層堆疊25或「晶格（lattice）」形成在基板110之上，且為第一半導體層21A-21C （統稱為「第一半導體層21」）及第二半導體層23A-23C （統稱為「第二半導體層23」）的交替膜層。在一些實施例中，第一半導體層21可由適合n型奈米FET的第一半導體材料所形成，如：矽、碳化矽、或其類似物，且第二半導體層23可為適合p型奈米FET的第二半導體材料所形成，如：矽鍺、或其類似物。可利用如化學氣相沉積（chemical vapor deposition, CVD）、原子層沉積（atomic layer deposition, ALD）、氣相磊晶（vapor phase epitaxy, VPE）、分子束磊晶（molecular beam epitaxy, MBE）、或其類似方法磊晶成長各個多層堆疊25。
本揭露繪示了各個第一半導體層21及第二半導體層23的三層。在一些實施例中，多層堆疊25可包括一或二或三或四或更多的第一半導體層21及第二半導體層23。例如，如第1A-1E圖所示之IC裝置10、 10A、10B，每一個奈米結構通道22的堆疊包括四個奈米結構通道22。雖然多層堆疊25繪示為包括作為最底層的第二半導體層23C，在一些實施例中，多層堆疊25的最底層可為第一半導體層 21。
由於第一半導體材料與第二半導體材料之間的高蝕刻選擇性（etch selectivity），可移除第二半導體材料的第二半導體層23但不顯著地移除第一半導體材料的第一半導體層21，從而使得第一半導體層21被圖案化以形成奈米FET的通道區。在一些實施例中，第一半導體層21被移除而第二半導體層23被圖案化以形成通道區。高蝕刻選擇性使得第一半導體材料的第一半導體層21被移除但不顯著地移除第二半導體材料的第二半導體層23，從而使得第二半導體層23被圖案化以形成奈米FET的通道區。
在第3A及3B圖中，對應第14-16圖中的步驟1100、2100、3100，在基板110中形成鰭片32並在多層堆疊25中形成奈米結構通道22、24。在一些實施例中，可透過在多層堆疊25及基板110中蝕刻出溝槽（trench），以形成奈米結構通道22、24及鰭片32。所述蝕刻可為任何可接受的蝕刻製程，如：反應離子蝕刻（reactive ion etch, RIE）、中子束蝕刻（neutral beam etch, NBE）、其類似方法、或上述之組合。所述蝕刻可為非等向性的（anisotropic）。第一奈米結構通道22A-22C （下文亦稱為「通道」）係由第一半導體層21所形成，且第二奈米結構通道24A-24C係由第二半導體層23所形成。鄰近鰭片32與奈米結構通道22、24之間的距離D1範圍為約18 nm至約100 nm。
可透過任何合適之方法圖案化鰭片32與奈米結構通道22、24。例如，可利用一或多個包括雙重圖案化（double-patterning）製程或多重圖案化（multi-patterning）製程的微影製程，圖案化鰭片32與奈米結構通道22、24。一般而言，相較於利用單一、直接之微影製程，雙重圖案化或多重圖案化製程結合微影及自對準（self-aligned）製程，所形成之圖案具有例如較小的節距（pitch）。例如在一實施例中，犧牲層形成於基板之上並利用微影製程圖案化。多個間隔物透過利用自對準製程而沿著圖案化的犧牲層形成。接著移除犧牲層，且剩餘的間隔物可接著用來圖案化鰭片32。
第3A及3B圖繪示出具有漸縮側壁的鰭片32，使得每一個鰭片32及／或奈米結構通道22、24的寬度朝基板110的方向持續增加。在此實施例中，每一個奈米結構通道22、24可具有不同的寬度且可為梯形（trapezoidal）。在其他實施例中，所述側壁為實質上垂直（無漸縮），使得鰭片32及奈米結構通道22、24的寬度實質上類似，且每一個奈米結構通道22、24可為矩形。
在第3A及3B圖中，可為淺溝槽隔離（shallow trench isolation, STI）區的隔離區36，鄰近於鰭片32而形成。可透過在基板110、鰭片32、及奈米結構通道22、24之上，以及鄰近的鰭片32奈米結構通道22、24之間沉積絕緣材料以形成隔離區36。 所述絕緣材料可為氧化物（如：氧化矽）、氮化物、其類似物、或上述之組合，且可透過高密度電漿CVD（high-density plasma CVD, HDP-CVD）、流動式CVD（flowable CVD, FCVD）、其類似方法、或上述之組合以形成絕緣材料。在一些實施例中，可先沿著基板110、鰭片32、及奈米結構通道22、24的表面形成襯層（未另外繪示）。隨後，可在襯層之上形成如上文所討論的填充或核心材料。
對絕緣材料進行移除製程，如：化學機械拋光（chemical mechanical polish, CMP）、回蝕刻（etch-back）製程、上述之組合、或其類似方法，以在奈米結構通道22、24之上移除多餘的絕緣材料。完成移除製程後，可露出奈米結構通道22、24的頂表面，並使其與絕緣材料同高。
接著，凹蝕絕緣材料以形成隔離區36。凹蝕後，奈米結構通道22、24及鰭片32的上部分可從相鄰的隔離區36之間突出。隔離區36可具有如所繪示之平坦狀、凸狀、凹狀、或上述之組合的頂表面。在一些實施例中，可透過可接受的蝕刻製程（如：利用稀釋氫氟酸（dilute hydrofluoric acid, dHF）的氧化物移除（oxide removal））凹蝕隔離區36，所述製程對於絕緣材料具有選擇性並留下實質上未變化的鰭片32及奈米結構通道22、24。
第2A至3B圖繪示出形成鰭片32與奈米結構通道22、24的一實施例（例如：後蝕刻（etch last））。在一些實施例中，鰭片32及／或奈米結構通道22、24在介電層中的溝槽（例如：先蝕刻（etch first）中磊晶成長。磊晶結構可包括上文所討論之交替的半導體材料，如：第一半導體材料及第二半導體材料。
再者，在第3A及3B圖中，可在鰭片32、奈米結構通道22、24、及／或隔離區36中形成合適的井（well）（未另外繪示）。利用遮罩，可在基板110的p型區進行n型雜質佈植，且可在基板110的n型區進行p型雜質佈植。範例的n型雜質可包括：磷、砷、銻、或其類似物。範例的p型雜質可包括硼、氟化硼、銦、或其類似物。佈植後，可進行退火以修復佈植的損害並活化p型及／或n型雜質。在一些實施例中，在磊晶成長鰭片32與奈米結構通道22、24期間的原位摻雜（in situ doping）可免除分別佈植，雖然原位摻雜與佈植摻雜可一起使用。
在第4A-4C圖中，犧牲或虛設閘極結構40形成在鰭片32及／或奈米結構通道22、24之上。犧牲或虛設閘極層45形成在鰭片32及／或奈米結構通道22、24之上。虛設閘極層45可由對於隔離區具有高蝕刻選擇性的材料所形成。虛設閘極層45可為導電、半導體、或非導電材料，且可為或包括一或多個非晶矽（amorphous silicon）、多晶矽（polycrystalline silicon, polysilicon）、多晶矽鍺（polycrystalline silicon germanium, poly-SiGe）、金屬氮化物、金屬矽化物、金屬氧化物、及金屬。可透過下列製程沉積虛設閘極層45：物理氣相沉積（physical vapor deposition, PVD）、CVD、濺鍍（sputter deposition）、或其他用於沉積所選材料的技術。遮罩層47形成在虛設閘極層45之上，且可例如包括：氮化矽、氮氧化矽、或其類似物。在一些實施例中，閘極介電層（為了簡化而未繪示）在虛設閘極層45之前形成，且位於虛設閘極層45與鰭片32及／或奈米結構通道22、24之間。
在遮罩層47及虛設閘極層45的側壁之上形成間隔層41。根據一些實施例，間隔層41係由絕緣材料所形成，如：氮化矽、氧化矽、氮碳化矽、氮氧化矽、氮碳氧化矽、或其類似物，且可具有單層結構或包括複數個介電層的多層結構。可透過在遮罩層47及虛設閘極層45之上沉積間隔物材料層（未繪示）以形成間隔層41。根據一些實施例，可利用非等向性蝕刻製程移除虛設閘極結構40之間的部分間隔物材料層。
在第5A-5C圖中，進行一蝕刻製程以蝕刻未被虛設閘極結構40覆蓋的部分突出鰭片32及／或奈米結構通道22、24，因此形成所示的結構。所述凹蝕可為非等向性的，使得在虛設閘極結構40及間隔層41直接下方的部分鰭片32受到保護且不被蝕刻。如所示，根據一些實施例，凹蝕之鰭片32的頂表面可與隔離區36的頂表面共平面。根據一些其他實施例，凹蝕之鰭片32的頂表面可低於隔離區36的頂表面。
第6A-6C及7A-7C繪示出內間隔物74的形成。進行一選擇性蝕刻製程，以凹蝕透過間隔層41中的開口露出之奈米結構通道24的端部，而不實質上攻擊奈米結構通道22。所述選擇性蝕刻製程後，在奈米結構通道24中被移除的端部的位置形成凹槽64。所得的結構如第6A-6C圖所示。
接著，形成內間隔物層以填充藉由之前的選擇性蝕刻製程而在奈米結構通道22中形成的凹槽64。內間隔物層可為合適的介電材料，如：氮碳化矽（SiCN）、氮碳氧化矽（SiOCN）、或其類似物，且可透過合適的沉積方法形成內間隔物層，如：PVD、CVD、ALD、或其類似方法。進行蝕刻製程，如：非等向性蝕刻製程，以移除設置在奈米結構通道24中的凹槽外部之部分內間隔物層。內間隔物層的剩餘部分（例如：設置在奈米結構通道24中的凹槽64內部之部分）形成了內間隔物74。所得之結構如第7A-7C圖所示。
第8A-8C圖繪示出對應第14-16圖步驟1200、2200、3200之源極／汲極區82的形成。在繪示的實施例中，源極／汲極區82係磊晶成長自磊晶材料。在一些實施例中，源極／汲極區82在各自的奈米結構通道22A-22C中施加（exert）應力，從而改善了性能。源極／汲極區82的形成使得虛設閘極結構40設置於各相鄰一對的源極／汲極區82之間。在一些實施例中，間隔層41藉由合適的橫向距離將源極／汲極區82與虛設閘極層45分開，以防止電橋接（electrical bridge）至後續形成之所得裝置中的閘極。
源極／汲極區82可包括任何可接受的材料，例如適合用於n型或p型裝置者。在一些實施例中，對於n型裝置，源極／汲極區82包括在通道區中施加拉應力（tensile strain）的材料，如：矽、SiC、SiCP、SiP、SiAs、或其類似物。根據一些實施例，當p型裝置形成時，源極／汲極區82包括在通道區中施加壓應力（compressive strain）的材料，如：SiGe、SiGeB、Ge、GeSn、或其類似物。源極／汲極區82可具有從各鰭片表面升起的表面，且可具有刻面（facet）。在一些實施例中，相鄰的源極／汲極區82可合併（merge）以形成鄰近於兩個相鄰鰭片32的單一源極／汲極區82。
可將摻質佈植於源極／汲極區82，然後進行退火。 源極／汲極區可具有約10 19cm -3至約10 21cm -3的雜質濃度。用於源極／汲極區82的n型及／或p型雜質可為任何先前所討論的雜質。 在一些實施例中，源極／汲極區82係在成長期間被原位摻雜。接著，可形成為了簡化而未繪示之接觸蝕刻停止層（contact etch stop layer, CESL）及層間介電質（interlayer dielectric, ILD），並覆蓋虛設閘極結構40及源極／汲極區82。
對應第14圖之步驟1500，第9A-9C圖繪示出透過移除奈米結構通道24A-24C、遮罩層47、及虛設閘極層45以釋出（release）鰭式奈米結構通道22A-22C。進行如CMP之平坦化製程，使虛設閘極層45及閘極間隔層41的頂表面同高。所述平坦化製程亦可移除在虛設閘極層45上的遮罩層47（參見第8A圖），以及沿著遮罩層47側壁的部分閘極間隔層41。因此，露出了虛設閘極層45的頂表面。
接著，在蝕刻製程中移除虛設閘極層45而形成凹槽凹槽92。在一些實施例中，透過非等向性蝕刻的乾蝕刻製程移除虛設閘極層45。例如，所述蝕刻製程可包括利用反應氣體的乾蝕刻製程，所述反應氣體選擇性地蝕刻虛設閘極層45但不蝕刻間隔層41。當存在虛設閘極介電質時，其可於虛設閘極層45蝕刻時作為蝕刻停止層。移除虛設閘極層45後，可接著移除虛設閘極介電質。
移除奈米結構通道24以釋出奈米結構通道22。移除奈米結構通道24之後，奈米結構通道22形成水平延伸（例如：平行於基板110的主要上表面）的複數個奈米片。所述奈米片可統一指形成之奈米結構裝置20的奈米結構通道22。
在一些實施例中，可透過利用蝕刻劑的選擇性蝕刻製程移除奈米結構通道24，所述蝕刻劑對於奈米結構通道24的材料具有選擇性，使得奈米結構通道24被移除但卻不實質上攻擊到奈米結構通道22。在一些實施例中，所述蝕刻製程為利用蝕刻氣體及可選之載送氣體（carrier gas）之等向性蝕刻製程，其中蝕刻氣體包括F 2及HF，且載送氣體可為惰性氣體，如：Ar、He、N 2、上述之組合、或其類似物。
在一些實施例中，可移除奈米結構通道24及圖案化奈米結構通道22，以形成PFET及NFET兩者的通道區。然而，在一些實施例中，可移除奈米結構通道24及圖案化奈米結構通道22，以形成NFET奈米結構裝置20的通道區；以及可移除奈米結構通道22及圖案化奈米結構通道24，以形成PFET奈米結構裝置20的通道區。 在一些實施例中，可移除奈米結構通道22及圖案化奈米結構通道24，以形成NFET奈米結構裝置20的通道區；以及可移除奈米結構通道24及圖案化奈米結構通道22，以形成PFET奈米結構裝置20的通道區。在一些實施例中，可移除奈米結構通道22及圖案化奈米結構通道24，以形成PFET及NFET兩者的通道區。
在一些實施例中，透過進一步的蝕刻製程重塑（reshaped）奈米結構裝置20之奈米結構通道（奈米片）22（例如：變薄），以改善閘極填充的窗口。可透過等向性蝕刻製程進行所述重塑，所述蝕刻製程對於奈米結構通道（奈米片）22具有選擇性。重塑後，奈米結構通道（奈米片）22可展現狗骨頭形，其中沿著X方向的奈米結構通道（奈米片）22的中間部分較其周圍部分薄。
接著，在第10A-10D圖中，對應第14-16圖的步驟1300、2300、3300，形成了閘極結構200。每一個閘極結構200可包括第一界面層210、第一閘極介電層222、第二閘極介電層230、第二層間介電層240、第一功函數金屬層900、以及閘極核心層290。在一些實施例中，替換閘極結構200包括第二功函數層700。沉積閘極結構200的材料之後，可進行如CMP之移除步驟以移除覆蓋層間介電質130之閘極結構200的多餘材料。所得之結構如第10D圖所示。
第11A-11J圖是根據各種實施例，繪示出在形成用於背側電力輸送的前側導孔之各種階段中，IC裝置之各種實施例的示意圖。第12A-12I圖是根據各種實施例，繪示出在形成用於背側電力輸送的前側導孔之各種階段中，IC裝置之各種實施例的示意圖。第13A-13G是根據各種實施例，繪示出在形成用於背側電力輸送的前側導孔之各種階段中，IC裝置之各種實施例的示意圖。
在第11A圖中，閘極結構200的形成之後，第一遮罩層300形成在層間介電質130及閘極結構200上，然後在第一遮罩層300上形成一或多個第二遮罩層320A、320B。在一些實施例中，第一遮罩層300為硬遮罩層，且第二遮罩層320A、320B包括一或多個光阻層、抗反射塗層、或其類似物。透過圖案化第二遮罩層320A、320B以露出部分第一遮罩層300。所述部分沿著第一方向（例如：X-軸方向）延伸，並橫跨（transverse）閘極結構200的延伸方向。所述部分沿著第二方向（例如：Y-軸方向）排列。
在第11B圖中，開口37、37A形成在透過第二遮罩層320A、320B露出的部分第一遮罩層300中。在一些實施例中，開口37、37A包括單元邊界（cell boundary）開口 37及單元內部（cell internal）開口37A。接著，如所示，在第一遮罩層300中透過開口37、37A露出的部分IC裝置10被蝕刻穿過第一遮罩層300，以將開口37、37A延伸至基板110。開口37、37A可延伸穿過層間介電質130、閘極結構200、及隔離區36，且可部份延伸至基板110。可進行一或多個合適的蝕刻步驟，以透過移除層間介電質130、閘極結構200、隔離區36、及基板110的材料來延伸開口37、 37A。
在第11C圖中，對應第14-16圖之步驟1400、2400、3400，透過一或多個沉積步驟，在開口開口37、37A中形成第四隔離層140及介電插塞層（dielectric plug layer）142。可透過第一沉積步驟，如：PVD、CVD、ALD、或其類似方法，以形成為第一介電材料之保形層（conformal layer）的第四隔離層140。形成第四隔離層140之後，可透過第二沉積步驟，如：PVD、CVD、ALD、或其類似方法，形成由不同於第一介電材料之第二介電材料所形成的介電插塞層142。介電插塞層142可為或包括與層間介電質130相同的材料。在一些實施例中，第四隔離層140及介電插塞層142係透過沉積下列不同的材料而形成：SiC、LaO、AlO、AlON、ZrO、HfO、SiN、Si、ZnO、ZrN、ZrAlO、TiO、TaO、YO、TaCN、ZrSi、SiOCN、SiOC、SiCN、HfSi、LaO 、及SiO。第四隔離層140及介電插塞層142可統稱為閘極隔離結構。
如第11A-11C圖所示的步驟可稱為閘極結構殼離製程（或「切斷金屬閘極製程（cut metal gate process）」），且可用於將IC單元彼此隔離，以及將每一個IC單元中的奈米結構裝置20彼此隔離。
在第11D圖中，第三遮罩層400A、400B形成在第四隔離層140及介電插塞層142之上，接著將第三遮罩層400A、400B圖案化以形成露出部分第四隔離層140及介電插塞層142的開口。第三遮罩層400A、400B可包括一或多個光阻層、抗反射塗層、硬遮罩層、或其類似物。
在第11E圖中，對應第14圖之步驟1500及第16圖之步驟3500，透過蝕刻第四隔離層140及介電插塞層142的露出部分至穿過第三遮罩層400A、400B中的開口，以形成開口38。在一些實施例中，透過一或多個非等向性蝕刻步驟以蝕刻露出部分。例如，可進行第一非等向性蝕刻步驟以移除透過第三遮罩層400A、400B中的開口露出的介電插塞層142的材料。接著，可進行第二非等向性蝕刻步驟以移除（例如：穿過）與基板110接觸的第四隔離層140的材料，以露出基板110。在第二非等向性蝕刻步驟中，如所示，透過第三遮罩層400A、400B中的開口露出的第四隔離層140頂部的材料可被凹蝕。
在第11F圖中，對應第14圖之步驟1600，在參照第11E圖所描述之製程而形成的開口38中，沉積電源導孔150的材料。 可透過PVD、CVD、ALD、濺鍍、或其他合適之沉積步驟，沉積電源導孔150的材料。在開口38中沉積電源導孔150的材料之後，可進行一或多個如CMP之移除步驟，以移除第三遮罩層400A、400B、及部分第四隔離層140，以及部分覆蓋閘極結構200的介電插塞層142。所述移除步驟可將閘極結構、層間介電質130、及電源導孔150凹蝕至低於第11E圖所示的高度。
在第11G圖中，凹蝕及平坦化第11F圖所示的IC裝置10之後，可在閘極結構200、層間介電質130、及電源導孔150之上形成硬遮罩結構550。在一些實施例中，硬遮罩結構550包括第二隔離層124及底部硬遮罩層500A。硬遮罩結構550可為包括二或多個硬遮罩層的多層結構。例如，如第11G圖所示，硬遮罩結構550 包括在底部硬遮罩層500A上的三個硬遮罩層。
在第11H圖中，硬遮罩結構550形成之後，圖案化硬遮罩結構550以形成開口39。第二隔離層124及層間介電質130在源極／汲極區82之上的露出部分透過開口39而被蝕刻。在一些實施例中，如所示，移除了部分第四隔離層140，使得第四隔離層140在電源導孔150的頂部被蝕刻，並露出電源導孔150一或多個側壁的部分。第四隔離層140之凹蝕，增加了電源導孔150與之後步驟中形成的源極／汲極接觸件120之間的接觸。
在第11I圖中，對應第14圖之步驟1700，在參照第11H圖所描述的蝕刻步驟而形成的開口中形成源極／汲極接觸件120。在一些實施例中，在形成源極／汲極接觸件120之前，先在開口中形成第一隔離層122。例如，第一隔離層122可沉積為在層間介電質130側壁之上的保形薄層。接著，可進行合適的蝕刻步驟以移除覆蓋源極／汲極區82的部分第一隔離層122，以露出源極／汲極區82。第一隔離層122形成之後，可在源極／汲極區82上沉積源極／汲極接觸件120的材料，並使其與第一隔離層122接觸。源極／汲極接觸件120的材料可包括黏著層及導電核心層。在一些實施例中，矽化物層118（參見第1F圖） 形成在源極／汲極接觸件120與源極／汲極區82之間的界面。沉積源極／汲極接觸件120之後，可進行CMP步驟以從底部硬遮罩層500A之上移除源極／汲極接觸件120多餘的材料，以及凹蝕底部硬遮罩層500A及源極／汲極接觸件120。底部硬遮罩層500A凹蝕後可為第三隔離層134，且如第11I圖所標示。
在第11J圖中，對應第14圖之步驟1800，源極／汲極接觸件120形成後，形成了背側導電部件180。 背側導電部件180的形成可包括多個移除及沉積步驟。例如，可透過CMP、研磨（grinding）、或兩者移除基板110。基板110移除之後，可露出電源導孔150。透過在隔離區36、鰭片32（如果存在）、及電源導孔150的底表面上的合適沉積步驟，形成第一背側介電層160。第一背側介電層160形成之後，可圖案化背側介電層160以形成沉積背側導電部件180的開口。
在一些實施例中，可在移除基板110之前形成前側互連結構。在一些實施例中，在形成背側互連結構之後形成前側互連結構。前側互連結構可包括一或多個額外的介電層（例如：金屬間介電層（intermetal dielectric layer, IMD layer），以及嵌入（embedded）其中之一或多個額外的導電部件（例如：導電跡線、導孔、或兩者）。
繪示於第11A-11J圖中的步驟係用於在IC裝置的前側形成電源導孔150。在一些實施例中，繪示於第11A-11J圖中的步驟亦可用於形成在閘極結構200上且與其接觸的閘極接觸件（未繪示）。
第12A-12I圖是根據各種實施例，繪示出在形成用於背側電力輸送的前側導孔之各種階段中，IC裝置之各種實施例的示意圖。
在第12A圖中，在第11C圖所示之結構上進行如CMP之移除步驟，接著在所得結構之上形成硬遮罩結構520。例如，第四隔離層140及介電插塞層142的沉積後，可進行移除步驟以移除第四隔離層140及覆蓋閘極結構200與層間介電質130的介電插塞層142的多餘材料，以露出閘極結構200及層間介電質130的頂表面。接著，在閘極結構200、層間介電質130、第四隔離層140、及介電插塞層142上形成硬遮罩結構520。硬遮罩結構520可類似於參照第11G圖所描述之硬遮罩結構550，並包括第二隔離層124、底部硬遮罩層520A、及在底部硬遮罩層520A之上的一或多個額外的遮罩層。底部硬遮罩層520A與底部硬遮罩層500A可為類似或相同。
在第12B圖中，硬遮罩結構520形成之後，圖案化硬遮罩結構520並形成開口39。源極／汲極區82之上的第二隔離層124及層間介電質130的露出部分透過開口39而被蝕刻。在一些實施例中，如所示，移除了部分第四隔離層140，使得第四隔離層140在介電插塞層142的頂部被凹蝕，並露出介電插塞層142一或多個側壁的部分。第四隔離層140之凹蝕增加了電源導孔150與源極／汲極接觸件120之間的接觸，兩者皆各自形成於之後的步驟中。
在第12C圖中，對應第15圖之步驟2500，在參照第12B圖所描述之透過蝕刻步驟而形成的開口中，形成源極／汲極接觸件120。在一些實施例中，在形成源極／汲極接觸件120之前，先在開口中形成第一隔離層122。例如，第一隔離層122可沉積為在層間介電質130、第四隔離層140、蝕刻停止層131、及底部硬遮罩層520A的側壁之上的保形薄層。接著，可進行合適的蝕刻步驟以移除覆蓋源極／汲極區82的部分第一隔離層122，以露出源極／汲極區82。形成第一隔離層122之後，可在源極／汲極區82上沉積源極／汲極接觸件120的材料，並使其與第一隔離層122接觸。源極／汲極接觸件120的材料可包括黏著層及導電核心層。在一些實施例中，矽化物層118（參見第1F圖） 形成在源極／汲極接觸件120與源極／汲極區82之間的界面。沉積源極／汲極接觸件120之後，可進行CMP步驟以從底部硬遮罩層520A之上移除源極／汲極接觸件120多餘的材料，以及凹蝕底部硬遮罩層520A及源極／汲極接觸件120。底部硬遮罩層520A凹蝕後可為第三隔離層134，且如第12C圖所標示。
在第12D圖中，源極／汲極接觸件120形成之後，翻轉（flip）裝置10A並移除基板110。可透過釋放層（release layer）（未繪示）將載板（carrier）80貼合至裝置10A的頂表面（或前側）。載板80可包括玻璃陶瓷、陶瓷、塊體矽、或其類似物，而釋放層可包括固晶膜（die attach film, DAF）、介電材料、或其類似物。貼合載板80後，翻轉裝置10A的方向（例如：使得載板80設置在裝置10A下方）並移除基板110。在一些實施例中，可適用平坦化製程（例如：CMP、研磨、或其類似方法）以移除基板110並露出鰭片32、隔離區36、第四隔離層140、介電插塞層142。在一些實施例中，鰭片32移除於平坦化製程中。在一些實施例中，平坦化製程停在蝕刻停止層（圖式中省略）上，所述蝕刻停止層可在第2A、2B所示步驟之前形成。蝕刻停止層（存在時）可與隔離區36、介電插塞層142、及第四隔離層140的底表面接觸。為了移除蝕刻停止層下方的材料，可透過合適的蝕刻製程移除蝕刻停止層，如：移除蝕刻停止層的材料但不實質上攻擊所述下方膜層。
在第12E圖中，移除基板110及可選的鰭片32後，在裝置10A的背側上形成一或多個遮罩層440、420A、420B。遮罩層440、420A、420B可包括一或多個光阻層、硬遮罩層、抗反射塗層、或其類似物，且可被圖案化以形成露出介電插塞層142的開口79。在一些實施例中，開口79露出第四隔離層140及隔離區36。
在第12F圖中，形成及圖案化遮罩層440、420A、420B以形成開口79之後，對應第15圖之步驟2600，透過開口79蝕刻裝置10A的露出部分以形成開口79E。蝕刻步驟移除了在源極／汲極接觸件120之上的部分介電插塞層142，並分別露出源極／汲極接觸件120的底側。在一些實施例中，蝕刻步驟為利用蝕刻劑的非等向性蝕刻，所述蝕刻劑對於介電插塞層142的材料具有選擇性。由於所述蝕刻步驟係在裝置10A的背側進行，開口79E可具有在源極／汲極接觸件120附近較窄之漸縮輪廓。開口79E之漸縮角度的範圍可為約80度至90度（例如：垂直）。
在第12G圖中，開口79E形成之後，對應第15圖之步驟2700，透過在開口79E中沉積電源導孔150的材料以形成電源導孔150。在一些實施例中，在沉積電源導孔150的材料之前，先在開口79E中沉積黏著層。例如，黏著層可包括TiN、TaN、或其他合適的材料。如所示，電源導孔150可完全或部份地位於各個源極／汲極接觸件120上。例如，電源導孔150可位於源極／汲極接觸件120上，以及透過開口79E露出之介電插塞層142的剩餘部分上。沉積電源導孔150的材料之後，可進行如CMP之平坦化步驟以移除電源導孔150的多餘材料，並可選地移除在裝置10A背側上之黏著層的多餘材料。平坦化步驟之後，電源導孔150可包括在第四隔離層140上的外伸部（overhang portions）150V。
在第12H圖中，對應第15圖之步驟2800，電源導孔150形成之後，可在裝置10A的背側上形成第一背側介電層160，且可在第一背側介電層160中形成一或多個背側導電部件180。在一些實施例中，可透過合適的沉積步驟形成第一背側介電層160，如：PVD、CVD、ALD、或其類似方法。沉積第一背側介電層160之後，可在第一背側介電層160中形成開口，且可在背側介電層160中的開口中形成背側導電部件180的材料。所述開口露出了電源導孔150的底側，使得背側導電部件180電性連接（例如：接觸）至電源導孔150。在一些實施例中，背側導電部件180形成之後，可在背側介電層160及背側導電部件180上形成額外的背側介電層及背側導電部件（例如：電源軌／線 250；參見第1G圖）。額外的背側介電層及背側導電部件可統稱為背側互連結構。
在第12I圖中，可移除載板80且可翻轉裝置10A，導致第12I圖所示的結構。在一些實施例中，可在移除基板110之前先形成前側互連結構。在一些實施例中，在形成背側互連結構之後形成前側互連結構。前側互連結構可包括一或多個額外的介電層（例如：金屬間介電質或IMD層）及嵌入其中的一或多個額外的導電部件（例如：導電軌跡、導孔、或兩者）。
第13A-13G圖是根據各種實施例，繪示出在形成用於背側電力輸送的前側導孔150之各種階段中，IC裝置10B之各種實施例的示意圖。
在第13A圖中，對應第16圖之步驟3600，在第11E圖所示之結構上進行沉積步驟，如：PVD、CVD、ALD、或其類似方法，以形成介電結構190而不形成電源導孔150。沉積介電結構190的材料之後，可進行如CMP之合適的移除步驟以移除第四隔離層140、介電插塞層142、及介電結構190的材料，並露出閘極結構200及層間介電質130。在一些實施例中，可透過移除步驟凹蝕閘極結構200。介電結構190的材料與第四隔離層140及介電插塞層142的材料不同，例如，具有相較於第四隔離層140及介電插塞層142不同的蝕刻選擇性。
在第13B圖中，在閘極結構200、層間介電質130、第四隔離層140、及介電插塞層142上形成硬遮罩結構540。硬遮罩結構540可類似於參照第11G圖所描述之硬遮罩結構550，且包括第二隔離層124、底部硬遮罩層540A、及在底部硬遮罩層540A之上的一或多個額外的遮罩層。底部硬遮罩層540A可與底部硬遮罩層500A類似或相同。
在第13C圖中，硬遮罩結構540形成之後，可圖案化硬遮罩結構540以形成開口。透過所述開口蝕刻源極／汲極區82之上的第二隔離層124及層間介電質130的露出部分。在一些實施例中，如所示，移除了部分第四隔離層140，使得第四隔離層140在介電結構190的頂部上被凹蝕，並露出介電結構190一或多個側壁的部分。凹蝕第四隔離層140增加了電源導孔150與源極／汲極接觸件120之間的接觸。
再者，在第13C圖中，對應第16圖之步驟3700，在開口中形成源極／汲極接觸件120。在一些實施例中，在形成源極／汲極接觸件120之前，先在開口中形成第一隔離層122。例如，可在層間介電質130、第四隔離層140、蝕刻停止層131、及底部硬遮罩層540A的側壁之上，沉積保形薄層的第一隔離層122。接著，可進行合適的蝕刻步驟以移除覆蓋源極／汲極區82的部分第一隔離層122，以露出源極／汲極區82。第一隔離層122形成之後，可在源極／汲極區82上沉積源極／汲極接觸件120的材料並使其與第一隔離層122接觸。源極／汲極接觸件120的材料可包括黏著層及導電核心層。在一些實施例中，矽化物層118（參見第1F圖） 形成在源極／汲極接觸件120與源極／汲極區82之間的界面。沉積源極／汲極接觸件120之後，可進行CMP步驟以從底部硬遮罩層540A之上移除源極／汲極接觸件120多餘的材料，以及凹蝕底部硬遮罩層540A及源極／汲極接觸件120。底部硬遮罩層500A凹蝕後可為第三隔離層134，且如第13C圖所標示。
在第13D圖中，翻轉裝置10B並移除基板110，且在裝置10B的背側之上形成遮罩層620。圖案化可為硬遮罩層的遮罩層620，並在透過遮罩層620露出之裝置10B的區域中形成開口89。 可透過移除介電結構190但不實質上攻擊第四隔離層140及介電插塞層142的蝕刻步驟形成開口89。在一些實施例中，蝕刻步驟可為或包括等向性蝕刻或非等向性蝕刻。蝕刻步驟之後，露出源極／汲極接觸件120的底側。開口89可具有漸縮的輪廓，使得開口89的寬度（例如：在Y-軸方向）隨著接近源極／汲極接觸件120而變窄，並隨著接近裝置10B的背側表面而變寬。
在第13E圖中，對應第16圖之步驟3800，當裝置10B翻轉時，在形成開口89之後，透過一或多個沉積步驟在開口89中形成電源導孔150。在一些實施例中，在第四隔離層140、源極／汲極接觸件120、及介電插塞層142的側壁上及開口89中形成黏著層。透過合適之沉積步驟，如：PVD、CVD、ALD、濺鍍、或其類似方法，在開口中沉積電源導孔150的材料。沉積電源導孔150的材料之後，可進行如CMP之合適的移除步驟，以在隔離區36、鰭片32、第四隔離層140及介電插塞層142之上移除電源導孔150的多餘材料及黏著層。電源導孔150採用開口89的形狀，因此可具有參照第13D圖所描述之漸縮的輪廓。
在第13F圖中，對應第16圖之步驟3900，在電源導孔150形成之後，可在裝置10B的背側上形成第一背側介電層160，並可在第一背側介電層160中形成一或多個背側導電部件180。 在一些實施例中，透過合適的沉積步驟形成第一背側介電層160，如： PVD、CVD、ALD、或其類似方法。沉積第一背側介電層160之後，可在第一背側介電層160中形成開口，且可在第一背側介電層160中的開口中形成背側導電部件180的材料。所述開口露出了電源導孔150的底側，使得背側導電部件180電性連接（例如：接觸）至電源導孔150。在一些實施例中，背側導電部件180形成之後，可在第一背側介電層160及背側導電部件180上形成額外的背側介電層及背側導電部件（例如：電源軌／線 250；參見第1G圖）。額外的背側介電層及背側導電部件可統稱為背側互連結構。
在第13G圖中，可移除載板80且可翻轉裝置10B，導致第13G圖所示的結構。在一些實施例中，可在移除基板110之前先形成前側互連結構。在一些實施例中，在形成背側互連結構之後形成前側互連結構。前側互連結構可包括一或多個額外的介電層（例如：金屬間介電質或IMD層）及嵌入其中的一或多個額外的導電部件（例如：導電軌跡、導孔、或兩者）。
本揭露實施例可提供優勢。電源導孔150透過使電源線能夠設置在裝置10、10A、10B的背側上，提供了前側訊號繞線的彈性。在裝置10、10A、10B的背側上形成電源線允許了更寬的電源線，這降低了阻抗並增加電源效率。可透過取代閘極隔離結構形成電源導孔150，且可在裝置的前側、背側、或兩者上進行。
根據本揭露的至少一實施例，一種半導體裝置結構包括：多個半導體奈米結構的堆疊；包繞該些半導體奈米結構的閘極結構；鄰接閘極結構與堆疊的源極／汲極區；在源極／汲極區上的接觸件結構；在堆疊之下的背側介電層；以及自接觸件結構延伸至背側介電層的頂表面的導孔結構。在一些實施例中，導孔結構的上表面的第一部分與接觸件結構接觸，以及所述上表面的第二部分接觸隔離層。在一些實施例中，導孔結構的整個上表面與接觸件結構接觸。在一些實施例中，導孔結構的側壁的部分與接觸件結構接觸。在一些實施例中，導孔結構與源極／汲極區被隔離層橫向隔開。在一些實施例中，所述半導體裝置更包括堆疊與背側介電層之間的半導體鰭片。在一些實施例中，導孔結構具有隨著接近背側介電層而增加的寬度。
根據本揭露的至少一實施例，一種半導體裝置的形成方法包括：形成多個奈米結構通道的垂直堆疊於基板之上；形成鄰接該些奈米結構通道的源極／汲極區；形成包繞該些奈米結構通道的閘極結構；形成鄰近於源極／汲極區且與其橫向隔離的導孔結構；形成接觸導孔結構及源極／汲極區的接觸件結構；以及形成接觸導孔結構的背側互連結構。在一些實施例中，形成導孔結構的步驟包括：移除閘極結構的部分以形成第一開口；形成介電插塞於第一開口中；移除介電插塞的至少一部分以形成第二開口並露出基板；以及形成導孔結構於第二開口中。在一些實施例中，形成介電插塞的步驟包括：形成隔離層於第一開口中；以及形成介電插塞層於隔離層上。在一些實施例中，隔離層的頂部在形成第二開口時被凹蝕。在一些實施例中，形成導孔結構的步驟包括：藉由形成介電層於第二開口中以形成中間裝置結構；藉由翻轉中間裝置結構以露出基板；藉由移除基板以露出介電層的底側；藉由移除介電層以開啟露出接觸件結構的第二開口；以及藉由在翻轉中間裝置結構時沉積導孔結構的材料於第二開口中，以形成導孔結構。在一些實施例中，更包括形成電性接觸導孔結構的背側電源線。
根據本揭露的至少一實施例，一種半導體裝置的形成方法包括：形成多個奈米結構通道的垂直堆疊於基板之上；形成鄰接該些奈米結構通道的源極／汲極區；形成包繞該些奈米結構通道的閘極結構；形成將閘極結構的多個部分彼此隔離的閘極隔離結構；形成具有與源極／汲極區及閘極隔離結構接觸的下側的接觸件結構；藉由移除基板以露出閘極隔離結構；在閘極隔離結構中形成露出接觸件結構下側的開口；以及在開口中形成與接觸件結構接觸的導孔結構。在一些實施例中，所述方法更包括：形成接觸導孔結構的背側介電層；藉由在背側介電層中形成第二開口以露出導孔結構；以及形成背側導電部件於第二開口中。在一些實施例中，所述方法更包括：形成電性連接背側導電部件的電源線。在一些實施例中，所述方法更包括：形成與源極／汲極區相對之鄰接該些奈米結構通道的第二源極／汲極區；以及形成電性連接第二源極／汲極區的訊號線，所述訊號線在第二源極／汲極區的前側上，且藉由前側介電層而與第二源極／汲極區垂直隔開。在一些實施例中，移除基板的步驟移除了該些奈米通道的垂直堆疊之下的半導體鰭片。在一些實施例中，形成開口於閘極隔離結構中的步驟包括：移除接觸件結構之下的閘極隔離結構的介電插塞層的部分。在一些實施例中，形成開口於閘極隔離結構中的步驟，更包括：移除閘極隔離結構的隔離層之與接觸件結構接觸的部分。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可更易理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解到，此類等效的製程和結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍之下，做各式各樣的改變、取代和替換。
10,10A,10B:IC裝置 20:奈米結構裝置 20BR:邊界區 21,21A,21B,21C:第一半導體層 22,22A,22B,22C,22D:奈米結構通道 23,23A,23B,23C:第二半導體層 24,24A,24B,24C:奈米結構通道 25:多層堆疊 32:鰭片 36:隔離區 37,37A,38,39:開口 40:閘極結構 41:閘極間隔物 45:虛設閘極層 47:遮罩層 64:凹槽 74:內間隔物 79,79E,79F:開口 80:載板 82:源極／汲極區 89:開口 92:凹槽 100A,100B,100C:IC單元 100BR:邊界區 110:基板 118:矽化物層 120:源極／汲極接觸件 122:第一隔離層 124:第二隔離層 130:層間介電質（interlayer dielectric,ILD） 131: 蝕刻停止層 134:第三隔離層 140:第四隔離層 142:介電插塞層（dielectric plug layer） 150:電源導孔 150V:外伸部（overhang portion） 160:第一背側介電層 160A:第二背側介電層 180:背側導電部件 190:介電結構 200:閘極結構 210:第一界面層 222:第一閘極介電層 230:第二閘極介電層 240:背側導孔 250:電源軌（power rail） 290:核心層 300:第一遮罩層 320A,320B:第二遮罩層 400A,400B:第三遮罩層 420A,420B,440:遮罩層 500,520,540:硬遮罩結構 500A,520A,540A:底部硬遮罩層 600:閘極介電層 620:遮罩層 700:功函數層 900:功函數金屬層 1000,2000,3000:方法 1100,1200,1300,1400,1500,1600,1700,1800,2100,2200,2300,2400,2500,2600,2700,2800,3100,3200,3300,3400,3500,3600,3700,3800,3900:步驟 B-B',C-C':剖面 D1:距離 H1:延伸 W1:間隔 W2:接觸寬度
配合所附圖式及以下之詳細描述，可以最好地理解本揭露之各個方面。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製。事實上，為了討論上的清晰，各種特徵之尺寸可任意地放大或縮小。 第1A-1H圖是根據本揭露的一些實施例，繪示出IC裝置之一部分的平面、立體及剖面側視圖。 第2A、2B、3A、3B、4A、4B、4C、5A、5B、5C、6A、6B、6C、7A、7B、7C、8A、8B、8C、9A、9B、9C、10A、10B、10C、10D圖是根據本揭露的各種方面，繪示出在各種製造階段中，IC裝置之各種實施例的示意圖。 第11A-11J圖是根據各種實施例，繪示出在形成用於背側電力輸送的前側導孔之各種階段中，IC裝置之各種實施例的示意圖。 第12A-12I圖是根據各種實施例，繪示出在形成用於背側電力輸送的前側導孔之各種階段中，IC裝置之各種實施例的示意圖。 第13A-13G圖是根據各種實施例，繪示出在形成用於背側電力輸送的前側導孔之各種階段中，IC裝置之各種實施例的示意圖。 第14-16圖是根據本揭露各種方面，繪示出製造一半導體裝置之方法的流程圖。
10:IC裝置
22A,22B,22C,22D:奈米結構通道
32:鰭片
36:隔離區
41:閘極間隔物
82:源極/汲極區
120:源極/汲極接觸件
122:第一隔離層
124:第二隔離層
130:層間介電質(interlayer dielectric,ILD)
131:蝕刻停止層
134:第三隔離層
140:第四隔離層
142:介電插塞層(dielectric plug layer)
150:電源導孔(power via)
160:第一背側介電層
180:背側導電部件
200:閘極結構
D1:距離
H1:延伸
W1:間隔
W2:接觸寬度

Claims (20)

  1. 一種半導體裝置，包括： 多個半導體奈米結構的一堆疊； 一閘極結構，包繞該些半導體奈米結構； 一源極／汲極區，鄰接（abutting）該閘極結構與該堆疊； 一接觸件結構，在該源極／汲極區上； 一背側介電層，在該堆疊之下；以及 一導孔結構，自該接觸件結構延伸至該背側介電層的一頂表面。
  2. 如請求項1之半導體裝置，其中該導孔結構的一上表面的一第一部分接觸該接觸件結構，以及該上表面的一第二部分接觸一隔離層。
  3. 如請求項1之半導體裝置，其中該導孔結構的整個上表面接觸該接觸件結構。
  4. 如請求項1之半導體裝置，其中該導孔結構的一側壁的一部分接觸該接觸件結構。
  5. 如請求項4之半導體裝置，其中該導孔結構與該源極／汲極區被一隔離層橫向隔開。
  6. 如請求項1之半導體裝置，更包括該堆疊與該背側介電層之間的一半導體鰭片。
  7. 如請求項1之半導體裝置，其中該導孔結構具有隨著接近該背側介電層而增加的寬度。
  8. 一種半導體裝置的形成方法，包括： 形成多個奈米結構通道的一垂直堆疊於一基板之上； 形成一源極／汲極區以鄰接該些奈米結構通道； 形成一閘極結構以包繞該些奈米結構通道； 形成一導孔結構，鄰近於該源極／汲極區且與該源極／汲極區橫向隔離； 形成一接觸件結構以接觸該導孔結構及該源極／汲極區；以及 形成一背側互連結構以接觸該導孔結構。
  9. 如請求項8之半導體裝置的形成方法，其中該形成導孔結構的步驟包括： 移除該閘極結構的一部分以形成一第一開口； 形成一介電插塞於該第一開口中； 移除該介電插塞的至少一部分以形成一第二開口並露出該基板；以及 形成該導孔結構於該第二開口中。
  10. 如請求項9之半導體裝置的形成方法，其中該形成介電插塞的步驟包括： 形成一隔離層於該第一開口中；以及 形成一介電插塞層於該隔離層上。
  11. 如請求項10之半導體裝置的形成方法，其中該隔離層的一頂部在形成該第二開口時被凹蝕。
  12. 如請求項9之半導體裝置的形成方法，其中該形成導孔結構的步驟包括： 藉由形成一介電層於該第二開口中以形成一中間裝置結構； 藉由翻轉（flipping）該中間裝置結構以露出該基板； 藉由移除該基板以露出該介電層的一底側； 藉由移除該介電層以開啟該第二開口，該第二開口露出該接觸件結構；以及 藉由在翻轉該中間裝置結構時沉積該導孔結構的材料於該第二開口中以形成該導孔結構。
  13. 如請求項8之半導體裝置的形成方法，更包括形成一背側電源線以電性接觸該導孔結構。
  14. 一種半導體裝置的形成方法，包括： 形成多個奈米結構通道的一垂直堆疊於一基板之上； 形成一源極／汲極區以鄰接該些奈米結構通道； 形成一閘極結構以包繞該些奈米結構通道； 形成一閘極隔離結構使該閘極結構的多個部分彼此隔離； 形成一接觸件結構，該接觸件結構具有與該源極／汲極區及該閘極隔離結構接觸的一下側； 藉由移除該基板以露出該閘極隔離結構； 形成一開口於該閘極隔離結構中，該開口露出該接觸件結構的該下側；以及 形成一導孔結構於該開口中，該導孔結構接觸該接觸件結構。
  15. 如請求項14之半導體裝置的形成方法，更包括： 形成一背側介電層以接觸該導孔結構； 藉由在該背側介電層中形成一第二開口以露出該導孔結構；以及 形成一背側導電部件於該第二開口中。
  16. 如請求項15之半導體裝置的形成方法，更包括： 形成一電源線以電性連接該背側導電部件。
  17. 如請求項16之半導體裝置的形成方法，更包括： 形成與該源極／汲極區相對的一第二源極／汲極區以鄰接該些奈米結構通道；以及 形成電性連接該第二源極／汲極區的一訊號線，該訊號線在該第二源極／汲極區的前側上，且藉由一前側介電層而與該第二源極／汲極區垂直隔開。
  18. 如請求項14之半導體裝置的形成方法，其中該移除基板的步驟移除了該些奈米通道的該垂直堆疊之下的一半導體鰭片。
  19. 如請求項14之半導體裝置的形成方法，其中該形成開口於閘極隔離結構中的步驟，包括：移除該接觸件結構之下的該閘極隔離結構的一介電插塞層的一部分。
  20. 如請求項19之半導體裝置的形成方法，其中該形成開口於閘極隔離結構中的步驟，更包括：移除該閘極隔離結構的一隔離層的一部分，該部分接觸該接觸件結構。
TW112104547A 2022-04-04 2023-02-09 半導體裝置及其形成方法 TW202341286A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202263327257P 2022-04-04 2022-04-04
US63/327,257 2022-04-04
US17/882,339 US20230317566A1 (en) 2022-04-04 2022-08-05 Device with backside power rail and method
US17/882,339 2022-08-05

Publications (1)

Publication Number Publication Date
TW202341286A true TW202341286A (zh) 2023-10-16

Family

ID=88193610

Family Applications (1)

Application Number Title Priority Date Filing Date
TW112104547A TW202341286A (zh) 2022-04-04 2023-02-09 半導體裝置及其形成方法

Country Status (2)

Country Link
US (1) US20230317566A1 (zh)
TW (1) TW202341286A (zh)

Also Published As

Publication number Publication date
US20230317566A1 (en) 2023-10-05

Similar Documents

Publication Publication Date Title
US20220344333A1 (en) Field effect transistor and method
US20230014998A1 (en) Field effect transistor with gate isolation structure and method
US20220328625A1 (en) Convergent fin and nanostructure transistor structure and method
TW202333207A (zh) 半導體裝置及其形成方法
US20230053595A1 (en) Field effect transistor with multi-metal gate via and method
TW202341286A (zh) 半導體裝置及其形成方法
US20240096701A1 (en) Device with through via and related methods
US20230343699A1 (en) Field effect transistor with source/drain via and method
US20220320280A1 (en) Field effect transistor with inactive fin and method
US20220336613A1 (en) Field effect transistor with merged epitaxy backside cut and method
US12002719B2 (en) Gapfill structure and manufacturing methods thereof
US11626485B2 (en) Field effect transistor and method
US11862700B2 (en) Semiconductor device structure including forksheet transistors and methods of forming the same
US20240234530A1 (en) Field effect transistor with strained channels and method
CN116525676A (zh) 半导体器件及其形成方法
US20230065208A1 (en) Field effect transistor with inner spacer liner layer and method
US20230402536A1 (en) Field effect transistor with gate isolation structure and method
TW202414795A (zh) 半導體裝置及其形成方法
CN117393565A (zh) 半导体器件及其形成方法
CN116825788A (zh) 半导体器件及其形成方法
TW202312354A (zh) 積體電路裝置
TW202316673A (zh) 半導體裝置及其形成方法
CN116631947A (zh) 半导体器件及其形成方法
CN115064492A (zh) 半导体装置
CN116487434A (zh) 半导体器件及其形成方法