TW202333207A - 半導體裝置及其形成方法 - Google Patents

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陳豪育
勁 蔡
林志昌
王志豪
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Abstract

半導體裝置包括半導體奈米結構的垂直堆疊、閘極結構、第一磊晶區和介電結構。閘極結構圍繞半導體奈米結構。第一磊晶區橫向鄰接半導體奈米結構的第一半導體奈米結構。介電結構橫向鄰接半導體奈米結構的第二半導體奈米結構，並且垂直鄰接第一磊晶區。

Description

半導體裝置及其形成方法
本揭露係關於一種半導體裝置，特別是具有介電結構以禁用通道的半導體裝置。
半導體積體電路（integrated circuit；IC）工業呈指數成長。在IC材料及IC設計的技術進步產生多個IC世代，每一個IC世代比上一個IC世代有更小及更複雜的電路。在IC發展過程中，幾何尺寸（例如：製程可作出之最小部件（或線路））會下降，而功能密度（例如:每一晶片區域的相連元件數量）通常都會增加。此微縮過程藉由增加生產效率及降低相關成本提供了優勢。此微縮亦增加了處理及製造IC的複雜性。
本揭露提供一種半導體裝置之形成方法。半導體裝置之形成方法包括在基板上形成第一裝置。在基板上形成第一裝置包括在基板上方形成複數半導體層的垂直堆疊；形成圍繞垂直堆疊的一部分的犧牲閘極結構；藉由使垂直堆疊凹陷來形成相鄰於犧牲閘極結構的第一開口；在第一開口中形成第一磊晶層；在第一磊晶層上的第一開口中形成第二磊晶層；移除犧牲閘極結構；形成圍繞半導體層的閘極結構；藉由從基板的背面減薄基板來暴露第一磊晶層；藉由使第一磊晶層凹陷來形成第二開口；以及在第二開口中形成介電結構。
本揭露提供一種半導體裝置。半導體裝置包括複數半導體奈米結構的垂直堆疊、閘極結構、第一磊晶區、以及介電結構。閘極結構圍繞半導體奈米結構。第一磊晶區橫向鄰接半導體奈米結構中的第一半導體奈米結構。介電結構橫向鄰接半導體奈米結構中的第二半導體奈米結構，並且垂直鄰接第一磊晶區。
本揭露提供一種半導體裝置。半導體裝置包括第一裝置和第二裝置。第一裝置包括複數第一奈米結構的第一垂直堆疊、第一閘極結構、第一磊晶區、以及第一介電結構。第一閘極結構圍繞第一奈米結構。第一磊晶區橫向鄰接第一奈米結構。第一介電結構橫向鄰接第一奈米結構，並且延伸到在第一奈米結構的第一數量上方的第一準位。第二裝置從第一裝置橫向偏移。第二裝置包括複數第二奈米結構的第二垂直堆疊、第二閘極結構、第二磊晶區、以及第二介電結構。第二閘極結構圍繞第二奈米結構。第二磊晶區橫向鄰接第二奈米結構。第二介電結構橫向鄰接第二奈米結構，並且延伸到在第二奈米結構的第二數量上方的第二準位。第二數量不同於第一數量。
本揭露提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定實施例，以簡化說明。當然，這些特定的範例並非用以限定。舉例來說，若是本揭露敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。另外，以下本揭露不同實施例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
此外，其與空間相關用詞。例如“在…下方”、“下方”、“較低的”、“上方”、“較高的” 及類似的用詞，係為了便於描述圖示中一個元件或特徵與另一個（些）元件或特徵之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包含使用中或操作中的裝置之不同方位。除此之外，設備可能被轉向不同方位（旋轉90度或其他方位），則在此使用的空間相關詞也可依此相同解釋。
表示相對程度的術語，例如“約”、“大抵”等，應被解釋為本技術領域中具有通常知識者鑑於當前的技術規範會理解的。這樣的術語可以是製程及/或設備相關的，並且不應將其解釋為比本技術領域中具有通常知識者認為對於所討論的技術是正常的要更多限制或更少限制。
本揭露通常涉及半導體裝置，更具體地涉及場效電晶體（field-effect transistor；FET），例如平面FET、三維鰭式FET（fin-line FET；FinFET）或奈米結構裝置（例如：環繞式閘極場效電晶體（gate-all-around FET；GAAFET）、奈米片場效電晶體（nanosheet FET；NSFET）、奈米線場效電晶體（nanowire FET；NWFETS）等）。在用於製造許多積體電路（IC）晶片或晶粒（die）的半導體晶圓（或“晶圓（wafer）”）上，對於不同的設計，同一晶片上的片材（sheet）數量是有限的（例如：固定的），因為相同的製程在晶圓上的所有晶粒中是通用的。為了在一系列設計中實現具有良好效能的結構，減少片材的數量（例如，減少數量）以用於低功耗設計並增加用於高速設計可能是有益的。
可以藉由使用將下磊晶區（lower epitaxial region）與上磊晶區（upper epitaxial region）分開的底部介電質來實現現有的片材減少（sheet depopulation），從而禁用在底部介電質下方耦接至下磊晶區的片材。然而，由於磊晶應力的減少或消除，P-FET效能在這種方法中受到影響。為了減輕這種影響，可以在N-FET區上執行減少而不在P-FET區上執行減少。由於在底部介電質上成長，這種方法還可能在上磊晶區中形成錯位（dislocation）（或空隙（void）），這可能進一步起到降低應力的作用，並從而降低效能。此外，從基板到上片材的應力效應被底部介電質阻擋。
本揭露的實施例提供了一種解決方案，該解決方案在N-FET和P-FET區中的相同晶圓或相同晶粒上實現片材減少，而沒有P-FET應力損失。如此一來，應力損失減少，並且不同的裝置可以具有不同數量的啟用（enabled）（或禁用（disabled））片材。
可以藉由任何合適方法來圖案化奈米結構（例如：環繞式閘極（GAA））電晶體結構。舉例來說，可以使用一或多個微影製程來圖案化結構，包括雙重圖案化或多重圖案化製程。通常來說，雙重圖案化或多重圖案化製程將微影和自我對準製程結合，從而允許創建具有間距小於使用單一、直接微影製程可獲得的間距的圖案。舉例來說，在一個實施例中，在基板上方形成犧牲層，並且使用微影製程圖案化犧牲層。使用自我對準製程在圖案化的犧牲層旁邊形成間隔物。接著移除犧牲層，並且接著可以使用剩餘的間隔物來圖案化GAA結構。
第1A圖至第1D圖顯示了根據本揭露的實施例製造的IC裝置10的一部分的示意性剖面側視圖，其中IC裝置10包括奈米結構裝置20A至20C及/或奈米結構裝置20D。奈米結構裝置20A至20D可以是GAAFET、NSFET、NWFET等，並且通篇可以被稱為奈米結構裝置。第1C圖是沿著第1A圖所示的線段C-C的奈米結構裝置20B的一部分的剖面側視圖。第1D圖是沿著第1B圖所示的線段D-D的奈米結構裝置20D的一部分的剖面側視圖。為了簡化說明，某些特徵可以從第1A圖至第1D圖的剖面圖中的視圖中移除。
在一些實施例中，IC裝置10可以至少包括N型FET（N-type FET；NFET）或P型FET（P-type FET；PFET）。積體電路裝置（例如IC裝置10）除了包括NFET和PFET之外，還經常包括基於它們在IC裝置中的功能而具有不同效能（例如：臨界電壓）的電晶體。舉例來說，輸入/輸出（input/output；IO）電晶體通常具有最高的臨界電壓，核心邏輯電晶體通常具有最低的臨界電壓，並且IO電晶體的臨界電壓和核心邏輯電晶體的臨界電壓之間的第三臨界電壓也可以用於某些其他功能電晶體，例如靜態隨機存取記憶體（static random access memory；SRAM）電晶體。IC裝置10內的一些電路塊（circuit block）可以包括二或多個不同效能準位（performance level）的二或多個NFET及/或PFET。
在第1A圖所示的示例中，IC裝置10包括具有第一效能準位的第一奈米結構裝置20A、具有第二效能準位的第二奈米結構裝置20B和具有第三效能準位的第三奈米結構裝置20C。舉例來說，第一奈米結構裝置20A具有兩個有效的（active）通道22A、22B和兩個禁用的（disabled）通道22C、22D。第二奈米結構裝置20B具有三個有效的通道22A至22C和一個禁用的通道22D。第三奈米結構裝置20C具有四個有效的22A至22D並且沒有禁用的通道。如此一來，第一奈米結構裝置20A可以具有比第二奈米結構裝置20B更低的功耗，第二奈米結構裝置20B又可以具有比第三奈米結構裝置20C更低的功耗。第三奈米結構裝置20C可以具有比第二奈米結構裝置20B更高的速度，第二奈米結構裝置20B又可以具有比第一奈米結構裝置20A更高的速度。
在一些實施例中，低功率裝置包括比高速裝至更多的禁用的通道22。舉例來說，第一奈米結構裝置20A可以是低功率裝置，並且第二奈米結構裝置20B和第三奈米結構裝置20C可以是高速裝置。通常來說，被配置為去耦電容（decoupling capacitor）的奈米結構裝置（例如：四或多個有效的通道22）包括與被配置為高速裝置或SRAM傳輸閘的奈米結構裝置相同數量或更多的有效的通道22（例如：三至四個有效的通道22），其包括與被配置為低速裝置的納米結構裝置（例如：二至三個有效的通道22）相同或更多的有效的通道22。
奈米結構裝置20A至20C可以形成在基板110上及/或中（參見第2A圖），並且通常包括跨越（straddling）及/或圍繞半導體通道22A、22B、22C、22D（替代地稱為“奈米結構”）的閘極結構200，半導體通道22A、22B、22C、22D位在從隔離區36（例如：淺溝槽隔離或“STI（shallow trench isolation）”區）突出並且被隔離區36分開的半導體鰭片32上方。半導體通道22A至22D可以統稱為通道22。閘極結構200控制流過通道22的電流。在一些實施例中，基板110不存在於IC裝置10中，例如當基板110在背面製程期間被移除時。在一些實施例中，鰭片結構32（參見第2A圖）包括矽。當在背面製程中移除鰭片結構32時，鰭片結構32可能不存在，如第1A圖所示。
第1A圖中的IC裝置10的剖面圖是沿著X-Z平面截取的，其中X軸方向為水平方向，並且Z軸方向為垂直方向。在第1A圖中，奈米結構裝置20A至20C顯示為包括四個通道22A至22D，其橫向鄰接源極/汲極特徵82B（或“上源極/汲極特徵82B”），並且被相應的閘極結構200覆蓋和圍繞。通常來說，通道22的數量為四個（如第1A圖所示），但可以少於四個（例如：兩個或三個）或多於四個（例如：五個、八個等）。閘極結構200基於施加在閘極結構200和源極/汲極特徵82B的電壓來控制通過通道22A至22D到源極/汲極特徵82B和從源極/汲極特徵82B流出的電流。
通道22D比通道22C更靠近基板110，通道22C比通道22B更靠近，通道22B比通道22A更靠近。通道22A可以被稱為最頂或最上通道22A，並且可以是在通道22的堆疊中最遠離基板110的通道22A。通道22D（在四個通道的情況下）可以被稱為最底通道22D，並且可以是通道22的堆疊中最靠近基板110的通道22D。通道22D在通道22A和基板110之間。
在一些實施例中，奈米結構裝置20A至20C是NFET，並且其源極/汲極特徵82B包括矽磷（SiP）。在一些實施例中，奈米結構裝置20A至20C是PFET，並且其源極/汲極特徵82B包括矽鍺（SiGe）。應理解許多半導體材料適用於源極/汲極特徵82B，並且N型或P型可以基於源極/汲極特徵82B的基本半導體材料（base semiconductive material）、基於摻雜物類型、基於摻雜物濃度或基於其組合來確定。
源極/汲極特徵82B在不同的奈米結構裝置中可以具有不同的尺寸，如第1A圖所示。舉例來說，奈米結構裝置20C的源極/汲極特徵82B比奈米結構裝置20B的源極/汲極特徵82B延伸得更深（例如：在Z軸方向上具有更大的高度），奈米結構裝置20B的源極/汲極特徵82B比奈米結構裝置20A的源極/汲極特徵82B延伸得更深（例如：在Z軸方向上具有更大的高度）。因此，源極/汲極特徵82B鄰接奈米結構裝置20A中的兩個通道22、奈米結構裝置20B中的三個通道22、以及奈米結構裝置20C中的四個通道22。
介電結構800鄰接源極/汲極特徵82B、通道22和內部間隔物74。由介電結構800而不是源極/汲極特徵82B鄰接的通道22被禁用或去活化（deactivated）。舉例來說，在奈米結構裝置20A中，兩個通道22C、22D被禁用。在奈米結構裝置20B中，一個通道22D被禁用。在奈米結構裝置20C中，沒有通道被禁用。在一些實施例中，介電結構800延伸到最頂禁用通道上方距離D 800T的準位（level），距離D 800T大於約2nm，例如在約2nm至約5nm的範圍內。介電結構800在禁用的通道22和源極/汲極特徵82B之間引入隔離。舉例來說，奈米結構裝置20A的介電結構800將禁用的通道22C、22D與源極/汲極特徵82B隔離。如此一來，當源極/汲極特徵82B之間的間隔（例如：距離D 800T）小於約2nm時，禁用的通道22C和源極/汲極特徵82B之間的橋接或漏電路徑可能發生，導致通道22C無意中啟用，從而改變奈米結構裝置20A的效能。當距離D 800T大於通道22之間的間隔時，介電結構800可以鄰接有效的通道22之一者。舉例來說，在奈米結構裝置20A中，當距離D 800T大於通道22C和通道22B之間的間隔時，介電結構800鄰接（例如：部分鄰接）通道22B，這減小了通道22B的端部和源極/汲極特徵82B之間的接觸面積。因此，通道22B可能被無意地禁用或部分禁用，導致奈米結構裝置20A的效能改變。在一些實施例中，距離D 800T大抵為零或為零，如第1B圖所示。
在一些實施例中，介電結構800包括襯墊層810和核心層（core layer）820。襯墊層810可以是或包括介電材料，例如低k介電材料，例如氧化矽（SiO）、氮碳氧化矽（SiOCN）、氮氧化矽（SiON）、氮化矽（SiN）等。在一些實施例中，襯墊層810為含氮介電材料，例如氮化矽（SiN）、氮碳氧化矽（SiOCN）等。襯墊層810的厚度可以在約3nm至約5nm的範圍內。核心層820被襯墊層810橫向圍繞，並且是或包括介電材料，例如低k介電材料，例如氧化矽（SiO）、氮碳氧化矽（SiOCN）、氮氧化矽（SiON）、氮化矽（SiN）等。在一些實施例中，襯墊層810包括與芯層820不同的材料。在剖面中（例如：在X-Z平面中），在一些實施例中，襯墊層810具有倒U形輪廓，如第1A圖所示。舉例來說，在不包括禁用的通道22的奈米結構裝置20C中，襯墊層810可以具有水平線形而不是倒U形的剖面輪廓。在一些實施例中，襯墊層810不存在於奈米結構裝置20C中，而是在背面製程中被完全移除。
第1B圖顯示了一個實施例，其中不存在襯墊層810和核心層820，而是包括介電塊（dielectric block）840作為介電結構800。介電塊840可以是或包括介電材料，例如低k介電材料，例如氧化矽（SiO）、氮碳氧化矽（SiOCN）、氮氧化矽（SiON）、氮化矽（SiN）等。介電塊840可以從由閘極結構200和內部間隔物74的下表面共享的第一水平面垂直地（例如：在Z軸方向上）延伸到在最上的通道22A的下表面之間的準位並略高於第一水平面的第二水平面。舉例來說，如第1B圖所示，第二水平面可以在最下的通道22D的上表面與閘極結構200之間的界面。在第1B圖的示例中，最下的通道22D由於被介電塊840而不是源極/汲極特徵82B鄰接而被禁用。
第1C圖顯示出了第1A圖的奈米結構裝置20B沿著線段C-C的剖面圖。在一些實施例中，襯墊層810、核心層820或兩者的角落區（corner region）是錐形的（tapered），如第1C圖所示。錐形可能是繼承了下源極/汲極特徵82A的形狀的結果（參見第4C圖）。舉例來說，下源極/汲極特徵82A的上表面可以具有凸面（convex）（光滑或有角（angular））輪廓。當下源極/汲極特徵82A被介電結構800替換時，介電結構800可以繼承下源極/汲極特徵82A的形狀，包括其凸面輪廓。襯墊層810的最上表面與角落區的錐形端部之間的距離D 810C可以在約0.5nm至約3nm的範圍內。
在第1D圖中，在包括介電塊840而不是襯墊層810和核心層820的實施例中，介電塊840的上表面可以具有錐形的角落區。介電塊840的最上表面與角落區的錐形端部之間的距離D 840C可以在約0.5nm至約3nm的範圍內。
參照第1A圖，通道22A至22D各自包括半導體材料，例如矽或矽化合物，例如矽鍺等。通道22A至22D是奈米結構（例如：具有在幾奈米範圍內的尺寸），並且還可以各自具有細長形狀（elongated shape）並且在X方向上延伸。在一些實施例中，通道22A至22D各自具有奈米線（nano-wire；NW）形狀、奈米片（nano-sheet；NS）形狀、奈米管（nano-tube；NT）形狀或其他合適奈米級形狀。通道22A至22D的剖面輪廓可以是矩形、圓形、正方形、圓形、橢圓形、六邊形或其組合。
在一些實施例中，通道22A至22D的長度（例如：在X方向上測量的）可以彼此不同，例如由於在鰭片蝕刻製程期間逐漸變細（tapering）。在一些實施例中，通道22A的長度可以小於通道22B的長度。通道22A至22D各自可以不具有均勻的厚度，例如由於用於擴大通道22A至22D之間的間距（例如：在Z方向上測量）以增加閘極結構製程窗口的通道修整製程（channel trimming process）。舉例來說，每一個通道22A至22D的中間部分可以比每一個通道22A至22D的兩端部薄。這種形狀可以統稱為“狗骨（dog-bone）”形狀。
在一些實施例中，通道22A至22D之間的間距在約8奈米（nm）至約12nm的範圍內。在一些實施例中，通道22A至22D中的每一者的厚度（例如：在Z方向上測量）在約5nm至約8nm的範圍內。在一些實施例中，通道22A至22D中的每一者的寬度（例如：在Y方向上測量，未在第1A中顯示，與X-Z平面正交）為至少約8nm。
閘極結構200個別設置在通道22A至22D上方、之間和下方，如第1A圖所示。在一些實施例中，閘極結構200設置在用於N型裝置的矽通道或用於P型裝置的矽鍺通道D上方、之間和下方。在一些實施例中，如第12圖中詳細顯示，閘極結構200包括界面層（interfacial layer；IL）210、一或多個閘極介電層600、一或多個功函數調節層900和金屬核心層290。為了簡單起見，在第1A圖中僅顯示金屬核心層290和閘極介電層600。
當存在界面層210（其可以是通道22A至22D的材料（例如：氧化矽）的氧化物）時，界面層形成在通道22A至22D的暴露區域和鰭片32的頂表面上。界面層210促進閘極介電層600黏合到通道22A至22D。在一些實施例中，界面層210具有約5埃（Å）至約50埃（Å）的厚度。在一些實施例中，界面層210具有約10Å的厚度。具有太薄厚度的界面層210可能表現出空隙或黏合性能不足。太厚的界面層210消耗閘極填充窗口，這與如上所述的臨界電壓調節和電阻有關。在一些實施例中，界面層210摻雜有偶極子（dipole），例如鑭，用於臨界電壓調節。
在一些實施例中，閘極介電層600包括至少一種高k閘極介電材料，其可以指具有大於氧化矽的介電常數（k≈3.9）的高介電常數的介電材料。示例性的高k介電材料包括二氧化鉿（HfO 2）、氧化鉿矽（HfSiO）、氮氧化鉿矽（HfSiON）、氧化鉿鉭（HfTaO）、氧化鉿鈦（HfTiO）、氧化鉿鋯（HfZrO）、二氧化鋯（ZrO 2）、五氧化二鉭（Ta 2O 5）或其組合。在一些實施例中，閘極介電層600具有約5Å至約100Å的厚度。
在一些實施例中，閘極介電層600可以包括摻雜物，例如以一定濃度從三氧化二鑭（La 2O 3）、氧化鎂（MgO）、三氧化二釔（Y 2O 3）、二氧化鈦（TiO 2）、三氧化二鋁（Al 2O 3）、五氧化二鈮（Nb 2O 5）等驅入（drive）高k閘極介電質的金屬離子，或從三氧化二硼（B 2O 3）驅入高k閘極介電質的硼離子以實現臨界電壓調節。作為一個示例，對於N型電晶體裝置，較高濃度的鑭離子相對於具有較低濃度或沒有鑭離子的層降低了臨界電壓，而對於P型裝置則相反。在一些實施例中，某些電晶體裝置（例如：IO電晶體）的閘極介電層600沒有存在於某些其他電晶體裝置（例如：N型核心邏輯電晶體或P型IO電晶體）中的摻雜物。舉例來說，在N型IO電晶體中，需要相對高的臨界電壓，使得IO電晶體的高k介電層最好不含鑭離子，否則會降低臨界電壓。
在一些實施例中，閘極結構200進一步包括一或多個功函數金屬層，統稱為功函數金屬層900。當配置為NFET時，奈米結構裝置20A至20C的功函數金屬層900可以至少包括N型功函數金屬層、原位覆蓋層（in-situ capping layer）和氧阻擋層。在一些實施例中，N型功函數金屬層是或包括N型金屬材料，例如碳化鈦鋁（TiAlC）、鈦鋁（TiAl）、碳化鉭鋁（TaAlC）、鉭鋁（TaAl）等。原位覆蓋層形成在N型功函數金屬層上，並且可以包括氮化鈦（TiN）、氮化鉭矽（TaSiN）、氮化鉭（TaN）或其他合適材料。氧阻擋層形成在原位覆蓋層上以防止氧擴散到N型功函數金屬層中，氧擴散到N型功函數金屬層中將導致臨界電壓的不期望的偏移。氧阻擋層可以由可以阻止氧滲透到N型功函數金屬層的介電材料來形成，並且可以保護N型功函數金屬層免於進一步氧化。氧阻擋層可以包括矽、鍺、矽鍺（SiGe）或其他合適材料的氧化物。在一些實施例中，功函數金屬層900包括比所描述的那些更多或更少的層。
功函數金屬層900可以進一步包括一或多個阻障層（barrier layer），阻障層包括金屬氮化物，例如氮化鈦（TiN）、氮化鎢（WN）、氮化鉬（MoN）、氮化鉭（TaN）等。一或多個阻障層中的每一者可以具有約5Å至約20Å的範圍的厚度。包含一或多個阻障層提供了額外的臨界電壓調節靈活性。通常來說，每一個額外的阻障層增加臨界電壓。因此，對於NFET，較高臨界電壓裝置（例如：IO電晶體裝置）可以具有至少一個或多於兩個額外的阻障層，而較低臨界電壓裝置（例如：核心邏輯電晶體裝置）可以具有很少或沒有額外的阻障層。對於PFET，較高臨界電壓裝置（例如：IO電晶體裝置）可以具有很少或沒有額外的阻障層，而較低臨界電壓裝置（例如：核心邏輯電晶體裝置）可以具有至少一個或多於兩個額外的阻障層。在前面的討論中，臨界電壓是用幅度來描述的。作為示例，NFET IO電晶體和PFET IO電晶體在幅度方面可以具有相似的臨界電壓，但是極性相反，例如對於NFET IO電晶體是+1伏特，並且對於PFET IO電晶體是-1伏特。如此一來，因為每一個額外的阻障層以絕對值（例如：+0.1伏特/層）增加臨界電壓，這種增加導致NFET電晶體臨界電壓（幅度）增加和PFET電晶體臨界電壓（幅度）降低。
閘極結構200還包括金屬核心層290。金屬核心層290可以包括導電材料、例如鎢、鈷、釕、銥、鉬、銅、鋁或其組合。在通道22A至22D之間，金屬核心層290被一或多個功函數金屬層900圓環地（circumferentially）圍繞（在剖圖中），接著功函數金屬層900被閘極介電層600圓環地圍繞。閘極結構200還可以包括形成在一或多個功函數金屬層900和金屬核心層290之間的膠層（glue layer）以增加黏合。為了簡單起見，在第1A途中未具體顯示膠層。
奈米結構裝置20A至20D還可以包括設置在閘極介電層600和IL 210的側壁上的閘極間隔物41和內部間隔物74。內部間隔物74也設置在通道22A至22D之間。閘極間隔物41和內部間隔物74可以包括介電材料，例如低k材料，例如氮碳氧化矽（SiOCN）、氮氧化矽（SiON）、氮化矽（SiN）或碳氧化矽（SiOC）。在一些實施例中，存在一或多個額外的間隔物層以鄰接閘極間隔物41。
奈米結構裝置20A至20C可以進一步包括形成在源極/汲極特徵82B上方的源極/汲極接點120。源極/汲極接點120可以包括導電材料、例如鎢、釕、鈷、銅、鈦、氮化鈦、鉭、氮化鉭、銥、鉬、鎳、鋁或其組合。源極/汲極接點120可以被阻障層（未顯示）圍繞，例如氮化矽（SiN）或氮化鈦（TiN），這有助於防止或減少材料從源極/汲極接點120和材料擴散到源極/汲極接點120。還可以在源極/汲極特徵82B和源極/汲極接點120之間形成矽化物層，以降低源極/汲極接觸電阻。矽化物層包括鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他難熔金屬、稀土金屬或其合金。在一些實施例中，矽化物層的厚度（在Z方向上）在約0.5nm至約5nm的範圍內。在一些實施例中，源極/汲極接點120的高度可以在約1nm至約50nm的範圍內。
在一些實施例中，源極/汲極特徵82B藉由形成在隔離區36上方的混合鰭片94與其他源極/汲極特徵82B分開。在一些實施例中，隔離區36是淺溝槽隔離（“STI”）區。在一些實施例中，每一個混合鰭片94包括襯墊層95和填充層93。混合鰭片94藉由閘極結構200沿著X軸方向彼此分開。襯墊層95可以包括低k介電層，其包括氮化矽（SiN）、氮碳化矽（SiCN）、氮碳氧化矽（SiOCN）、碳氧化矽（SiOC）等。填充層93可以包括不同於襯墊層95的（或那些）低k介電材料。在一些實施例中，填充層93包括氮化矽（SiN）、氧化矽或其他相似材料。襯墊層95的頂表面可以在最上的奈米結構22A的頂部上方約0nm（例如：共平面）至約20nm。
某些奈米結構裝置20A至20D可以進一步包括層間介電質（interlayer dielectric；ILD）。ILD在上面討論的奈米結構裝置20A至20D的各種部件之間提供電性隔離，例如在源極/汲極接點120之間。蝕刻停止層可以在形成ILD之前形成，並且可以橫向定位在閘極間隔物41和ILD或源極/汲極接點120之間，並且垂直定位在ILD和源極/汲極特徵82B之間。在一些實施例中，蝕刻停止層是或包括氮化矽（SiN）、氮碳化矽（SiCN）、碳化矽（SiC）、碳氧化矽（SiOC）、氮碳氧化矽（SiOCN）、二氧化鉿（HfO 2）、二氧化鋯（ZrO 2）、氧化鋯鋁（ZrAlOx）、氧化鉿鋁（HfAlOx）、氧化鉿矽（HfSiOx）、三氧化二鋁（Al 2O 3）或其他合適材料。在一些實施例中，蝕刻停止層的厚度在約1nm至約5nm的範圍內。
圖13示出了根據本揭露的一或多個方面的用於從工件形成IC裝置或其一部分的方法1000的流程圖。方法10000僅僅是一個示例，並不旨在將本揭露內容限制在方法1000中明確說明的內容。可以在方法1000之前、期間和之後提供額外動作，並且對於方法的額外實施例，可以替換、消除或移動所描述的一些動作。為了簡單起見，此處並未詳細描述所有動作。下面結合根據方法1000的實施例的不同製程站點的第2A圖至第2B圖、第3A圖、第3B圖和第4A圖至第4D圖所示的工件的局部透視圖及/或剖面圖來描述方法1000。為了避免疑義，在所有圖式中，X方向垂直於Y方向，並且Z方向垂直於X方向和Y方向。值得注意的是，因為工件可以被製造成半導體裝置，所以工件可以根據內容的需要被稱為半導體裝置。
第2A圖至第10D圖是根據一些實施例的製造奈米FET的中間站點的透視圖。
在第2A圖和第2B圖中，提供了基板110。基板110可以是半導體基板，例如塊體半導體等，其可以是摻雜的（例如：具有P型或N型摻雜物）或未摻雜的。基板110的半導體材料可以包括矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或磷砷化鎵銦；或其組合。可以使用其他基板，例如單層、多層或梯度基板。
此外，在第2A圖中，在第一半導體層（例如：通道22的前驅物）和第二半導體層（例如：緩衝層24的前驅物）的交替層的基板110上方形成多層堆疊或“格柵（lattice）”。在一些實施例中，第一半導體層可以由適用於N型奈米FET的第一半導體材料形成，例如矽、碳化矽等，並且第二半導體層可以由適用於P型奈米FET的第二半導體材料形成，例如矽鍺等。多層堆疊的每一層可以使用化學氣相沉積（chemical vapor deposition；CVD）、原子層沉積（atomic layer deposition；ALD）、氣相磊晶（vapor phase epitaxy；VPE）、分子束磊晶（molecular beam epitaxy；MBE）等製程來磊晶成長 。
顯示了第一半導體層和第二半導體層中的每一者的三層。在一些實施例中，多層堆疊可以包括第一半導體層和第二半導體層中的每一者或兩者、或四者或更多者。儘管多層堆疊被顯示為包括第二半導體層作為最底層，但在一些實施例中，多層堆疊的最底層可以是第一半導體層。
由於第一半導體材料和第二半導體材料之間的高蝕刻選擇性，可以移除第二半導體材料的第二半導體層而不顯著移除第一半導體材料的第一半導體層，從而允許第一半導體層被圖案化以形成奈米FET的通道區。在一些實施例中，移除第一半導體層並且圖案化第二半導體層以形成通道區。高蝕刻選擇性允許移除第一半導體材料的第一半導體層，而不顯著移除第二半導體材料的第二半導體層，從而允許圖案化第二半導體層以形成奈米FET的通道區。
在第2A圖中，鰭片32形成在基板110中，並且奈米結構22、24形成在對應第13圖的動作1100的多層堆疊中。在一些實施例中，奈米結構22、24和鰭片32可以藉由在多層堆疊和基板110中蝕刻溝槽來形成。蝕刻可以是任何可接受的蝕刻製程，例如反應離子蝕刻（reactive ion etch；RIE）、中性束蝕刻（neutral beam etch；NBE）等或其組合。蝕刻可以是非等向性的。第一奈米結構22（以下也稱為“通道”）由第一半導體層形成，第二奈米結構24由第二半導體層形成。相鄰鰭片32和奈米結構22、24之間的距離（例如：在Y軸方向上）可以是約18nm至約100nm。IC裝置10的一部分在第2A圖中顯示，包括單一的鰭片32，以簡化示意。第2A圖至第2B圖、第3A圖、第3B圖和第4A圖至第4D圖中所示的方法1000可以擴展到任何數量的鰭片，並且不限於所示的一個鰭片32。
儘管在第2A圖中未顯示，但是可以在頂部第一半導體層上方形成氧化物層和硬罩幕層。在一些實施例中，氧化物層是墊氧化物層（pad oxide layer），並且硬罩幕層可以包括矽。在一些實施例中，硬罩幕層包括氮碳氧化矽（SiOCN）或另一合適矽基介電質。在一些實施例中，在硬罩幕層上方形成第二氧化物層（未顯示）。第二氧化物層的形成可以相似於氧化物層的形成。
鰭片32和奈米結構22、24可以藉由任何合適方法被圖案化。舉例來說，一或多個微影製程，包括雙重圖案化或多重圖案化製程，可以用於形成鰭片32和奈米結構22、24。通常來說，雙重圖案化或多重圖案化製程將微影和自我對準製程結合，從而允許間距小於使用單一、直接微影製程可獲得的間距。作為一種多重圖案化製程的示例，犧牲層可以在基板上方形成，並且使用微影製程被圖案化。使用自我對準製程在圖案化的犧牲層旁邊形成間隔物。接著移除犧牲層，並且接著可以使用剩餘的間隔物來圖案化鰭片32。
鰭片32可以具有直的垂直側壁，使得鰭片32及/或奈米結構22、24的寬度（例如：在Y軸方向上）在朝向基板110的方向上大抵相同（例如：Z軸方向）。在一些實施例中，鰭片32可以具有錐形側壁（tapered sidewall），使得奈米結構22、24中的每一者可以具有不同的寬度並且在形狀上是梯形的（trapezoidal）。
隔離區36（其可以是淺溝槽隔離（STI）區）形成相鄰於鰭片32，例如在Y軸方向上。隔離區36可以藉由在基板110、鰭片32和奈米結構22、24上方並且在相鄰的鰭片32和奈米結構22、24之間沉積絕緣材料來形成。絕緣材料可以是氧化物，例如氧化矽、氮化物等或其組合，並且可以藉由高密度電漿化學氣相沉積（high-density plasma CVD；HDP-CVD）、流動式化學氣相沉積（flowable CVD；FCVD）等或其組合形成。在一些實施例中，可以首先沿著基板110、鰭片32和奈米結構22、24的表面形成襯墊（未個別顯示）。此後，可以在襯墊上方形成填充材料（例如上面討論的那些）。絕緣材料可以沉積為具有在約10nm至約40nm範圍內的厚度的順應性層（conformal layer）。在相鄰的鰭片32靠近在一起的區域中（例如：小於約10nm的間隔），絕緣材料可以在相鄰的鰭片32之間的空間中合併（merge）。在相鄰的鰭片32分開較大距離（例如：大於約10nm，例如大於約50nm）的區域中，絕緣材料可能不會合併，並且可以沉積在鰭片32的側壁和基板110的上表面上，其間具有間隙。
隔離區36的絕緣材料可以接著經歷移除製程，例如回蝕製程，其中奈米結構22的頂表面由硬罩幕層保護。絕緣材料被凹陷以形成隔離區36。在凹陷操作之後，奈米結構22、24和鰭片32的上部可以從相鄰的隔離區36之間突出。隔離區36可以具有平坦、凸面、凹面或其組合的頂表面。在一些實施例中，隔離區36藉由可接受的蝕刻製程被凹陷，例如使用稀釋氫氟酸（dilute hydrofluoric acid；dHF）的氧化物移除，其對絕緣材料具有選擇性，並且使鰭片32和奈米結構22、24大抵不變。在隔離區36的回蝕之後，隔離區36的頂表面可以與鰭片32的頂表面或最接近基板110的奈米結構24的底表面共平面或大抵共平面。在一些實施例中，隔離區36的頂表面比（例如，更靠近襯底110）最接近基板110的奈米結構24的底表面低約3nm至約10nm的範圍內的距離。使隔離區36凹陷到略低於鰭片32的頂表面的準位可以有利於後續操作，例如形成第二混合鰭片和形成源極/汲極特徵82A、82B。
在一些實施例中，鰭片32及/或奈米結構22、24在介電層的溝槽中磊晶成長（例如：先蝕刻（etch first））。磊晶結構可以包括上面討論的交替的半導體材料，例如第一半導體材料和第二半導體材料。
可以在鰭片32、奈米結構22、24及/或隔離區36中形成適當的井（未個別顯示）。使用罩幕，可以在基板110的P型區中執行N型雜質注入，並且可以在基板110的N型區中執行P型雜質注入。示例性N型雜質可以包括磷、砷、銻等。示例性P型雜質可以包括硼、氟化硼、銦等。可以在注入之後執行退火以修復注入損傷並且活化P型及/或N型雜質。在一些實施例中，在鰭片32和奈米結構22、24的磊晶成長期間原位（in situ）摻雜可以避免個別的注入，儘管原位和注入摻雜可以一起使用。
在隔離區36的凹陷之後，在鰭片32及/或奈米結構22、24上形成冗餘閘極結構（或“犧牲柵極結構”），對應第13圖的動作1200。犧牲閘極層45形成在鰭片32及/或奈米結構22、24上方。犧牲閘極層45可以由相對於隔離區36具有高蝕刻選擇性的材料製成。犧牲閘極層45可以是導電、半導電或非導電材料，並且可以選自非晶矽、多晶矽（polysilicon）、多晶矽鍺（poly-SiGe）、金屬氮化物、金屬矽化物、金屬氧化物和金屬。犧牲閘極層45可以藉由物理氣相沉積（physical vapor deposition；PVD）、化學氣相沉積（CVD）、濺射沉積或用於沉積選定材料的其他技術來沉積。掩模層（其可以包括第一罩幕層和第二罩幕層）可以形成在犧牲閘極層45上方，並且可以包括氮化矽、氮氧化矽等。在一些實施例中，在犧牲閘極層45之前，在犧牲閘極層45和鰭片32及/或奈米結構22、24之間形成閘極介電層。
間隔物層41形成在罩幕層和犧牲閘極層45的側壁上方。根據一些實施例，間隔物層41由絕緣材料製成，例如氮化矽、氧化矽、氮碳化矽、氮氧化矽、氮碳氧化矽等，並且可以具有單層結構或包括複數介電層的多層結構。可以藉由在罩幕層和犧牲閘極層45上方沉積間隔物材料層來形成間隔物層41。在間隔物層41的沉積之後，可以在間隔物層41上方沉積第二間隔物層。在一些實施例中，第二間隔物層藉由在間隔物層41上方沉積多晶矽作為順應性層來形成。間隔物層41和第二間隔物層中的每一者可以沉積為單層或多層（例如：兩層）。在一些實施例中，省略了第二間隔物層。
在一些實施例中，在去除犧牲閘極層45之後交替地或額外地形成間隔物層41。在這樣的實施例中，犧牲閘極層45被移除，留下開口，並且間隔物層41可以藉由沿著開口的側壁順應性地塗佈（coating）間隔物層41的材料來形成。然後，在形成主動閘極（例如閘極結構200）之前，可以從對應最上通道（例如通道22A）的頂表面的開口的底部移除順應性地塗佈的材料。
在第3A圖和第3B圖中，執行蝕刻製程以蝕刻未被冗餘閘極結構覆蓋的突出的鰭片32及/或奈米結構22、24的複數部分，從而產生所示結構。凹陷可以是非等向性的，使得鰭片32的直接在冗餘閘極結構和間隔物層41下方的部分受到保護，並且不被蝕刻。根據一些實施例，凹陷的鰭片32的頂表面可以與隔離區36的頂表面大抵共平面。凹陷的鰭片32的頂表面可以低於隔離區36的頂表面。如第3A圖和第3B圖所示，藉由使鰭片32凹陷的蝕刻製程所形成的開口34延伸到鰭片32的上表面和最低奈米結構24的下表面下方由距離D 34所示的準位。在一些實施例中，距離D 34在約40nm至約100nm的範圍內。
在突出的翅片32和奈米結構22、24的凹陷之後，形成內部間隔物74，這也在第3A圖中顯示。執行選擇性蝕刻製程以使藉由間隔物層41中的開口暴露的奈米結構24的端部凹陷而大抵不侵蝕奈米結構22。在選擇性蝕刻製程之後，在移除的端部曾經所在的位置的奈米結構24中形成凹陷。
接著，形成內部間隔物層以填充由先前的選擇性蝕刻製程所形成的奈米結構24中的凹陷。內部間隔物層可以是藉由合適沉積方法形成（例如PVD、CVD、ALD等）的合適介電材料（例如氮碳化矽（SiCN）、氮碳氧化矽（SiOCN）等）。執行蝕刻製程，例如非等向性蝕刻製程，以移除設置在奈米結構24中的凹陷外的內部間隔物層的部分。內部間隔物層的剩餘部分（例如：設置在奈米結構24中的凹陷內的部分）形成內部間隔物74。得到的結構在第3A圖中顯示。
第4A圖至第4D圖顯示了對應第13圖的動作1300和1400的源極/汲極特徵82A、82B的形成。在所示實施例中，源極/汲極特徵82A、82B由磊晶材料磊晶成長。在一些實施例中，源極/汲極特徵82A、82B在相應的通道22中施加應力，從而提高效能。形成源極/汲極特徵82A、82B使得每一個冗餘閘極結構設置在相應相鄰的源極/汲極特徵82A、82B對之間。在一些實施例中，間隔物層41將源極/汲極特徵82B與犧牲柵極層45分開適當的橫向距離，以防止電性橋接至所得裝置的後續形成的閘極（例如：宅極結構200）。
源極/汲極特徵82A、82B包括下源極/汲極特徵82A和上源極/汲極特徵82B。在對應第13圖的動作1300的第一形成操作中形成下源極/汲極特徵82A。在一些實施例中，下源極/汲極特徵82A包括任何可接受的磊晶成長半導體材料。在一些實施例中，下源極/汲極特徵82A包括任何可接受的磊晶成長半導體材料，例如矽、碳化矽（SiC）、磷碳化矽（SiCP）、矽磷（SiP）、矽鍺（SiGe）、矽鍺硼（SiGeB）、鍺（Ge）、鍺錫（GeSn）、其組合等。通常來說，下源極/汲極特徵82A的材料對鰭片32的材料具有蝕刻選擇性，並且不同於鰭片32的材料。因此，當鰭片32是矽時，下源極/汲極特徵82A可以是矽鍺（SiGe）或不同於矽的另一合適材料。在一些實施例中，下源極/汲極特徵82A是大抵或完全不含摻雜物的矽鍺（SiGe）。
在後續的操作中（參見第8A圖至第8D圖）用介電結構800替代下源極/汲極特徵82A以禁用多個通道22。舉例來說，如第4A圖所示，奈米結構裝置20E具有延伸到最低的通道22上方的高度的下源極/汲極特徵82A，並且奈米結構裝置20F具有延伸到與鰭片32的頂部大抵相同或略高並且低於最低的通道22的高度的下源極/汲極特徵82A。為了在相同晶圓或相同積體電路晶粒上形成不同高度的下源極/汲極特徵82A，可以在不同操作中形成奈米結構裝置20E、20F的下源極/汲極特徵82A。舉例來說，奈米結構裝置20E可以被掩蔽（masked）而奈米結構裝置20F的下源極/汲極特徵82A被磊晶成長，並且奈米結構裝置20F可以被掩蔽（masked）而奈米結構裝置20E的下源極/汲極特徵82A被磊晶成長。對於第1A圖的IC裝置10，可以使用三個罩幕以在三個不同高度形成奈米結構裝置20A至20C的下源極/汲極特徵82A。用於形成下源極/汲極特徵82A的罩幕的數量通常可以與晶圓中包括的奈米結構層22的數量約相同。
在形成下源極/汲極特徵82A之後，對應第13圖的動作1400，在下源極/汲極特徵82A上形成上源極/汲極特徵82B。在下源極/汲極特徵82A上形成上源極/汲極特徵82B（例如矽鍺（SiGe）的半導體）為改進了上源極/汲極特徵82B的磊晶成長。舉例來說，在下源極/汲極特徵82A和上源極/汲極特徵82B之間形成很少或沒有空隙，使得減少或消除了由於位錯引起的應力損失。上源極/汲極特徵82B的形成可以在不同於第一形成操作的第二形成操作中執行。舉例來說，第二形成操作可以包括與第一形成操作不同的前驅物氣體。
上源極/汲極特徵82B通常包括與下源極/汲極特徵82A不同的材料。對於N型裝置，在一些實施例中，上源極/汲極特徵82B可以包括在通道區中施加拉伸應變（tensile strain）的材料，例如矽、碳化矽（SiC）、磷碳化矽（SiCP）、矽磷（SiP）等。在一些實施例中，N型裝置的上源極/汲極特徵82B包括摻雜有N型摻雜物的矽。根據某些實施例，當形成P型裝置時，上源極/汲極特徵82B包括在通道區中施加壓縮應變（compressive strain）的材料，例如矽鍺（SiGe）、矽鍺硼（SiGeB）、鍺（Ge）、鍺錫（GeSn）等。在一些實施例中，P型裝置的上源極/汲極特徵82B包括摻雜有P型摻雜物的矽鍺（SiGe）。
上源極/汲極特徵82B可以具有從鰭片的相應表面凸起（raised）的表面並且可以具有刻面（facet）。在一些實施例中，相鄰的上源極/汲極特徵82B可以合併以形成與兩個相鄰鰭片32相鄰的單一個上源極/汲極特徵82B。通常來說，藉由包含混合鰭片94來防止相鄰上源極/汲極特徵82B的合併。當需要合併時，在相鄰的上源極/汲極特徵82B之間可以省略混合鰭片94，使得相鄰的上源極/汲極特徵82B的成長不會受到與其相鄰的混合鰭片94的存在的阻擋（例如：約束（constrained））。上源極/汲極特徵82B可以具有在Y軸方向上接觸混合鰭片94的橫向側壁。
上源極/汲極特徵82B可以被注入摻雜物，接著進行退火。上源極/汲極特徵82B可以具有在約10 19cm -3和約10 21cm -3之間的雜質濃度。用於上源極/汲極特徵82B的N型及/或P型雜質可以是先前討論的任何雜質。在一些實施例中，上源極/汲極特徵82B在成期間被原位摻雜。
第11A圖顯示了原位形成下源極/汲極特徵82A和上源極/汲極特徵82B的實施例。在一些實施例中，下源極/汲極特徵82A在腔室（chamber）形成（例如：磊晶成長）。在形成下源極/汲極特徵82A之後，無需從腔室移除IC裝置10，在腔室中形成（例如：磊晶成長）上源極/汲極特徵82B。在一些實施例中，在形成奈米結構裝置20E的下源極/汲極特徵82A和上源極/汲極特徵82B之後，可以移除保護其他奈米結構裝置（例如：奈米結構裝置20F）的罩幕，並且可以形成保護奈米結構裝置20E的第二罩幕。接著可以在暴露奈米結構裝置20F並且保護奈米結構裝置20E的情況下重複用於形成下源極/汲極特徵82A和上源極/汲極特徵82B的上述操作。
第11A圖還顯示了應力路徑300。藉由如所述形成下源極/汲極特徵82A和上源極/汲極特徵82B，而不是在下源極/汲極特徵82A和上源極/汲極特徵82B之間使用介電阻擋層，應力路徑300是不間斷的並且可以影響所有通道22。如此一來，因為下源極/汲極特徵82A，PFET的通道22透過下源極/汲極特徵82A和上源極/汲極特徵82B從基板110受到應力。在犧牲閘極層45被閘極結構200替代的後續替換閘極操作中，應力效應被閘極結構200鎖定，可以接著移除下源極/汲極特徵82A而不會顯著損失應力。當下源極/汲極特徵82A和上源極/汲極特徵82B原位形成時，可以存在應力路徑300，如第11A圖所示，並且當下源極/汲極特徵82A和上源極/汲極特徵82B非原位（ex-situ）形成（例如：IC裝置10在下源極/汲極特徵82A和上源極/汲極特徵82B的形成之間從腔室中移除）時也可能存在。
在第5A圖至第5D圖中，對應第13圖的動作1500，在移除犧牲閘極層45之後形成閘極結構200，並且形成源極/汲極接點120以建立與上源極/汲極特徵82B的電性連接。
在一些實施例中，接點蝕刻停止層（contact etch stop layer；CESL）形成為覆蓋閘極間隔物41、混合鰭片和上源極/汲極特徵82B的順應性層。CESL可以是介電材料層，並且可以包括氮化矽或其他合適材料。在一些實施例中，CESL是或包括氮化矽（SiN）、氮碳化矽（SiCN）、碳化矽（SiC）、碳氧化矽（SiOC）、氮碳氧化矽（SiOCN）、二氧化鉿（HfO 2）、二氧化鋯（ZrO 2）、氧化鋯鋁（ZrAlOx）、氧化鉿鋁（HfAlOx）、氧化鉿矽（HfSiOx）、三氧化二鋁（Al 2O 3）、其組合或其他合適材料。在一些實施例中，CESL的厚度在約1nm至約5nm的範圍內。
在一些實施例中，接著形成層間介電質（ILD）。最初，ILD可以覆蓋犧牲閘極層45、混合鰭片和源極/汲極特徵82B。接著可以移除ILD的多餘材料。ILD可以包括適當的介電材料，例如氧化矽（SiO）、氮化矽（SiN）、碳化矽（SiC）、氮碳氧化矽（SiOCN）、碳氧化矽（SiOC）、氮碳化矽（SiCN）、氧化鋁（AlO）、氮氧化鋁（AlON）、矽化鋯（ZrSi）、氧化鋯（ZrO）、氮化鋯（ZrN）、氧化鋯鋁（ZrAlO）、氧化鑭（LaO）、氧化鉿（HfO）、矽化鉿（HfSi）、氧化釔（YO）、氧化鈦（TiO）、氧化鉭（TaO）、碳氮化鉭（TaCN）、氧化鋅（ZnO）、其組合或其他合適介電材料。
藉由移除奈米結構24、罩幕層（當存在時）和犧牲閘極層45來釋放通道22。可以執行平坦化製程（例如化學機械研磨（Chemical-Mechanical Polishing；CMP））以平整犧牲閘極層45、ILD、CESL和閘極間隔物層41的頂表面。當罩幕層存在於犧牲閘極層45上方時，平坦化製程也可以移除罩幕層。因此，犧牲柵極層45的頂表面被暴露。
接著，在蝕刻製程中去除犧牲閘極層45，從而形成凹陷。在一些實施例中，犧牲閘極層45藉由非等向性乾式蝕刻製程移除。例如，蝕刻製程可以包括使用選擇性蝕刻犧牲閘極層45而不蝕刻間隔物層41、CESL和ILD的反應氣體的乾式蝕刻製程。當蝕刻犧牲閘極層45時，冗餘閘極介電質在存在時可以用作蝕刻停止層。在部分移除犧牲閘極層45直到閘極介電層之後，閘極介電層被暴露。
閘極介電層的暴露上部藉由合適的蝕刻操作移除。在用於移除閘極介電層的暴露上部的相同蝕刻操作中，或在不同（例如：後續）蝕刻操作中，可以修整閘極間隔物層41和混合鰭片。可以藉由等向性蝕刻操作來執行閘極間隔物層41的修整。
在修整閘極間隔物層41之後，並且在犧牲閘極層45的剩餘部分暴露的情況下，執行移除犧牲閘極層45的剩餘部分的另一蝕刻操作。在此中間站點，可以完全移除犧牲閘極層45。
接著移除奈米結構24以釋放奈米結構22。在移除奈米結構24之後，奈米結構22形成水平延伸的複數奈米片（例如：平行於基板110的主要上表面；例如：在X-Y平面中）。奈米片可以統稱為所形成的奈米結構裝置的通道22。
在一些實施例中，完全移除冗餘閘極介電質，以暴露奈米結構22、24。藉由使用對奈米結構24的材料具有選擇性的蝕刻劑的選擇性蝕刻製程移除奈米結構24，使得奈米結構24被移除而大抵不侵蝕奈米結構22。在一些實施例中，蝕刻製程為使用蝕刻氣體和可選地載流氣體（carrier gas）的等向性蝕刻製程，其中蝕刻氣體包括氟（F 2）和氫氟酸（HF），並且載流氣體可以是惰性氣體，例如氬氣（Ar）、氦氣（He）、氮氣（N 2）、其組合等。
在一些實施例中，移除奈米結構24並且圖案化奈米結構22以形成PFET和NFET兩者的通道區。然而，在一些實施例中，可以移除奈米結構24和可以圖案化奈米結構22以形成NFET的通道區，並且可以移除奈米結構22和可以圖案化奈米結構24以形成PFET的通道區。在一些實施例中，可以移除奈米結構22和可以圖案化奈米結構24以形成NFET的通道區，並且可以移除奈米結構24和可以圖案化奈米結構22以形成PFET的通道區。在一些實施例中，可以移除奈米結構22並且可以圖案化奈米結構24以形成PFET和NFET兩者的通道區。
在一些實施例中，奈米結構22藉由進一步的蝕刻製程被重新成形（reshaped）（例如：減薄）以改善閘極填充窗口。可以藉由對奈米結構22具有選擇性的等向性蝕刻製程來執行重新成形。在重新成形之後，奈米結構22可以呈現狗骨形狀，其中奈米結構22的中間部分沿著X軸方向比奈米結構22的周圍部分薄。
在移除奈米結構24之後，形成替換的閘極結構200。第12圖是替換的閘極結構200沿著Y-Z平面的詳細示意圖。閘極結構200通常包括界面層（IL，或下面的“第一IL”）210、至少一個閘極介電層600、功函數金屬層900和金屬核心層290。在一些實施例中，每一個替換的閘極結構200進一步包括第二界面層240或第二功函數層700中的至少一者。
參照第12圖，在一些實施例中，第一IL 210包括基板110的半導體材料的氧化物，例如氧化矽。在其他實施例中，第一IL 210可以包括另一合適類型的介電材料。第一IL 210的厚度在約5埃和約50埃之間的範圍內。
仍然參照第12圖，閘極介電層600形成在第一IL 210上方。在一些實施例中，使用原子層沉積（ALD）製程來形成閘極介電層600以精確控制沉積的閘極介電層600的厚度。在一些實施例中，使用約40和80個之間的沉積循環在約200攝氏溫度和約300攝氏溫度之間的溫度範圍內執行ALD製程。在一些實施例中，ALD製程使用四氯化鉿（HfCl 4）及/或水（H 2O）作為前驅物。這種ALD製程可以將閘極介電層600形成為具有在約10埃和約100埃之間的範圍內的厚度。
在一些實施例中，閘極介電層600包括高k介電材料，其可以指具有大於氧化矽的介電常數（k≈3.9）的高介電常數的介電材料。示例性的高k介電材料包括二氧化鉿（HfO 2）、氧化鉿矽（HfSiO）、氮氧化鉿矽（HfSiON）、氧化鉿鉭（HfTaO）、氧化鉿鈦（HfTiO）、氧化鉿鋯（HfZrO）、二氧化鋯（ZrO 2）、五氧化二鉭（Ta 2O 5）或其組合。在其他實施例中，閘極介電層600可以包括非高k介電材料，例如氧化矽。在一些實施例中，閘極介電層600包括多於一層的高k介電層，其中至少一層包括摻雜物，例如鑭、鎂、釔等，其可以藉由退火製程驅入以修改奈米結構裝置20A至20E的臨界電壓。
進一步參照第12圖，在閘極介電層600上形成第二IL 240，並且在第二IL 240上形成第二功函數層700。第二IL 240促進閘極介電層600上更好的金屬閘極黏合。在許多實施例中，第二IL 240進一步為閘極結構200提供改進的熱穩定性，並且用於限制金屬雜質從功函數金屬層900及/或第二功函數層700擴散到閘極介電層600中。在一些實施例中，第二IL 240的形成藉由首先在閘極介電層600上沉積高k覆蓋層（為了簡單起見未顯示）來完成。在各種實施例中，高k覆蓋層包括以下中的一或多者：氮氧化鉿矽（HfSiON）、氧化鉿鉭（HfTaO）、氧化鉿鈦（HfTiO）、氮氧化鉿鋁（HfAlON）、氧化鉿鋯（HfZrO）或其他合適材料。在一個具體實施例中，高k覆蓋層包括氮化鈦矽（TiSiN）。在一些實施例中，高k覆蓋層藉由使用約40至100個沉積循環在約400攝氏溫度至約450攝氏溫度的溫度內的ALD來沉積。接著執行熱退火以形成第二IL 240，在一些實施例中，第二IL 240可以是或包括氮氧化鈦矽（TiSiNO）。在藉由熱退火形成第二IL 240之後，可以循環執行具有人工智能（artificial intelligence；AI）控制的原子層蝕刻（atomic layer etch；ALE）以移除高k覆蓋層，而大抵不移除第二IL 240。每一個循環可以包括五氯化鎢（WCl 5）的第一個脈衝，接著是氬氣（Ar）吹掃（purge），接著是氧氣（O 2）的第二個脈衝，接著是另一個氬氣（Ar）吹掃。移除高k覆蓋層以增加閘極填充窗口，以藉由金屬閘極圖案化進一步調節多臨界電壓（multiple threshold voltage）。
進一步在第12圖中，根據一些實施例，在形成第二IL 240並且移除高k覆蓋層之後，第二功函數層700可選地形成在閘極結構200上。第二功函數層700是或包括金屬氮化物，例如氮化鈦（TiN）、氮化鎢（WN）、氮化鉬（MoN）、氮化鉭（TaN）等。在一個具體實施例中，第二功函數層700是氮化鈦（TiN）。第二功函數層700可以具有約5Å至約20Å的範圍內的厚度。包含第二功函數層700提供了額外的臨界電壓調節靈活性。通常來說，第二功函數層700增加了NFET電晶體裝置的臨界電壓，並且降低了PFET電晶體裝置的臨界電壓（幅度）。
在一些實施例中，可以包括N型功函數金屬層、原位覆蓋層或氧阻擋層中的至少一者的功函數金屬層900形成在第二功函數層700上。N型功函數金屬層是或包括N型金屬材料，例如碳化鈦鋁（TiAlC）、鈦鋁（TiAl）、碳化鉭鋁（TaAlC）、鉭鋁（TaAl）等。N型功函數金屬層可以藉由一或多個沉積方法形成，例如CVD、PVD、ALD、電鍍及/或其他合適方法，並且具有約10Å至20Å之間的厚度。原位覆蓋層形成在N型功函數金屬層上。在一些實施例中，原位覆蓋層是或包括氮化鈦（TiN）、氮化鈦矽（TiSiN）、氮化鉭（TaN）或另一合適材料，並且具有約10Å至20Å之間的厚度。氧阻擋層形成在原位覆蓋層上以防止氧擴散到N型功函數金屬層中，氧擴散到N型功函數金屬層中將導致臨界電壓的不期望的偏移。氧阻擋層由可以阻止氧滲透到N型功函數金屬層的介電材料來形成，並且可以保護N型功函數金屬層免於進一步氧化。氧阻擋層可以包括矽、鍺、矽鍺（SiGe）或其他合適材料的氧化物。在一些實施例中，氧阻擋層使用ALD形成，並且具有約10Å至約20Å之間的厚度。
第12圖進一步顯示了金屬核心層290。在一些實施例中，在功函數金屬層的氧阻擋層和金屬核心層290之間形成膠層（未個別顯示）。膠層可以促進及/或增強金屬核心層290和功函數金屬層900之間的黏合。在一些實施例中，膠層可以使用ALD由金屬氮化物形成，例如氮化鈦（TiN）、氮化鉭（TaN）、氮化鉬（MoN）、氮化鎢（WN）或其他合適材料。在一些實施例中，膠層的厚度在約10Å至約25Å之間。金屬核心層290可以形成在膠層上，並且可以包括導電材料，例如鎢、鈷、釕、銥、鉬、銅、鋁或其組合。在一些實施例中，金屬核心層290可以使用例如CVD、PVD、電鍍及/或其他合適製程的方法來沉積。在一些實施例中，接縫（seam）510（其可以是氣隙（air gap））在通道22A至22D之間垂直地形成在金屬核心層290中。在一些實施例中，金屬核心層290順應性地沉積在功函數金屬層900上。由於在順應性沉積期間側壁沉積薄膜合併，可能形成接縫510。在一些實施例中，接縫510不存在於相鄰的通道22A至22D之間。
進一步參照第5A圖至第5D圖，在形成閘極結構200之後，可以形成覆蓋層，其可以被稱為自我對準覆蓋（self-aligned capping；SAC）層。SAC層可以藉由合適沉積製程由介電材料形成。SAC層的介電材料可以包括氧化矽（SiO）、氮化矽（SiN）、碳化矽（SiC）、氮碳氧化矽（SiOCN）、碳氧化矽（SiOC）、氮碳化矽（SiCN）、氧化鋁（AlO）、氮氧化鋁（AlON）、矽化鋯（ZrSi）、氧化鋯（ZrO）、氮化鋯（ZrN）、氧化鋯鋁（ZrAlO）、氧化鑭（LaO）、氧化鉿（HfO）、矽化鉿（HfSi）、氧化釔（YO）、氧化鈦（TiO）、氧化鉭（TaO）、碳氮化鉭（TaCN）、氧化鋅（ZnO）、其組合等。SAC層可以藉由CVD、ALD或其他合適製程形成。SAC層在後續操作中形成源極/汲極接點120期間保護下方的閘極結構200。
源極/汲極接點120可以在形成SAC層之後形成。在一些實施例中，在ILD、CESL和SAC層上方形成一或多個罩幕，並且透過罩幕蝕刻ILD的暴露部分以在ILD中形成開口。接著藉由合適沉積操作，例如PVD、CVD、ALD或其他合適沉積操作，在開口中形成源極/汲極接點120。在一些實施例中，在形成源極/汲極接點120之前修整由開口暴露的CESL的部分以增加用於沉積源極/汲極接點120的材料的空間。
源極/汲極接點120可以包括導電材料，例如鎢、釕、鈷、銅、鈦、氮化鈦、鉭、氮化鉭、銥、鉬、鎳、鋁或其組合。在一些實施例中，在沉積源極/汲極接點120之前沉積一或多個阻障層（未顯示），例如氮化矽（SiN）或氮化鈦（TiN），這可以防止或減少材料從源極/汲極接點120擴散和材料擴散到源極/汲極接點120中。還可以在源極/汲極特徵82B和源極/汲極接點120之間形成矽化物層，以降低源極/汲極接觸電阻。矽化物層可以包括鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他難熔金屬、稀土金屬或其合金。在一些實施例中，矽化物層的厚度（在Z方向上）在約0.5nm至約5nm的範圍內。在一些實施例中，源極/汲極接點120的高度可以在約1nm至約50nm的範圍內。
在第6A圖至第6D圖中，在形成第5A圖至第5D圖中的閘極結構200和源極/汲極接點120之後，藉由減薄或移除基板110來暴露下源極/汲極特徵82A。減薄或移除可以是或包括研磨（grinding）、CMP、蝕刻、其組合等。在一些實施例中，基板110藉由CMP從背面減薄。
在第7A圖至第7D圖中，在暴露下源極/汲極特徵82A之後，藉由移除下源極/汲極特徵82A來形成開口78，對應第13圖的動作1600。在一些實施例中，下源極/汲極特徵82A藉由一或多個蝕刻操作來移除。舉例來說，可以執行移除下源極/汲極特徵82A的材料而大抵不會侵蝕鰭片32、內部間隔物74、通道22和上源極/汲極特徵82B的等向性蝕刻操作。下源極/汲極特徵82A的移除暴露了奈米結構裝置20E的最下的通道22。因此，奈米結構裝置20E的最下的通道22不再物理連接至上源極/汲極特徵82B。
在一些實施例中，在移除下源極/汲極特徵82A的蝕刻操作之前，上源極/汲極特徵82B的摻雜物可以遷移到下源極/汲極特徵82A中。因此，摻雜物濃度可以是從上源極/汲極特徵82B的高摻雜物濃度到下源極/汲極特徵82A的低摻雜物濃度的梯度。由於下源極/汲極特徵82A和上源極/汲極特徵82B之間的蝕刻選擇性取決於下源極/汲極特徵82A和上源極/汲極特徵82B中的相對摻雜物濃度，在移除下源極/汲極特徵82A的蝕刻操作之後，上源極/汲極特徵82B的具有摻雜物濃度梯度的區域可以存在於上源極/汲極特徵82B的遠離源極/汲極接點120的端部（例如：在移除基板110之前靠近基板110的端部）。
在第8A圖至第8D圖中，在移除下源極/汲極特徵82A之後，介電結構800形成在開口78中，對應第13圖的動作1700。介電結構800可以是單層或可以包括多層。舉例來說，如第8A圖所示，襯墊層810可以形成為鰭片32、上源極/汲極特徵82B、內部間隔物74和任何暴露通道22的暴露表面上的順應性層。如第8C圖和第8D圖所示，襯墊層810形成為隔離區36的暴露表面上的順應性層，並且可選地形成在襯墊層95的暴露表面上（例如：襯墊層810可以不與第8D圖中的襯墊層95接觸）。在一些實施例中，襯墊層810是藉由合適的沉積操作沉積的介電層，例如PVD、CVD、ALD等。襯墊層810可以是或包括氧化矽（SiO）、氮碳氧化矽（SiOCN）、氮氧化矽（SiON）、氮化矽（SiN）等。襯墊層810可以形成為約3nm至5nm的厚度。在一些實施例中，襯墊層810是含氮材料，例如氮化矽（SiN）、氮碳氧化矽（SiOCN）等。在形成襯墊層810之後，可以在襯墊層810上形成核心層820。核心層820可以是或包括氧化矽（SiO）、氮碳氧化矽（SiOCN）、氮氧化矽（SiON）、氮化矽（SiN）等。核心層820可以包括與襯墊層810不同的材料。在一些實施例中，一或多個層介於襯墊層810和核心層820之間。在一些實施例中，如第1B圖所示，介電結構800包括為單層（monolayer）的介電塊840。在一些實施例中，核心層820的上表面可以在隔離區36的上表面上方的準位、在隔離區36的上表面的準位或在隔離區36的上表面下方的準位。
在第9A圖至第9D圖中，在形成介電結構800之後，執行可選的第二減薄或移除操作以移除鰭片32和在閘極結構200的底表面下方的介電結構800的部分。可選的第二減薄或移除操作也可以稱為去地（de-mesa）操作。在一些實施例中，可選的第二減薄或移除操作可以是或包括CMP、研磨、蝕刻等。可選的第二減薄或移除操作可以在閘極結構200、內部間隔物74或兩者上停止。在可選的第二減薄或移除操作之後，閘極結構200、內部間隔物74和介電結構800的下表面可以大抵共平面。在一些實施例中，奈米結構裝置20F的襯墊層810被完全移除。在一些實施例中，襯墊層810被修整（例如：部分移除）。在一些實施例中，與上源極/汲極特徵82B接觸的襯墊層810的水平部分在可選的第二減薄或移除操作之後大抵或完全完好無損。在一些實施例中，藉由第二減薄操作移除或完全移除隔離區36。
在第10A圖至第10D圖中，在減薄或移除在閘極結構200的底表面下方的鰭片32和介電結構800的部分之後，在閘極結構200、內部間隔物74、介電結構800、混合鰭片94和上源極/汲極特徵82B的暴露表面（如果暴露的話）上形成介電層830。介電層830可以是蝕刻停止層。介電層830的形成可以包括沉積操作，例如PVD、CVD和ALD等。介電層830可以是或包括氧化矽（SiO）、氮碳氧化矽（SiOCN）、氮氧化矽（SiON）、氮化矽（SiN）等。在形成介電層830之後，可以在介電層830上形成背面電路、電性互連結構或兩者。舉例來說，可以透過介電結構800和介電層830形成背面通孔，以形成從奈米結構裝置（例如：奈米結構裝置20E）的背面到上源極/汲極特徵82B的電性連接。
實施例可以提供優點。介電結構800從晶圓的背面形成，用於減少通道22。在NFET和PFET區域中的相同晶圓或晶粒上，通道22的減少是在沒有由上源極/汲極特徵82B中的錯位引起的PFET應力損失的情況下完成的。因此，減少了應力損失，並且不同的奈米結構裝置可以具有不同數量的啟用（或禁用）通道22。
根據至少一個實施例，一種半導體裝置之形成方法包括：在基板上形成第一裝置，包括：在基板上方形成複數半導體層的垂直堆疊；形成圍繞垂直堆疊的一部分的犧牲閘極結構；藉由使垂直堆疊凹陷來形成相鄰於犧牲閘極結構的第一開口；在第一開口中形成第一磊晶層；在第一磊晶層上的第一開口中形成第二磊晶層；移除犧牲閘極結構；形成圍繞半導體層的閘極結構；藉由從基板的背面減薄基板來暴露第一磊晶層；藉由使第一磊晶層凹陷來形成第二開口；以及在第二開口中形成介電結構。
在一些實施例中，第一磊晶層和第二磊晶層原位形成。
在一些實施例中，第一磊晶層形成為大抵不具有摻雜物。
在一些實施例中，第二磊晶層中的摻雜物濃度高於第一磊晶層中的摻雜物濃度。
在一些實施例中，移除犧牲閘極結構的操作在移除第一磊晶層的操作之前。
在一些實施例中，半導體裝置之形成方法更包括藉由形成介電結構來禁用半導體層之至少一者。
在一些實施例中，半導體裝置之形成方法更包括禁用基板上的第二裝置的複數半導體層，第二裝置具有與在第一裝置中被禁用的半導體層不同數量的被禁用半導體層。
在一些實施例中，形成介電結構的操作包括：形成襯墊層；以及在襯墊層上形成核心層。
在一些實施例中，半導體裝置之形成方法更包括從背面形成介電層，介電層覆蓋介電結構。
在一些實施例中，形成第二開口的操作包括將第二開口形成到與半導體層的最頂禁用片材具有偏移的準位，偏移在約2奈米至約5奈米的範圍內。
根據至少一個實施例，一種半導體裝置包括複數半導體奈米結構的垂直堆疊、閘極結構、第一磊晶區和介電結構。閘極結構圍繞半導體奈米結構。第一磊晶區橫向鄰接半導體奈米結構中的第一半導體奈米結構。介電結構橫向鄰接半導體奈米結構中的第二半導體奈米結構，並且垂直鄰接第一磊晶區。
在一些實施例中，介電結構包括：襯墊層，在第二半導體奈米結構和第一磊晶區的複數表面上；以及核心層，在襯墊層上。
在一些實施例中，襯墊層具有在約3奈米至約5奈米的範圍內的厚度。
在一些實施例中，襯墊層的第一剖面輪廓為U形。
在一些實施例中，襯墊層的一第二剖面輪廓包括複數錐形角，第二剖面輪廓大抵垂直於第一剖面輪廓。
在一些實施例中，半導體裝置更包括介電層，介電層與襯墊層、核心層、以及閘極結構接觸。
在一些實施例中，半導體裝置更包括內部間隔物，內部間隔物橫向在閘極結構和介電結構之間。
根據至少一個實施例，一種半導體裝置包括第一裝置和從第一裝置橫向偏移的第二裝置。第一裝置包括：複數第一奈米結構的第一垂直堆疊；圍繞第一奈米結構的第一閘極結構；橫向鄰接第一奈米結構的第一磊晶區；以及橫向鄰接第一奈米結構，並且延伸到在第一奈米結構的第一數量上方的第一準位的第一介電結構。第二裝置包括：複數第二奈米結構的第二垂直堆疊；圍繞第二奈米結構的第二閘極結構；以及橫向鄰接第二奈米結構的第二磊晶區。半導體裝置更包括第二介電結構，其橫向鄰接第二奈米結構，並且延伸到在第二奈米結構的第二數量上方的第二準位，第二數量不同於第一數量。
在一些實施例中，第一磊晶區鄰接第一奈米結構的至少三者，並且第二磊晶區鄰接第二奈米結構的兩者或更少者。
在一些實施例中，半導體裝置更包括背面電路，背面電路透過第一介電結構電性連接至第一磊晶區。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
10:積體電路裝置 20A:奈米結構裝置、第一奈米結構裝置 20B:奈米結構裝置、第二奈米結構裝置 20C:奈米結構裝置、第三奈米結構裝置 20D:奈米結構裝置 22:通道、奈米結構、奈米結構層 22A:通道、半導體通道、奈米結構、最上通道 22B:通道、半導體通道 22C:通道、半導體通道 22D:通道、半導體通道、最底通道 74:內部間隔物 82B:源極/汲極特徵、上源極/汲極特徵 120:源極/汲極接點 200:閘極結構 600:閘極介電層 800:介電結構 810:襯墊層 820:核心層 830:介電層 840:介電塊 D 800T:距離 D 810C:距離 D 840C:距離 24:緩衝層、奈米結構 32:半導體鰭片、鰭片結構、鰭片 36:隔離區 41:閘極間隔物、間隔物層、閘極間隔物層 45:犧牲閘極層 110:基板 34:開口 D 34:距離 82A:源極/汲極特徵、下源極/汲極特徵 20E:奈米結構裝置 20F:奈米結構裝置 93:填充層 94:混合鰭片 95:襯墊層 78:開口 300:應力路徑 210:界面層、第一界面層 240:第二界面層 700:第二功函數層 900:功函數調節層、功函數金屬層 510:接縫 290:金屬核心層 1000:方法 1100~1700:動作
本揭露實施例可透過閱讀以下之詳細說明以及範例並配合相應之圖式以更詳細地了解。需要注意的是，依照業界之標準操作，各種特徵部件並未依照比例繪製。事實上，為了清楚論述，各種特徵部件之尺寸可以任意地增加或減少。 第1A圖、第1B圖、第1C圖、以及第1D圖是根據本揭露實施例之IC裝置的一部分的透視和剖面側視圖。 第2A圖、第2B圖、第3A圖、第3B圖、第4A圖、第4B圖、第4C圖、第4D圖、第5A圖、第5B圖、第5C圖、第5D圖、第6A圖、第6B圖、第6C圖、第6D圖、第7A圖、第7B圖、第7C圖、第7D圖、第8A圖、第8B圖、第8C圖、第8D圖、第9A圖、第9B圖、第9C圖、第9D圖、第10A圖、第10B圖、第10C圖、以及第10D圖是根據本揭露各個方面之在各個製程站點的IC裝置的示意圖。 第11A圖和第11B圖是根據各種實施例之顯示了在各個製程站點的IC裝置的示意圖。 第12圖是根據各種實施例之閘極結構的一部分的剖面側視圖。 第13圖是根據本揭露各個方面之顯示了製造半導體裝置的方法的流程圖。
無
10:積體電路裝置
20A:奈米結構裝置、第一奈米結構裝置
20B:奈米結構裝置、第二奈米結構裝置
20C:奈米結構裝置、第三奈米結構裝置
22A:通道、半導體通道、奈米結構、最上通道
22B:通道、半導體通道
22C:通道、半導體通道
22D:通道、半導體通道、最底通道
74:內部間隔物
82B:源極/汲極特徵、上源極/汲極特徵
120:源極/汲極接點
200:閘極結構
600:閘極介電層
800:介電結構
810:襯墊層
820:核心層
830:介電層
41:閘極間隔物、間隔物層、閘極間隔物層
290:金屬核心層
D800T:距離

Claims (20)

  1. 一種半導體裝置之形成方法，包括： 在一基板上形成一第一裝置，包括： 在上述基板上方形成複數半導體層的一垂直堆疊； 形成圍繞上述垂直堆疊的一部分的一犧牲閘極結構； 藉由使上述垂直堆疊凹陷來形成相鄰於上述犧牲閘極結構的一第一開口； 在上述第一開口中形成一第一磊晶層； 在上述第一磊晶層上的上述第一開口中形成一第二磊晶層； 移除上述犧牲閘極結構； 形成圍繞上述半導體層的一閘極結構； 藉由從上述基板的一背面減薄上述基板來暴露上述第一磊晶層； 藉由使上述第一磊晶層凹陷來形成一第二開口；以及 在上述第二開口中形成一介電結構。
  2. 如請求項1之半導體裝置之形成方法，其中上述第一磊晶層和上述第二磊晶層原位形成。
  3. 如請求項1之半導體裝置之形成方法，其中上述第一磊晶層形成為大抵不具有摻雜物。
  4. 如請求項1之半導體裝置之形成方法，其中上述第二磊晶層中的摻雜物濃度高於上述第一磊晶層中的摻雜物濃度。
  5. 如請求項1之半導體裝置之形成方法，其中上述移除上述犧牲閘極結構的操作在上述移除上述第一磊晶層的操作之前。
  6. 如請求項1之半導體裝置之形成方法，更包括： 藉由形成上述介電結構來禁用上述半導體層之至少一者。
  7. 如請求項6之半導體裝置之形成方法，更包括： 禁用上述基板上的一第二裝置的複數半導體層，上述第二裝置具有與在上述第一裝置中被禁用的上述半導體層不同數量的被禁用上述半導體層。
  8. 如請求項1之半導體裝置之形成方法，其中上述形成上述介電結構的操作包括： 形成一襯墊層；以及 在上述襯墊層上形成核心層。
  9. 如請求項1之半導體裝置之形成方法，更包括： 從上述背面形成一介電層，上述介電層覆蓋上述介電結構。
  10. 如請求項1之半導體裝置之形成方法，其中上述形成上述第二開口的操作包括： 將上述第二開口形成到與上述半導體層的一最頂禁用片材具有一偏移的一準位，上述偏移在約2奈米至約5奈米的範圍內。
  11. 一種半導體裝置，包括： 複數半導體奈米結構的一垂直堆疊； 一閘極結構，圍繞上述半導體奈米結構； 一第一磊晶區，橫向鄰接上述半導體奈米結構中的一第一半導體奈米結構；以及 一介電結構，橫向鄰接上述半導體奈米結構中的一第二半導體奈米結構，並且垂直鄰接上述第一磊晶區。
  12. 如請求項11之半導體裝置，其中上述介電結構包括： 一襯墊層，在上述第二半導體奈米結構和上述第一磊晶區的複數表面上；以及 一核心層，在上述襯墊層上。
  13. 如請求項12之半導體裝置，其中上述襯墊層具有在約3奈米至約5奈米的範圍內的厚度。
  14. 如請求項12之半導體裝置，其中上述襯墊層的一第一剖面輪廓為U形。
  15. 如請求項14之半導體裝置，其中上述襯墊層的一第二剖面輪廓包括複數錐形角，上述第二剖面輪廓大抵垂直於上述第一剖面輪廓。
  16. 如請求項12之半導體裝置，更包括： 一介電層，與上述襯墊層、上述核心層、以及上述閘極結構接觸。
  17. 如請求項11之半導體裝置，更包括： 一內部間隔物，橫向在上述閘極結構和上述介電結構之間。
  18. 一種半導體裝置，包括： 一第一裝置，包括： 複數第一奈米結構的一第一垂直堆疊； 一第一閘極結構，圍繞上述第一奈米結構； 一第一磊晶區，橫向鄰接上述第一奈米結構；以及 一第一介電結構，橫向鄰接上述第一奈米結構，並且延伸到在上述第一奈米結構的一第一數量上方的一第一準位；以及 一第二裝置，從上述第一裝置橫向偏移，上述第二裝置包括： 複數第二奈米結構的一第二垂直堆疊； 一第二閘極結構，圍繞上述第二奈米結構； 一第二磊晶區，橫向鄰接上述第二奈米結構；以及 一第二介電結構，橫向鄰接上述第二奈米結構，並且延伸到在上述第二奈米結構的一第二數量上方的一第二準位，上述第二數量不同於上述第一數量。
  19. 如請求項18之半導體裝置，其中： 上述第一磊晶區鄰接上述第一奈米結構的至少三者；以及 上述第二磊晶區鄰接上述第二奈米結構的兩者或更少者。
  20. 如請求項18之半導體裝置，更包括： 一背面電路，透過上述第一介電結構電性連接至上述第一磊晶區。
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