CN116825788A - 半导体器件及其形成方法 - Google Patents

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Abstract

一种半导体器件包括形成在衬底上方的第一纳米结构的第一垂直堆叠件；与第一垂直堆叠件相邻的第二纳米结构的第二垂直堆叠件；以及与第一纳米结构相邻的第一栅极结构。第一栅极结构包括位于第一纳米结构之间的第一栅极部分，以及从第一栅极部分的第一侧壁延伸至第一栅极部分的第二侧壁的第二栅极部分。第二侧壁位于第一侧壁和衬底之间，并且第二栅极部分为与第一栅极部分不同的材料。第二栅极结构与第二纳米结构相邻，以及第二壁结构位于第二栅极部分和第二栅极结构之间。本发明的实施例还提供了形成半导体器件的方法。

Description

半导体器件及其形成方法
技术领域
本发明的实施例涉及半导体器件及其形成方法。
背景技术
半导体集成电路(IC)行业经历了指数级增长。IC材料和设计中的技术进步已经产生了多代IC，其中每一代都具有比上一代更小且更复杂的电路。在IC发展的过程中，功能密度(即，每芯片面积的互连器件的数量)普遍增加，而几何尺寸(即，可以使用制造工艺创建的最小组件(或线))已经减小。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本来提供益处。这样的按比例缩小也增加了处理和制造IC的复杂性。
发明内容
本发明的一些实施例提供了一种半导体器件，该半导体器件包括：第一纳米结构的第一垂直堆叠件，形成在衬底上方；第二纳米结构的第二垂直堆叠件，与第一垂直堆叠件相邻；第一栅极结构，与第一纳米结构相邻，第一栅极结构包括：第一栅极部分，位于第一纳米结构之间；以及第二栅极部分，从第一栅极部分的第一侧壁延伸至第一栅极部分的第二侧壁，第二侧壁位于第一侧壁和衬底之间，第二栅极部分为与第一栅极部分不同的材料；第二栅极结构，与第二纳米结构相邻；以及第二壁结构，位于第二栅极部分和第二栅极结构之间。
本发明的另一些实施例提供了一种半导体器件，该半导体器件包括：第一纳米结构器件，包括：第一半导体沟道，位于衬底上方；第二半导体沟道，位于第一半导体沟道上方；第一栅极部分，位于第一半导体沟道和第二半导体沟道之间；第二栅极部分，位于第一半导体沟道和第二半导体沟道之间、以及位于第一半导体沟道和第二半导体沟道的垂直侧壁上；以及第一源极/漏极区域，邻接第一半导体沟道和第二半导体沟道；第二纳米结构器件，与第一纳米结构器件相邻，第二纳米结构器件包括：第三半导体沟道；第四半导体沟道，位于第三半导体沟道上方；第三栅极部分，位于第三半导体沟道和第四半导体沟道之间；第四栅极部分，位于第三半导体沟道和第四半导体沟道之间、以及位于第三半导体沟道和第四半导体沟道的垂直侧壁上；以及第二源极/漏极区域，邻接第三半导体沟道和第四半导体沟道；第一壁结构，位于第一源极/漏极区域和第二源极/漏极区域之间；以及第二壁结构，位于第二栅极部分和第四栅极部分之间。
本发明的又一些实施例提供了一种形成半导体器件的方法，该方法包括：在衬底上形成第一半导体纳米结构的第一垂直堆叠件；形成第二半导体纳米结构的第二垂直堆叠件，第二垂直堆叠件与第一垂直堆叠件相邻；在第一半导体纳米结构的两个第一半导体纳米结构之间、以及在第一半导体纳米结构的一个第一半导体纳米结构和硬掩模层之间形成第一栅极部分；通过使第一栅极部分水平地凹进来形成凹槽；以及在凹槽中、和第一半导体纳米结构的两个第一半导体纳米结构的垂直侧壁上、以及硬掩模层的垂直侧壁上形成第二栅极部分。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的方面。需要注意的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据本发明的实施例制造的IC器件的部分的示意立体图。
图2A至图2X是根据本发明的各个方面的处于各个制造阶段的IC器件的各个实施例的视图。
图3是示出根据本发明的各个方面的制造半导体器件的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实施所提供主题的不同部件的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括可以在第一部件和第二部件之间形成的额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下面”、“在…之下”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
本发明一般涉及半导体器件，并且更具体，涉及场效应晶体管(FET)，诸如平面FET、三维鳍FET(FinFET)或纳米结构器件。纳米结构器件的实例包括全环栅(GAA)器件、纳米片FET(NSFET)、纳米线FET(NWFET)等。在先进技术节点中，尺寸缩放可能导致难以形成到FET的栅极、源极和漏极的接触件和通孔。
随着半导体器件尺寸的按比例缩小，当在邻近器件之间形成栅极隔离结构时，由于重叠偏移的公差，有源区间距可能会增加。栅极隔离结构将位于栅极隔离结构一侧上的栅极结构与位于栅极隔离结构相对侧上的另一栅极结构物理且电隔离。为了避免由于重叠偏移而蚀刻到半导体沟道中，栅极隔离结构可以从半导体沟道偏移选定的距离。可以将栅极结构的延伸超过半导体沟道选定距离的部分称为端盖。降低端盖有利于减小纳米结构器件的面积并有利于提高纳米结构器件的性能。端盖的存在有利于实现选定的阈值电压。
在本公开的实施例中，通过使栅极结构的第一栅极金属凹进，在第一栅极金属上选择性地生长第二栅极金属，以及在栅极结构和其邻近的栅极结构之间的开口中沉积栅极隔离结构来形成自对准的栅极隔离结构。在沉积第一栅极金属之前，可以执行使用氧气的退火工艺来增加界面层的横向厚度，这允许减小第二栅极金属的厚度。
可以通过任何合适的方法来图案化纳米结构晶体管结构。例如，可以使用一个或多个光刻工艺来图案化结构，该光刻工艺包括双重图案化工艺或多重图案化工艺。通常，双重图案化工艺或多重图案化工艺将光刻工艺和自对准工艺组合，从而允许创建例如具有比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并且使用光刻工艺图案化牺牲层。使用自对准工艺，在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件来图案化纳米结构晶体管结构。
图1示出了根据各个实施例的纳米结构器件10的部分的示意立体图。纳米结构器件10包括衬底110和位于衬底110之上的纳米结构22(例如，纳米片、纳米线等)的垂直堆叠件。纳米结构22彼此垂直分隔开，并且可以将纳米结构22称为沟道22。源极/漏极区域82设置在纳米结构22的相对侧上并且邻接纳米结构22。图1中示出了单个源极/漏极区域82，为了图示简单起见，从视图中省略了另一个源极/漏极区域82。栅极结构200环绕每个纳米结构22(例如，每个纳米结构22的完整周边)。响应于施加在栅极结构200处的电势，电流可以流过其任一侧上的源极/漏极区域82之间的沟道22。电流的大小可以与栅极结构200和源极/漏极区域82的源极区域82处的电压差有关，对于N型FET，也将该电压差称为栅极-源极电压VGS，并且对于P型FET，也将该电压差称为源极-栅极电压VSG。
隔离区域36形成在衬底110的突出部分(例如，鳍32)的相对侧上，纳米结构22设置在鳍32之上。层间电介质(ILD)130设置在源极/漏极区域82上方。
图1中描绘的纳米结构器件10示出在以简化视图中，并且因此，应该理解，完整的纳米结构器件的一个或多个部件可以没有在图1中显示。例如，另一源极/漏极区域82相对于源极/漏极区域82在栅极结构200的相对面，该另一源极/漏极区域82和设置在这样的源极/漏极区域82上方的ILD 130没有在图1中示出。
图2A至图2X示出了根据一些实施例的制造纳米结构器件中的中间阶段的示意图。
图3示出了根据本发明的一个或多个方面的用于由工件形成IC器件或其部分的方法1000的流程图。方法1000仅仅是一个实例，并不旨在将本发明限制在方法1000中明确示出的内容。可以在方法1000之前、期间和之后提供额外的动作，并且对于方法的额外实施例，可以替换、消除或移动所描述的一些动作。为简单起见，本文并未详细描述所有动作。根据方法1000的实施例，以下结合图2A至图2X所示的处于不同制造阶段的工件的局部立体图和/或截面图对方法1000进行描述。为了避免疑义，在整个附图中，X方向垂直于Y方向，并且Z方向垂直于X方向和Y方向。需要说明的是，由于工件可以被制造成半导体器件，因此在上下文中可以将工件称为半导体器件。
在图2A中，提供了衬底110。衬底110可以是半导体衬底，诸如块状半导体等，其可以是被掺杂(例如，用p型或n型掺杂剂)或未被掺杂的。在一些实施例中，衬底110的半导体材料可以包括硅；锗；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、和/或磷砷化镓铟的合金半导体；或它们的组合。可以使用其他衬底，诸如单层、多层或梯度衬底。
进一步在图2A中，在衬底110上方形成具有第一半导体层21A、21B、21C(统称为第一半导体层21)和第二半导体层23的交替层的多层堆叠件25或“晶格”。在一些实施例中，第一半导体层21由适用于n型纳米FET的第一半导体材料形成，诸如硅、碳化硅等，而第二半导体层23由适用于p型纳米FET的第二半导体材料形成，诸如硅锗等。可以使用诸如化学气相沉积(CVD)、原子层沉积(ALD)、气相外延(VPE)、分子束外延(MBE)等工艺来外延地生长多层堆叠件25的每层。
示出了第一半导体层21和第二半导体层23中的每个的三层。在一些实施例中，多层堆叠件25可以包括第一半导体层21和第二半导体层23中的每个的一个或两个、或四个、五个或更多个。尽管将多层堆叠件25示出为包括作为最底层的第二半导体层23，但是在一些实施例中，多层堆叠件25的最底层可以是第一半导体层21。
由于第一半导体材料和第二半导体材料之间的高蚀刻选择性，可以去除第二半导体材料的第二半导体层23，而无需显著去除第一半导体材料的第一半导体层21，从而允许图案化第一半导体层21以形成纳米FET的沟道区域。在一些实施例中，去除第一半导体层21并图案化第二半导体层23以形成沟道区域。高蚀刻选择性允许去除第一半导体材料的第一半导体层21，无需显著去除第二半导体材料的第二半导体层23，从而允许图案化第二半导体层23以形成纳米FET的沟道区域。
在一些实施例中，上部半导体层27位于第一半导体层21A上。上部半导体层27可以是与第二半导体层23相同的材料，诸如硅锗。
在一些实施例中，可以在上部半导体层27上方形成硬掩模层28。硬掩模层28可以为SiN、SiCN、SiO2、SiON、SiOCN等中的一种或多种，或者硬掩模层28可以包括SiN、SiCN、SiO2、SiON、SiOCN等中的一种或多种。
在图2B中，对应于图3的动作1100，在衬底110中形成鳍32，并且在多层堆叠件25中形成纳米结构22、24的垂直堆叠件。在一些实施例中，可以通过在多层堆叠件25和衬底110中蚀刻沟槽来形成纳米结构22、24和鳍32。蚀刻可以是任何可接受的蚀刻工艺，诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。蚀刻可以是各向异性的。第一纳米结构22A-22C(以下也称为“沟道”)由第一半导体层21制成，而第二纳米结构24由第二半导体层23制成。相邻的鳍32和纳米结构22、24之间的距离可以在约18nm至约100nm之间。为了图示简单起见，图2B中示出了包括两个鳍32的器件10的部分。图2A至图2X中所示的方法1000可以扩展到任意数量的鳍32，并且不限于图2A至图2X所示的两个鳍32。
沟道22A-22C可以包括半导体材料，例如硅或硅化合物，诸如硅锗等。在一些实施例中，鳍32包括硅。沟道22A-22C为纳米结构(例如，具有在几纳米范围内的尺寸)并且也可以均具有细长的形状并且在X方向上延伸。在一些实施例中，沟道22A-22C均具有纳米线(NW)形状、纳米片(NS)形状、纳米管(NT)形状或其他合适的纳米级形状。沟道22A-22C的截面轮廓可以是矩形、圆形、正方形、圆形、椭圆形、六边形或它们的组合。
图2B示出了具有笔直侧壁的鳍32。在一些实施例中，鳍32具有锥形侧壁，以使得鳍32、纳米结构22、24或两者中的每个的宽度在朝向衬底110的方向上连续地增加。在这样的实施例中，纳米结构22、24中的每个可以具有不同的宽度并且具有梯形轮廓(例如，在Y-Z平面中)。在其他实施例中，如图所示，侧壁是基本上垂直的(非锥形)，以使得鳍32和纳米结构22、24的宽度基本上类似，并且纳米结构22、24中的每个的轮廓都是矩形的(例如，在Y-Z平面中)。
在图2C中，形成可以是浅沟槽隔离(STI)区域的隔离区域36，隔离区域36与鳍32相邻。可以通过在衬底110、鳍32和纳米结构22、24上方以及在相邻的鳍32和纳米结构22、24之间沉积绝缘材料来形成隔离区域36。绝缘材料可以是诸如氧化硅的氧化物、氮化物等或它们的组合，并且可以通过高密度等离子体CVD(HDP-CVD)、可流动CVD(FCVD)等、或者它们的组合来形成绝缘材料。在一些实施例中，可以沿着衬底110、鳍32和纳米结构22、24的表面首先形成衬垫(未单独示出)。此后，可以在衬垫上方形成填充材料，诸如以上所讨论的那些。
绝缘材料经历去除工艺(诸如化学机械抛光(CMP)、回蚀刻工艺、它们的组合等)，以去除纳米结构22、24上方(例如，硬掩模层28上方)的多余绝缘材料。在完成去除工艺之后，纳米结构22、24的顶表面可以被暴露，并且纳米结构22、24的顶表面可以与绝缘材料齐平。在一些实施例中，硬掩模层28存在于纳米结构22、24上方，以在去除纳米结构22、24上方的多余绝缘材料的去除工艺期间保护纳米结构22、24。在完成去除工艺之后，硬掩模层28可以被暴露，并且硬掩模层28可以与绝缘材料齐平。
然后使绝缘材料凹进以形成隔离区域36。在凹进之后，纳米结构22、24和鳍32的上部部分可以从邻近的隔离区域36之间突出。隔离区域36可以具有如图所示的平坦的、凸起的、凹陷的或它们的组合的顶表面。在一些实施例中，通过可接受的蚀刻工艺来使隔离区域36凹进，诸如使用例如稀氢氟酸(dHF)的氧化物去除，其对绝缘材料具有选择性并且留下鳍32、纳米结构22、24和硬掩模层28基本上未改变。
图2A至图2C示出了形成鳍32和纳米结构22、24的一个实施例(例如，最后蚀刻)。在一些实施例中，在介电层中的沟槽中(例如，首先蚀刻)外延生长鳍32和/或纳米结构22、24。外延结构可以包括以上讨论的交替的半导体材料，诸如第一半导体材料和第二半导体材料。
此外，在图2C中，可以在鳍32、纳米结构22、24和/或隔离区域36中形成适当的阱(未单独示出)。可以使用掩模，在衬底110的p型区域中执行n型掺杂物注入，并且可以在衬底110的n型区域中执行p型掺杂物注入。示例性n型掺杂物可以包括磷、砷、锑等。示例性p型掺杂物可以包括硼、氟化硼、铟等。可以在注入之后执行退火以修复注入损坏并激活p型和/或n型掺杂物。在一些实施例中，在鳍32和纳米结构22、24的外延生长期间的原位掺杂可以避免单独的注入，然而可以一起使用原位掺杂和注入掺杂。
可以通过任何合适的方法来图案化鳍32和纳米结构22、24。例如，可以使用包括双重图案化工艺或多重图案化工艺的一个或多个光刻工艺来形成鳍32和纳米结构22、24。通常，双重图案化工艺或多重图案化工艺将光刻和自对准工艺结合，从而允许创建例如具有比使用单个直接光刻工艺可获得的间距更小的间距的图案。作为一种多重图案化工艺的实例，可以在衬底上方形成牺牲层并且使用光刻工艺图案化牺牲层。使用自对准工艺，在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件来图案化鳍32。
在图2D中，在鳍32、纳米结构22、24或两者上方形成伪(或“牺牲”)栅极结构40。在鳍32和/或纳米结构22、24上方形成伪或牺牲栅极层45。伪栅极层45可以由相比于隔离区域36具有高蚀刻选择性的材料制成。伪栅极层45可以是导电的、半导电的或不导电的材料，并且可以是或包括非晶硅、多晶硅(多晶态硅)、多晶硅锗(多晶态SiGe)、金属氮化物、金属硅化物、金属氧化物和金属。可以通过物理气相沉积(PVD)、CVD、溅射沉积或用于沉积选定材料的其他技术来沉积伪栅极层45。在伪栅极层45上方形成一个或多个掩模层47A、47B，并且一个或多个掩模层47A、47B可以包括例如氮化硅、氮氧化硅等。在一些实施例中，在伪栅极层45之前，在伪栅极层45与鳍32、纳米结构22、24或两者之间形成栅极介电层44。可以通过合适的蚀刻工艺来去除由硬掩模层47A、47B暴露的伪栅极层45和栅极介电层44的材料层的部分，以形成伪栅极层45和栅极介电层44。
在图2E中，在形成伪栅极结构40之后，如图所示，在纳米结构22的垂直堆叠件的邻近对之间以及在伪栅极结构40的邻近对之间的开口中的隔离结构36上形成第一壁结构300A。形成第一壁结构300A可以包括通过诸如PVD、CVD、ALD等合适的沉积工艺来沉积介电材料。介电材料可以是或包括SiN、SiCN、SiOCN、SiOC，并且介电材料不同于隔离结构36的介电材料。在沉积之后，可以通过合适的蚀刻操作来使第一壁结构300A的介电材料凹进。在蚀刻操作之后，第一壁结构300A可以具有上表面，该上表面比硬掩模层28的上表面低约15nm至约20nm的范围内的距离(例如，在Z轴方向上)。在一些实施例中，第一壁结构300A具有在约20nm至约100nm范围内的宽度(例如，在Y轴方向上)。
在图2F中，在形成第一壁结构300A之后，在掩模层47A、47B、伪栅极层45和栅极介电层44的侧壁上方形成间隔件层41。根据一些实施例，间隔件层41由绝缘材料制成，诸如氮化硅、氧化硅、碳氮化硅、氮氧化硅、碳氮氧化硅等，并且间隔件层41可以具有单层结构，或者可以具有包括多个介电层的多层结构。可以通过在掩模层47A、47B和伪栅极层45上方沉积间隔件材料层(未示出)来形成间隔件层41。根据一些实施例，使用各向异性蚀刻工艺来去除伪栅极结构40之间的间隔件材料层的部分。
在形成第一壁结构300A之后，执行蚀刻工艺以使未由伪栅极结构40遮盖的突出鳍32和/或纳米结构22、24的部分凹进，从而产生所示结构。凹进可以是各向异性的，以使得位于伪栅极结构40和间隔件层41正下面的鳍32的部分被保护，并且该部分没有被蚀刻。根据一些实施例，如图所示，凹进的鳍32的顶表面可以位于隔离区域36的顶表面之下。根据一些其他实施例，凹进的鳍32的顶表面可以与隔离区域36的顶表面基本上共面，或者高于隔离区域36的顶表面。可以使用蚀刻工艺以在鳍32上方形成任意数量的纳米结构22、24的垂直堆叠件。
在一些实施例中，沟道22A-22C的长度(例如，在X方向上测量)可以彼此不同，例如由于在图2F所示的鳍蚀刻工艺期间的逐渐变细。在一些实施例中，沟道22A的长度可以小于沟道22B的长度，沟道22B的长度可以小于沟道22C的长度。沟道22A-22C均可以不具有均匀的厚度，例如由于用于扩展沟道22A-22C之间的间距(例如，在Z方向上测量)以增加栅极结构制造工艺窗口的沟道修整工艺。例如，沟道22A-22C中的每个沟道的中间部分可以比沟道22A-22C中的每个沟道的两个端部更薄。可以将这样的形状统称为“狗骨头”形状，并图2I显示了这样的形状。
在一些实施例中，沟道22A-22C(例如，沟道22B和沟道22A或沟道22C之间)之间的间距在约8纳米(nm)和约12nm之间的范围内。在一些实施例中，沟道22A-22C中的每个沟道的厚度(例如，在Z方向上测量)在约5nm和约8nm之间的范围内。在一些实施例中，沟道22A-22C中的每个沟道的宽度(例如，在Y方向上测量)为至少约8nm。
在一些实施例中，通过蚀刻工艺来使第一壁结构300A的暴露部分凹进。如图2F所示，可以使第一壁结构300A凹进，以使得其上表面与沟道22B的上表面大致齐平。可以选择第一壁结构300A的剩余高度以有益于器件10的性能。
图2F示出了用于形成间隔件层41的一种工艺。在一些实施例中，在去除伪栅极层45之后，交替地或附加地形成间隔件层41的一层或多层。在这样的实施例中，去除伪栅极层45，从而留下开口，并且可以通过沿着开口的侧壁共形地涂覆间隔件层41的材料来形成间隔件层41。然后在形成诸如栅极结构200的有源栅极之前，可以从对应于最上部沟道(例如，沟道22A)的顶表面的开口底部去除共形涂覆的材料。
图2G示出了内部间隔件74的形成。执行选择性蚀刻工艺以使由间隔件层41中的开口暴露的纳米结构24的端部部分凹进，而基本上不侵蚀纳米结构22。在选择性蚀刻工艺之后，凹槽形成在纳米结构24中所去除的端部部分曾所在的位置处。
接下来，形成内部间隔件层以填充由先前选择性蚀刻工艺在纳米结构24中形成的凹槽。内部间隔件层可以是通过合适的沉积方法(诸如PVD、CVD、ALD等)形成的合适的介电材料，诸如氮化硅碳(SiCN)、碳氮氧化硅(SiOCN)等。执行诸如各向异性蚀刻工艺的蚀刻工艺，以去除设置在纳米结构24中的凹槽外部的内部间隔件层的部分。内部间隔件层的剩余部分(例如，设置在纳米结构24中的凹槽内部的部分)形成内部间隔件74。所得结构示出在图2G中。
纳米结构器件10可以包括栅极间隔件41和内部间隔件74。内部间隔件74设置在沟道22A-22C之间。栅极间隔件41和内部间隔件74可以包括介电材料，例如低k材料，诸如SiOCN、SiON、SiN、SiCN或SiOC。在一些实施例中，存在一个或多个附加间隔件层以邻接栅极间隔件层41。在一些实施例中，内部间隔件74的厚度(例如，在X轴方向上)在约3nm至约10nm的范围内。在一些实施例中，栅极间隔件41的厚度(例如，在X轴方向上)在约3nm至约10nm的范围内。在一些实施例中，在形成源极/漏极区域82之前(参见图2H)，在鳍32的暴露部分上形成底部间隔件(未示出)。在一些实施例中，底部间隔件包括诸如SiOCN、SiON、SiN、SiCN或SiOC的材料，并且具有约3nm至约10nm的厚度(例如，在Z轴方向上)。底部间隔件是可选的，并且在一些实施例中，不存在底部间隔件，例如，如图2G中所示。
图2H示出了对应于图3的动作1200的源极/漏极区域82的形成。源极/漏极区域可以是指源极或漏极，单独地或共同地取决于上下文。在所示实施例中，由外延材料外延生长源极/漏极区域82。在一些实施例中，源极/漏极区域82在相应的沟道22A-22C中施加应力，从而提高性能。形成源极/漏极区域82，以使得每个伪栅极结构40设置在相应的源极/漏极区域82的邻近对之间。在一些实施例中，间隔件层41将源极/漏极区域82与伪栅极层45分隔开适当的横向距离，以防止电桥接至随后形成的所得器件的栅极。
源极/漏极区域82可以包括任意可接受的材料，诸如适用于n型或p型器件。对于n型器件，在一些实施例中，源极/漏极区域82包括在沟道区域中施加拉伸应变的材料，诸如硅、SiC、SiCP、SiP等。根据某些实施例，当形成p型器件时，源极/漏极区域82包括在沟道区域中施加压缩应变的材料，诸如SiGe、SiGeB、Ge、GeSn等。在一些实施例中，源极/漏极区域82具有在约0.5nm至约100nm范围内的宽度(例如，在Y轴方向上)。在一些实施例中，源极/漏极区域82的高度(例如，在Z轴方向上)在约0.1nm至约100nm的范围内。可以从相应的源极/漏极区域82和该源极/漏极区域82设置在其上的鳍32之间的界面到源极/漏极区域82的顶部来测量源极/漏极区域82的高度。源极/漏极区域82可以具有从鳍的相应表面凸起的表面，并且源极/漏极区域82可以具有小平面。在一些实施例中，邻近的源极/漏极区域82可以合并以形成与两个邻近鳍32相邻的单个源极/漏极区域82。
源极/漏极区域82可以注入有掺杂剂，然后进行退火。源极/漏极区域可以具有介于约1019cm-3和约1021cm-3之间的掺杂物浓度。用于源极/漏极区域82的N型和/或p型掺杂物可以是先前讨论的任何掺杂物。在一些实施例中，在生长期间原位掺杂源极/漏极区域82。
在图2I中，在形成源极/漏极区域82之后，形成接触蚀刻停止层(CESL)131和层间电介质(ILD)130，从而遮盖源极/漏极区域82。在一些实施例中，在形成ILD 130之后，可以使ILD 130凹进，并且可以在ILD 130上方形成覆盖层395。还将覆盖层395称为“自对准覆盖”(SAC)层，覆盖层395可以在形成栅极结构200期间为下面的ILD 130和源极/漏极区域82提供保护。覆盖层395可以是包括介电材料的介电层，诸如SiC、LaO、AlO、AlON、ZrO、HfO、SiN、Si、ZnO、ZrN、ZrAlO、TiO、TaO、YO、TaCN、ZrSi、SiOCN、SiOC、SiCN、HfSi、LaO或其他合适的介电材料。覆盖层395的厚度可以在约7nm至约50nm的范围内。
在形成ILD 130和可选的覆盖层395之后，对应于图3的动作1300，通过去除掩模层47A、47B、伪栅极层45和纳米结构24来释放沟道22A-22C。可以执行诸如CMP的平坦化工艺以去除掩模层47A、47B，并且使伪栅极层45和栅极间隔件层41的顶表面平整。平坦化工艺去除伪栅极层45上的掩模层47A、47B、以及沿着掩模层47A、47B的侧壁的栅极间隔件层41的部分。相应地，暴露了伪栅极层45的顶表面。
接下来，在蚀刻工艺中去除伪栅极层45，从而使凹槽形成。在一些实施例中，通过各向异性干蚀刻工艺来去除伪栅极层45。例如，蚀刻工艺可以包括使用反应气体的干蚀刻工艺，该反应气体选择性地蚀刻伪栅极层45而不蚀刻间隔件层41。当存在伪栅极电介质44时，可以在蚀刻伪栅极层45时，将伪栅极电介质44用作的蚀刻停止层。然后可以在去除伪栅极层45之后去除伪栅极电介质。
去除纳米结构24以释放纳米结构22。在去除纳米结构24之后，纳米结构22形成水平(例如，平行于衬底110的主上表面)延伸的多个纳米片。可以将纳米片统称为所形成的纳米结构器件10的沟道22。
在一些实施例中，通过选择性蚀刻工艺来去除纳米结构24，该选择性蚀刻工艺使用对纳米结构24的材料具有选择性的蚀刻剂，以使得去除纳米结构24而基本不侵蚀纳米结构22。在一些实施例中，蚀刻工艺是使用蚀刻气体和可选的载气气体的各向同性蚀刻工艺，其中蚀刻气体包括F2和HF，并且载气气体可以是惰性气体，诸如Ar、He、N2、它们的组合等。
在一些实施例中，去除纳米结构24，并且图案化纳米结构22以形成PFET和NFET两者的沟道区域。然而，在一些实施例中，可以去除纳米结构24，并且可以图案化纳米结构22以形成NFET的沟道区域，以及可以去除纳米结构22，并且可以图案化纳米结构24以形成PFET的沟道区域。在一些实施例中，可以去除纳米结构22，并且可以图案化纳米结构24以形成NFET的沟道区域，以及可以去除纳米结构24，并且可以图案化纳米结构22以形成PFET的沟道区域。在一些实施例中，可以去除纳米结构22，并且可以图案化纳米结构24以形成PFET和NFET两者的沟道区域。
在一些实施例中，通过进一步的蚀刻工艺重成形(例如，减薄)纳米片22以改进栅极填充窗口。可以通过对纳米片22具有选择性的各向同性蚀刻工艺来执行该重成形。在重成形之后，纳米片22可以呈现狗骨头形状，在狗骨头形状中，沿着X方向，纳米片22的中间部分比纳米片22的周边部分薄，如图2I所示。
在图2I中，纳米片22的释放包括去除第一壁结构300A的暴露部分，以使得隔离区域36的上表面暴露。
在图2J至图2O中，形成替换栅极200，对应于图3的动作1300。栅极结构200通常包括界面层(IL，或“第一IL”)210、至少一个栅极介电层600、功函数金属层900和栅极填充层290。在一些实施例中，每个替换栅极200还包括第二界面层240或第二功函数层700中的至少一个。参考图2M来描述的栅极结构200的详细结构。
在图2J中，对应图3的1400，当存在界面层210时，界面层210可以是沟道22A-22C的材料的氧化物，界面层210形成在沟道22A-22C的暴露区和鳍32的顶表面上。可以通过氧化物生长操作来形成界面层210。界面层210促进栅极介电层600粘附至沟道22A-22C。在一些实施例中，界面层210具有约5埃(A)至约50埃(A)的厚度。在一些实施例中，界面层210具有约10埃的厚度。具有厚度过薄的界面层210可能呈现有空隙或不足的粘附特性。过厚的界面层210会消耗栅极填充窗口，这与如上所述的阈值电压调整和电阻有关。在一些实施例中，界面层210掺杂有诸如镧的偶极子，以用于阈值电压调整。
对应于图3的动作1500，通过合适的沉积工艺(诸如PVD、CVD、ALD等)在界面层210上形成栅极介电层600。在一些实施例中，栅极介电层600包括至少一种高k栅极介电材料，高k栅极介电材料可以是指具有大于氧化硅的介电常数(k≈3.9)的高介电常数的介电材料。示例性高k介电材料包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2、Ta2O5或它们的组合。在一些实施例中，栅极介电层600具有约5埃至约100埃的厚度。在一些实施例中，栅极介电层600可以包括诸如氧化硅的非高k介电材料。在一些实施例中，栅极介电层600包括多于一层的高k介电层，其中至少一层包括掺杂剂，诸如镧、镁、钇等，可以通过退火工艺来去驱入掺杂剂，以修改纳米结构器件10的阈值电压。
在一些实施例中，栅极介电层600可以包括一定浓度的掺杂剂以实现阈值电压调整，诸如将金属离子从La2O3、MgO、Y2O3、TiO2、Al2O3、Nb2O5等驱入高k栅极电介质中，或者将硼离子从B2O3驱入高k栅极电介质中。作为一个实例，对于N型晶体管器件，较高浓度的镧离子相对于具有较低浓度的镧离子或没有镧离子的层降低了阈值电压，而对于P型器件则是相反的。在一些实施例中，某些晶体管器件(例如，IO晶体管)的栅极介电层600没有存在于某些其他晶体管器件(例如，N型核心逻辑晶体管或P型IO晶体管)中的掺杂剂。例如，在N型IO晶体管中，需要相对较高的阈值电压，以使得IO晶体管高k介电层可以最好不含镧离子，否则会降低阈值电压。
如图2J所示，可以在硬掩模层28的暴露表面上形成栅极介电层600。
在图2K中，在形成界面层210和栅极介电层600之后，在沟道22A-22C之间以及在沟道22A和硬掩模层28之间的间隔中形成牺牲介电层280。可以通过诸如CVD、ALD等的合适的沉积工艺来形成牺牲介电层280。牺牲介电层280可以是或包括SiN、SiCN、SiOx、SiON、SiOCN、它们的组合等，并且牺牲介电层280相对于硬掩模层28的材料具有高蚀刻选择性，这在参考图2N所描述的后续操作中去除牺牲介电层280时是有益的。在沉积工艺中，可以将包括牺牲介电层280的上述介电材料中的一种或多种的材料层沉积为共形层，该共形层遮盖栅极介电层600的暴露表面，包括位于沟道22A-22C和硬掩模层28之间的暴露表面。在沉积材料层之后，可以执行各向异性蚀刻以去除硬掩模层28和隔离区域36上方的材料层的多余部分，同时留下位于沟道22A-22C和硬掩模层28之间的材料层。然后可以执行可选的各向同性蚀刻，以使材料层水平地凹进，从而产生图2K中所示的牺牲介电层280结构。例如沿Y轴方向，牺牲介电层280保护界面层210和栅极介电层600的中间部分。
在图2L中，对应于图3的动作1600，在形成牺牲介电层280之后，通过退火工艺使界面层210的端部部分加厚。在一些实施例中，退火工艺包括在约100℃至约900℃范围内的温度下经氧气(O2)处理。在退火工艺之后，沟道22A-22C的水平端部处和鳍32的顶部部分处的界面层210的厚度可以在约2nm至约3nm的范围内。在一些实施例中，界面层210的厚度增加以约2:1的比例跟随沟道22A-22C的厚度减少。例如，如果界面层210的厚度增加1nm，则界面层210加上沟道22(例如，沟道22A)的总厚度仅增加0.5nm。可以控制总厚度以不导致栅极介电层600中的膨胀，该膨胀会致使栅极介电层600中的裂纹或其他缺陷。在沟道22A-22C的端部部分处加厚界面层210允许惰性片端器件(inert sheet end device)。在界面层210的端部部分的加厚之后，该端部部分可以比界面层210的顶部部分和底部部分更厚。例如，由于与顶部部分和底部部分相邻的牺牲介电层280的存在，界面层210的生长可以被限制在端部部分。
如图2L所示，在界面层210的端部部分的加厚之后，与沟道22A-22C的水平端部横向相邻的栅极介电层600的第一部分可以延伸超过与硬掩模层28的水平端部横向相邻的栅极介电层600的第二部分。
图2M至图2O示出了根据各个实施例的栅极结构200的剩余部分的形成。在形成剩余部分之前，可以例如通过适当的蚀刻工艺来去除牺牲介电层280，诸如对牺牲介电层280的材料具有选择性而基本上不侵蚀栅极介电层600和硬掩膜层28的各向同性蚀刻。
图2M是根据各个实施例的栅极结构200的详细截面侧视图。图2M中所示的栅极结构200包括界面层210、栅极介电层600、第二界面层(IL)240、功函数阻挡层700、功函数调整层900和金属层290A、290C。为了简化说明，从图2N和图2O的视图中省略了第二界面层240、功函数阻挡层700和功函数调整层900中的一个或多个。
参考图2M，可以在栅极介电层600上形成第二IL 240，并且可以在第二IL 240上形成第二功函数层700。第二IL 240促进栅极介电层600上的金属栅极粘附。在许多实施例中，第二IL 240为栅极结构200提供改进的热稳定性，并且用来限制金属掺杂物从功函数金属层900和/或功函数阻挡层700扩散到栅极介电层600中。在一些实施例中，第二IL 240的形成通过首先在栅极介电层600上沉积高k覆盖层(为简单起见未示出)来实施。在各个实施例中，高k覆盖层包括HfSiON、HfTaO、HfTiO、HfAlON、HfZrO、TiSiN或其他合适材料中的一种或多种。在具体实施例中，高k覆盖层包括氮化钛硅(TiSiN)。在一些实施例中，通过ALD在约400摄氏度至约450摄氏度的温度下使用约40至约100个循环来沉积高k覆盖层。在一些实施例中，然后执行热退火以形成第二IL 240，该第二IL 240可以是或可以包括TiSiNO。在通过热退火形成第二IL 240之后，可以循环地执行具有人工智能(AI)控制的原子层蚀刻(ALE)以去除高k覆盖层，同时基本上不去除第二IL 240。每个循环可以包括WCl5的第一脉冲，然后进行Ar吹扫，然后进行O2的第二脉冲，然后进行另一Ar吹扫。去除高k覆盖层以增加栅极填充窗口来用于通过金属栅极图案化来进一步调整多阈值电压。
根据一些实施例，功函数阻挡层700可选地包含在栅极结构200中。功函数阻挡层700为或包括金属氮化物，诸如TiN、WN、MoN、TaN等。在具体实施例中，功函数阻挡层700为TiN。功函数阻挡层700可以具有在约5埃至约20埃的范围内的的厚度。包括功函数阻挡层700提供了额外的阈值电压调整灵活性。通常，功函数阻挡层700为NFET晶体管器件增加了阈值电压，并且为PFET晶体管器件降低了阈值电压(大小)。
在一些实施例中，功函数金属层900形成在功函数阻挡层700上，功函数金属层900可以包括N型功函数金属层、原位覆盖层和氧阻挡层中的一种或多种。N型功函数金属层为或包括N型金属材料，诸如TiAlC、TiAl、TaAlC、TaAl等。可以通过一种或多种沉积方法来形成N型功函数金属层，诸如CVD、PVD、ALD、镀覆和/或其他合适的方法，并且N型功函数金属层具有在约10埃至20埃之间的厚度。原位覆盖层形成在N型功函数金属层上。在一些实施例中，原位覆盖层为或包括TiN、TiSiN、TaN或另一合适的材料，并且原位覆盖层具有在约10埃至20埃之间的厚度。氧阻挡层形成在原位覆盖层上，以防止氧扩散到N型功函数金属层中，这会致使阈值电压的不期望的偏移。氧阻挡层由可以阻止氧渗透至N型功函数金属层中的介电材料形成，并且氧阻挡层可以保护N型功函数金属层免受进一步氧化。氧阻挡层可以包括硅、锗、SiGe或其他合适材料的氧化物。在一些实施例中，使用ALD来形成氧阻挡层，并且氧阻挡层具有在约10埃至20埃之间的厚度。
第一金属层290A形成在功函数金属层900上(如果存在的话)。在一些实施例中，胶层(未单独示出)形成在功函数金属层900的氧阻挡层和第一金属层290A之间。胶层可以促进和/或增强第一金属层290A和功函数金属层900之间的粘附。在一些实施例中，使用ALD，可以由诸如TiN、TaN、MoN、WN或其他合适的材料的金属氮化物来形成胶层。在一些实施例中，胶层的厚度在约10埃至约25埃之间。第一金属层290A可以形成在胶层上，并且第一金属层290A可以包括导电材料，诸如钨、钴、钌、铱、钼、铜、铝或它们的组合。在一些实施例中，可以使用诸如CVD、PVD、镀覆和/或其他合适工艺的方法来沉积第一金属层290A。在沟道22A-22C之间，第一金属层290A由一个或多个功函数金属层900周向地围绕(在X-Z截面图中)，然后该一个或多个功函数金属层900由栅极介电层600周向地围绕。
在一些实施例中，可以是气隙的接缝510存在于垂直地位于沟道22A、22B之间的第一金属层290A中。在一些实施例中，第一金属层290A共形地沉积在功函数金属层900上。由于在共形沉积期间侧壁沉积膜合并，所以可以形成接缝510。在一些实施例中，接缝510没有存在于邻近的沟道22A、22B之间。
在一些实施例中，可以在用于形成NFET的栅极结构200的第一工艺和用于形成PFET的栅极结构200的第二工艺中执行栅极结构200的剩余部分的形成直到第一金属层290A的形成。可以在第二工艺之前执行第一工艺，或者可以在第一工艺之前执行第二工艺。用于NFET栅极结构200的选定材料可以在一个或多个层中与用于PFET栅极结构200的选定材料不同。例如，NFET栅极结构200的功函数金属层900可以与PFET栅极结构200的功函数金属层900不同。在一些实施例中，NFET栅极结构200的第一金属层290A为与PFET栅极结构200的第一金属层290A不同的材料。
在形成第一金属层290A之后，通过合适的蚀刻工艺来去除延伸超过栅极介电层600的端部部分的第二界面层(IL)240、功函数阻挡层700、功函数调整层900和第一金属层290A的部分(例如，置于隔离区域36上面的部分)。在一些实施例中，蚀刻工艺包括使用硬掩模层28和与其相邻的栅极介电层600的部分作为掩模的各向异性蚀刻操作，以使得在各向异性蚀刻操作之后，位于沟道22A-22C和硬掩模层28之间的第二界面层(IL)240、功函数阻挡层700、功函数调整层900和第一金属层290A的部分基本上完好无损。在各向异性蚀刻操作之后，可以执行各向同性蚀刻操作，以在位于沟道22A-22C和硬掩模层28之间的第二界面层(IL)240、功函数阻挡层700、功函数调整层900和第一金属层290A的剩余部分中形成水平凹槽。可以将位于沟道22A-22C和硬掩模层28之间的第二界面层(IL)240、功函数阻挡层700、功函数调整层900和第一金属层290A的剩余部分统称为第一栅极部分200R。所描述的第一栅极部分200R的形成对应于图3的动作1700。
在图2O中，对应于图3的动作1800，在沟道22A-22C和硬掩模层28之间形成第一栅极部分200R之后，形成将第一栅极部分200R彼此连接的第二栅极部分290C。在一些实施例中，第二栅极部分290C是或包括选择性金属，该金属可以是W、Ti、Pt等中的一种或多种。应当理解，“选择性金属”指的是在沉积时粘附至第一金属层290A而基本上不粘附至栅极介电层600的金属。选择性金属可以进一步粘附至第二界面层(IL)240、功函数阻挡层700和功函数调整层900中的一个或多个。第二栅极部分290C的形成可以包括使用诸如WCl5、TiCl3、PtCl6等金属氯化物前体的CVD或ALD。在形成第二栅极部分290C期间，选择性金属最初可以从第一金属层290A向外生长，而不粘附至栅极介电层600。随着第二栅极部分290C的额外材料累积，选择性金属的邻近部分可以合并，从而产生图2O中所示的结构。在选择性金属的沉积期间，一些选择性金属可以降落在栅极介电层600的底部部分上，诸如隔离区域36上面的栅极介电层600的部分。为了防止由于栅极介电层600的底部部分上的选择性金属带来的邻近栅极结构200之间的桥接，可以执行诸如湿蚀刻的清洁操作以去除第二栅极部分290C的多余材料。如图2O所示，开口35可以存在于栅极结构200之间，栅极结构200置于沟道22的邻近堆叠件上并环绕沟道22的邻近堆叠件。
在图2P中，对应于图3的动作1900，在形成栅极结构200之后，在开口35中形成第二壁结构300B。第二壁结构300B可以包括介电壁材料，该介电壁材料可以为或包括SiN、SiCN、SiOCN、SiOC等。第二壁结构300B的宽度(例如，在Y轴方向上)可以在约10nm至约100nm的范围内。第二壁结构300B的形成可以包括将介电壁材料沉积在开口35中的合适的沉积操作，诸如PVD、CVD、ALD等。在一些实施例中，第二壁结构300B与第二栅极部分290C、隔离区域36上方的栅极介电层600的部分或该两者接触。第二壁结构300B的形成可以为自对准工艺，在该自对准工艺种，在沉积介电壁材料时，介电壁材料在开口35中从开口35的底部到开口35的顶部累积。在沉积介电壁材料时，介电壁材料可以遮盖硬掩模层28和第二栅极部分290C的顶表面。在沉积介电壁材料之后，可以通过合适的蚀刻操作来去除硬掩模层28和第二栅极部分290C的顶表面上面的介电壁材料的多余部分，从而产生图2P中所示的结构。
在图2Q中，去除硬掩模层28。可以通过合适的蚀刻工艺来去除硬掩模层28。在一些实施例中，蚀刻工艺包括去除栅极介电层600的暴露部分的各向同性蚀刻，诸如位于栅极间隔件41上以及硬掩模层28的上表面和部分侧表面上的栅极介电层600的部分，蚀刻工艺暴露了硬掩模层28。在去除栅极介电层600的部分之后，通过合适的蚀刻工艺(诸如去除硬掩模层28而基本上不侵蚀图2Q的结构的其他元件的各向异性蚀刻)来去除硬掩模层28，并且留下保留在栅极间隔件41下方的硬掩模层28的部分。在去除硬掩模层28之后，可以通过另一合适的蚀刻工艺来去除硬掩模层28下面的(例如，位于硬掩模层和栅极结构200的上部部分之间)栅极介电层600的部分。如图2Q所示，位于栅极间隔件41下方的第一栅极200R的部分高于被栅极间隔件41暴露的第一栅极200R的部分。在一些实施例中，第二栅极部分290C延伸至比第一栅极部分200R的水平高的水平。
在图2Q中，可以在硬掩模层28的蚀刻期间使第二壁结构300B凹进。在一些实施例中，在凹进之后，第二壁结构300B的顶表面处于与第一栅极部分200R的顶表面的水平相同的水平。在一些实施例中，在凹进之后，第二壁结构300B的顶表面处于比第一栅极部分200R的顶表面的水平低的或高的水平。
在图2R中，在栅极结构200和第二壁结构300B的暴露表面上形成导电层204。导电层204将两个或更多个栅极结构200彼此电连接。在一些实施例中，导电层204为或包括W、Ru、Co、Mo、Cu等，并且可以通过合适的沉积工艺来形成导电层204，诸如PVD、CVD、ALD、镀覆等。在形成导电层204之后，可以通过例如CMP从ILD 130、栅极间隔件41和ESL 131的表面上方去除导电层204的多余材料。
在图2S至图2X中，形成栅极隔离结构310以将位于栅极隔离结构310任一侧上的导电层204的部分彼此隔离。在一些实施例中，栅极隔离结构310的材料为SiN、或另一合适的介电材料。栅极隔离结构310可以具有在约15nm至约50nm的范围内的宽度。栅极隔离结构310从导电层204的顶表面延伸至第二壁结构300B的顶表面。在一些实施例中，通过在导电层204中蚀刻暴露第二壁结构300B的开口，然后在第二壁结构300B上的开口中沉积栅极隔离结构310的材料来形成栅极隔离结构310。沉积可以为PVD、CVD、ALD或其他合适的沉积。
在一些实施例中，栅极隔离结构310的宽度(例如，在Y轴方向上)比第二壁结构300B的宽度宽，如图2S、图2U、图2W所示。在一些实施例中，栅极隔离结构310的宽度比第二壁结构300B的宽度窄，如图2T、图2V、图2X所示。
在一些实施例中，栅极隔离结构310延伸至与栅极结构200的顶表面齐平的深度(例如，栅极隔离结构310具有与栅极结构200的顶表面齐平的底表面)，如图2S、图2T所示。在一些实施例中，栅极隔离结构310延伸至在栅极结构200的顶表面之下的深度(例如，栅极隔离结构310具有在栅极结构200的顶表面之下的底表面)，如图2U、图2V所示。在一些实施例中，栅极隔离结构310延伸至在栅极结构200的顶表面之上的深度(例如，栅极隔离结构310具有在栅极结构200的顶表面之上的底表面)，如图2W、图2X所示。
在一些实施例中，栅极结构200包括导电层204。
在形成栅极隔离结构310之后，可以在图2S或图2T的结构上方形成互连结构(未示出)。例如，可以形成分别连接到源极/漏极区域82、源极/漏极接触件和栅极结构200(例如，导电层204)的源极/漏极接触件、源极/漏极通孔和栅极通孔。
实施例可以提供优势。通过形成牺牲介电层280、第二栅极部分290C和第二壁结构300B，可以减小纳米结构器件10的相邻对之间的间距。通过加厚界面层210，沟道22的端部部分的活性较低(例如，非活性)，以使得第二栅极部分290C的厚度可以减小，这减小了纳米结构器件10的相邻对之间的间距。如此一来，也可以减小包括本文所体现的纳米结构器件10的集成电路管芯的芯片面积，以使得可以在相同芯片面积中集成更多数量的纳米结构器件10，或者相同数量的纳米结构器件10可以占用更小的芯片面积。
根据至少一个实施例，一种器件包括第一纳米结构的第一垂直堆叠件，形成在衬底上方，第二纳米结构的第二垂直堆叠件，与第一垂直堆叠件相邻，以及第一栅极结构，与第一纳米结构相邻。第一栅极结构包括：第一栅极部分，位于第一纳米结构之间；以及第二栅极部分，从第一栅极部分的第一侧壁延伸至第一栅极部分的第二侧壁。第二侧壁位于第一侧壁和衬底之间，并且第二栅极部分为与第一栅极部分不同的材料。第二栅极结构与第二纳米结构相邻，并且第二壁结构位于第二栅极部分和第二栅极结构之间。
在一些实施例中，第二栅极部分包括钨、钛或铂中的一种或多种。
在一些实施例中，该半导体器件还包括：导电层，位于第一栅极部分和第二栅极部分上；以及栅极隔离结构，从导电层的上表面延伸至在第一栅极结构的最上表面之下的水平。
在一些实施例中，第一栅极结构还包括：界面层，位于第一纳米结构上；以及栅极介电层，位于界面层上。
在一些实施例中，界面层的厚度在第一纳米结构的水平端部部分上比在第一纳米结构的上表面和下表面上的厚。
在一些实施例中，水平端部部分处的界面层的厚度在约2纳米(nm)至约3nm的范围内。
在一些实施例中，与第一纳米结构的垂直侧壁相邻的第二栅极部分的厚度在约3nm至约10nm的范围内。
在一些实施例中，第二壁结构的宽度在约10nm和约100nm的范围内。
在一些实施例中，该半导体器件还包括：第一源极/漏极区域，邻接第一垂直堆叠件；第二源极/漏极区域，邻接第二垂直堆叠件；以及第一壁结构，位于第一源极/漏极区域和第二源极/漏极区域之间。
在一些实施例中，第一壁结构的宽度在约20nm至约100nm的范围内。
根据至少一个实施例，一种器件包括第一纳米结构器件，该第一纳米结构器件包括：第一半导体沟道，位于衬底上方，第二半导体沟道，位于第一半导体沟道上方，第一栅极部分，位于第一半导体沟道和第二半导体沟道之间，第二栅极部分，位于第一半导体沟道和第二半导体沟道之间、以及位于第一半导体沟道和第二半导体沟道的垂直侧壁上，以及第一源极/漏极区域，邻接第一半导体沟道和第二半导体沟道。该器件还包括与第一纳米结构器件相邻的第二纳米结构器件，第二纳米结构器件包括：第三半导体沟道，第四半导体沟道，位于第三半导体沟道上方，第三栅极部分，位于第三半导体沟道和第四半导体沟道之间，第四栅极部分，位于第三半导体沟道和第四半导体沟道之间、以及位于第三半导体沟道和第四半导体沟道的垂直侧壁上，以及第二源极/漏极区域，邻接第三半导体沟道和第四半导体沟道。第一壁结构，位于第一源极/漏极区域和第二源极/漏极区域之间，并且第二壁结构，位于第二栅极部分和第四栅极部分之间。
在一些实施例中，第二壁结构的上表面处于与第四栅极部分的上表面基本上共面的水平处。
在一些实施例中，第二壁结构的上表面处于比第四栅极部分的上表面低的水平处。
在一些实施例中，该半导体器件还包括：导电层，位于第二栅极部分和第四栅极部分上；以及栅极隔离结构，从导电层的上表面延伸至第二壁结构的上表面。
在一些实施例中，栅极隔离结构的宽度大于第二壁结构的宽度。
根据至少一个实施例，一种方法包括：在衬底上形成第一半导体纳米结构的第一垂直堆叠件；形成第二半导体纳米结构的第二垂直堆叠件，第二垂直堆叠件与第一垂直堆叠件相邻；在第一半导体纳米结构的两个第一半导体纳米结构之间、以及在第一半导体纳米结构的一个第一半导体纳米结构和硬掩模层之间形成第一栅极部分；通过使第一栅极部分水平地凹进来形成凹槽；以及在凹槽中、和第一半导体纳米结构的两个第一半导体纳米结构的垂直侧壁上、以及硬掩模层的垂直侧壁上形成第二栅极部分。
在一些实施例中，该方法还包括：在第一半导体纳米结构上形成相应的界面层；在两个第一半导体纳米结构之间形成牺牲介电层；在牺牲介电层就位的情况下加厚界面层；以及去除牺牲介电层。
在一些实施例中，该加厚包括使位于第一半导体纳米结构的端部部分上的界面层的部分加厚到约2nm至约3nm范围内的厚度。
在一些实施例中，形成第二栅极部分包括在第一栅极部分上沉积选择性金属，选择性金属包括钨、钛或铂中的一种或多种。
在一些实施例中，该方法还包括：形成环绕第二半导体纳米结构的第二栅极结构；以及在第二栅极部分和第二栅极结构之间形成第二介电壁。
前面概述了落干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
第一纳米结构的第一垂直堆叠件，形成在衬底上方；
第二纳米结构的第二垂直堆叠件，与所述第一垂直堆叠件相邻；
第一栅极结构，与所述第一纳米结构相邻，所述第一栅极结构包括：
第一栅极部分，位于所述第一纳米结构之间；以及
第二栅极部分，从所述第一栅极部分的第一侧壁延伸至所述第一栅极部分的第二侧壁，所述第二侧壁位于所述第一侧壁和所述衬底之间，所述第二栅极部分为与所述第一栅极部分不同的材料；
第二栅极结构，与所述第二纳米结构相邻；以及
第二壁结构，位于所述第二栅极部分和所述第二栅极结构之间。
2.根据权利要求1所述的半导体器件，其中，所述第二栅极部分包括钨、钛或铂中的一种或多种。
3.根据权利要求1所述的半导体器件，还包括：
导电层，位于所述第一栅极部分和所述第二栅极部分上；以及
栅极隔离结构，从所述导电层的上表面延伸至在所述第一栅极结构的最上表面之下的水平。
4.根据权利要求1所述的半导体器件，其中，所述第一栅极结构还包括：
界面层，位于所述第一纳米结构上；以及
栅极介电层，位于所述界面层上。
5.根据权利要求4所述的半导体器件，其中，所述界面层的厚度在所述第一纳米结构的水平端部部分上比在所述第一纳米结构的上表面和下表面上的厚。
6.根据权利要求5所述的半导体器件，其中，所述水平端部部分处的所述界面层的厚度在2纳米(nm)至3nm的范围内。
7.根据权利要求1所述的半导体器件，其中，与所述第一纳米结构的垂直侧壁相邻的所述第二栅极部分的厚度在3nm至10nm的范围内。
8.根据权利要求1所述的半导体器件，其中，所述第二壁结构的宽度在10nm和100nm的范围内。
9.一种半导体器件，包括：
第一纳米结构器件，包括：
第一半导体沟道，位于衬底上方；
第二半导体沟道，位于所述第一半导体沟道上方；
第一栅极部分，位于所述第一半导体沟道和所述第二半导体沟道之间；
第二栅极部分，位于所述第一半导体沟道和所述第二半导体沟道之间、以及位于所述第一半导体沟道和所述第二半导体沟道的垂直侧壁上；以及
第一源极/漏极区域，邻接所述第一半导体沟道和所述第二半导体沟道；
第二纳米结构器件，与所述第一纳米结构器件相邻，所述第二纳米结构器件包括：
第三半导体沟道；
第四半导体沟道，位于所述第三半导体沟道上方；
第三栅极部分，位于所述第三半导体沟道和所述第四半导体沟道之间；
第四栅极部分，位于所述第三半导体沟道和所述第四半导体沟道之间、以及位于所述第三半导体沟道和所述第四半导体沟道的垂直侧壁上；以及
第二源极/漏极区域，邻接所述第三半导体沟道和所述第四半导体沟道；
第一壁结构，位于所述第一源极/漏极区域和所述第二源极/漏极区域之间；以及
第二壁结构，位于所述第二栅极部分和所述第四栅极部分之间。
10.一种形成半导体器件的方法，包括：
在衬底上形成第一半导体纳米结构的第一垂直堆叠件；
形成第二半导体纳米结构的第二垂直堆叠件，所述第二垂直堆叠件与所述第一垂直堆叠件相邻；
在所述第一半导体纳米结构的两个第一半导体纳米结构之间、以及在所述第一半导体纳米结构的一个第一半导体纳米结构和硬掩模层之间形成第一栅极部分；
通过使所述第一栅极部分水平地凹进来形成凹槽；以及
在所述凹槽中、和所述第一半导体纳米结构的所述两个第一半导体纳米结构的垂直侧壁上、以及所述硬掩模层的垂直侧壁上形成第二栅极部分。
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