TW202312354A - 積體電路裝置 - Google Patents

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TW202312354A
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TW
Taiwan
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layer
gate
fin
isolation structure
nanostructures
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TW111119195A
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詹易叡
潘冠廷
江國誠
王志豪
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台灣積體電路製造股份有限公司
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    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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Abstract

積體電路裝置包括基板與位於第一閘極結構及該第二閘極結構之間的鰭片隔離結構。第一閘極結構包繞位於第一鰭片上方的第一垂直奈米結構通道堆疊。第二閘極結構包繞位於第二鰭片上方的第二垂直奈米結構通道堆疊。鰭片隔離結構從第一閘極結構的上表面延伸至基板的上表面。溝槽隔離結構位於第一鰭片與鰭片隔離結構之間且具有與鰭片隔離結構不同的蝕刻選擇性。

Description

積體電路裝置
本發明實施例是關於積體電路裝置及其製造方法，特別是關於具有鰭片隔離結構的積體電路裝置及其製造方法。
半導體積體電路產業歷經指數性的成長。積體電路材料與設計的科技進展產生了各個世代的積體電路，其中各世代相較於先前世代具有較小且較為複雜的電路。積體電路演進期間，功能密度（亦即，單位晶片面積的內連線裝置數目）通常會增加而幾何尺寸（亦即，可利用製程生產的最小元件（或線））卻減少。此微縮化的過程通常會提高生產效率以及降低相關成本而提供助益。這樣的微縮化也會增加加工與製造積體電路的複雜度。
本發明實施例提供一種積體電路裝置。積體電路裝置包括基板、第一閘極結構、第二閘極結構、鰭片隔離結構以及溝槽隔離結構。第一閘極結構包繞位於第一鰭片上方的第一垂直奈米結構通道堆疊。第二閘極結構包繞位於第二鰭片上方的第二垂直奈米結構通道堆疊。鰭片隔離結構位於第一閘極結構與第二閘極結構之間且從第一閘極結構的上表面延伸至基板的上表面。溝槽隔離結構位於第一鰭片與鰭片隔離結構之間且具有與鰭片隔離結構不同的蝕刻選擇性。
本發明實施例亦提供一種積體電路裝置。積體電路裝置包括基板、第一溝槽隔離結構、第二溝槽隔離結構、半導體鰭片以及鰭片隔離結構。第一溝槽隔離結構位於基板上且沿著第一方向延伸。第二溝槽隔離結構在第二方向上與第一溝槽隔離結構橫向隔離，第二方向橫切第一方向。半導體鰭片從第一溝槽隔離結構與第二溝槽隔離結構之間垂直延伸而出。鰭片隔離結構內嵌於半導體鰭片中且從基板垂直延伸至比半導體鰭片更高的水平。鰭片隔離結構與第一溝槽隔離結構及第二溝槽隔離結構之間存在界面。
本發明實施例亦提供一種積體電路裝置的製造方法。積體電路裝置的製造方法包括：形成第一半導體材料與第二半導體材料的交替層的多層晶格；透過於多層晶格中形成第一開口與第二開口，以於半導體鰭片之上形成垂直奈米結構堆疊；以絕緣材料填充第一開口與第二開口；透過形成圖案化遮罩以露出半導體鰭片的一部分；透過移除半導體鰭片的露出部分以形成第三開口；以及透過填充第三開口以形成鰭片隔離結構。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同部件。各部件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一部件形成在第二部件之上，可能包含第一和第二部件直接接觸的實施例，也可能包含額外的部件形成在第一和第二部件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複元件符號以及∕或字母。這樣的重複是出於簡易與清楚起見，而其本身並不是用以表示所討論的各種實施例及∕或配置之間的關係。
再者，本文可能使用空間相對用詞，例如「在……下方」、「在……之下」、「下方的」、「在……之上」、「上方的」等類似用詞，是為了便於描述圖式中一個（些）元件或部件與另一個（些）元件或部件之間的關係。空間相對用詞意欲涵蓋使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
表示相對程度的用語，例如「約（about）」或「實質上（substantially）」等應被解讀為本發明所屬技術領域中具有通常知識者根據當前的技術規範所能理解的。一般而言，「實質上」一詞指的是比「約」一詞更為嚴格的容許度。例如，「約100單位」的厚度將包括範圍比「實質上為100單位」的厚度更大的數值，例如70單位至130單位（+/-30%），而「實質上為100單位」的厚度將包括較小範圍的數值，例如95單位至105單位（+/-5%）。再者，除了作為相對用詞的「約」用於相似內文時並不如「實質上」嚴格之外，這樣的容許度（+/-30%或+/-5%等）可取決於製程及∕或設備，且不應被解讀為比本發明所屬技術領域中具有通常知識者對所討論技術認知到的正常限制具有更多或更少的限制。
本揭露大體上是關於半導體裝置，特別是關於如平面式場效電晶體（field-effect transistor, FET）的場效電晶體、3D鰭線場效電晶體（fin-line FET, FinFET）或全繞式閘極（gate all around, GAA）裝置。在先進技術節點中，尺寸微縮化會導致難以在不損傷相鄰鰭片的情況下切割半導體裝置的鰭片。藉由將鰭片切割操作步驟移動至形成淺溝槽隔離的製程之後，利用本文所述的方法而形成的鰭片隔離結構改善了間隔。因為相鄰鰭片的橫向側壁被淺溝槽隔離所保護，減少或消除了對相鄰鰭片的損傷，而鰭片硬遮罩作為在垂直方向上保護相鄰鰭片的蝕刻停止層。如此一來，鰭片之間的間隔最多可減少10%至50%。
可利用任何合適的方法圖案化全繞式閘極（gate all around, GAA）電晶體結構。例如，可使用一或多道光學微影製程來圖案化，光學微影製程包括雙重圖案化或多重圖案化製程。一般來說，雙重圖案化或多重圖案化製程結合了光學微影製程與自對準製程，以創建出例如，比使用單一、直接微影製程所得的節距更小的圖案。例如，在一實施例中，在基板上方形成犧牲層，並使用光學微影製程對其進行圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。之後移除犧牲層，然後可以使用剩餘的間隔物圖案化全繞式閘極結構。
第1A-1E圖是根據本揭露實施例製造的積體電路裝置10的一部分的上視示意圖與剖面側視示意圖，其中積體電路裝置10包括全繞式閘極裝置20A-20K。第1A圖是積體電路裝置10沿著第1B圖中所示的線段A-A的上視示意圖。第1B圖是積體電路裝置10包括全繞式閘極裝置20A-20D的一部份沿著第1A圖中所示的線段B-B的剖面側視示意圖。第1C圖是積體電路裝置10包括全繞式閘極裝置20E-20I的一部份沿著第1A圖中所示的線段C-C的剖面側視示意圖。第1D圖是積體電路裝置10包括全繞式閘極裝置20J-20K的一部份沿著第1A圖中所示的線段D-D的剖面側視示意圖。第1E圖是積體電路裝置10包括全繞式閘極裝置20A-20D的一部份沿著第1A圖中所示的線段E-E的剖面側視示意圖。為了簡化圖式，可從第1A-1E圖的各種示意圖中刻意將某些部件移除。
全繞式閘極裝置20A-20K形成於鰭片321-324上，且包括奈米片通道22A1-22C11、源極∕汲極區82以及閘極結構200A-200K。奈米片通道22A1-22C11於鰭片321-324上方排列成垂直堆疊，於兩側抵接源極∕汲極區82（參照第1D、1E圖），且被閘極結構200A-200K覆蓋及圍繞。如第1A圖與第1B圖所示，透過以鰭片隔離結構420取代鰭片321-324的一部份來「切割」鰭片321-324。切割鰭片321-324可有助於隔離功能電路，例如個別的靜態隨機存取記憶體（static random access memory, SRAM）單元。在第1A-1E圖所示的範例中，鰭片323與鰭片324被鰭片隔離結構420所切割。如圖所示，切口的位置可沿著X軸方向交錯。在一些實施例中，鰭片隔離結構420在其X軸的位置為部分或完全對準的。鰭片隔離結構420一般為不導電的。在一些實施例中，鰭片隔離結構420由介電材料所形成，例如SiOCN或其他合適的材料。在一些實施例中，如第1B圖所示，鰭片隔離結構420的下部於鰭片隔離結構420的任一側接觸隔離結構363、364，且鰭片隔離結構420的上部於鰭片隔離結構420的任一側接觸閘極結構部200P。
在一些實施例中，全繞式閘極裝置20A-20K可至少包括N型場效電晶體或P型場效電晶體。如積體電路裝置10的積體電路裝置常包括基於在積體電路中的功能而具有不同臨界電壓的電晶體。例如，輸入∕輸出（input/ouput, IO）電晶體一般具有最高的臨界電壓，核心邏輯電晶體一般具有最低的臨界電壓，且介於輸入∕輸出電晶體與核心邏輯電晶體之間的第三臨界電壓也可用於某些其他的功能電晶體，例如靜態隨機存取記憶體電晶體。在積體電路裝置10之中的一些電路區塊可包括具有兩種或兩種以上不同臨界電壓的兩個或兩個以上的N型場效電晶體及∕或P型場效電晶體。
參照第1A與1B圖，全繞式閘極裝置20A-20C形成於基板110上方及∕或基板110中，且一般包括跨越及∕或包繞半導體通道的閘極結構200A-200C，半導體通道交替稱為「奈米結構」且位於半導體鰭片321-324之上，半導體鰭片321-324從隔離結構361-365（或「隔離部件」或「隔離區」）突出且被隔離結構361-365隔離。通道標示為「22AI」至「22CI」，其中的「I」為1-11的整數，其分別對應至電晶體20A-20K。閘極結構200A-200K各控制通過通道22A1-22C11的電流。第1C、1D圖中所示的全繞式閘極裝置20D-20K具有與全繞式閘極裝置20A-20C相似的結構。在下文中，可描述一或多個全繞式閘極裝置20A-20K（例如，全繞式閘極裝置20D）作為範例，且相關描述對於其他全繞式閘極裝置20A-20K（例如，全繞式閘極裝置20A-20C、20E-20K）同樣是有效的。
參照第1C圖，第1C圖中的積體電路裝置10的剖面圖是沿著X-Z平面所擷取的，其中X軸方向為水平方向且Z軸方向為垂直方向。第1C圖中的剖面圖繪示出積體電路裝置10的全繞式閘極裝置20D-20G，且相關描述一般可應用至其他全繞式閘極裝置20A-20C、20H-20K。第1C圖中，以全繞式閘極裝置20D作為範例，全繞式閘極裝置20D係繪示為包括三個通道22A4-22C4，通道22A4-22C4橫向抵接源極∕汲極部件82且被閘極結構200D覆蓋及圍繞。一般而言，通道22的數量不限於三個，且可介於2至8個（或8個以上）。根據在閘極結構200D與在源極∕汲極部件82所施加的電壓，閘極結構200D控制經過通道22A4-22C4至源極∕汲極部件82的電流以及從源極∕汲極部件82而來的電流。
在一些實施例中，第1C圖所示的鰭片結構323包括矽。在一些實施例中，全繞式閘極裝置20D為N型場效電晶體，且其源極∕汲極部件82包括磷化矽（SiP）。在一些實施例中，全繞式閘極裝置20D為P型場效電晶體，且其源極∕汲極部件82包括矽鍺（SiGe）。一般而言，源極∕汲極部件82包括合適的磊晶成長半導體材料，磊晶成長半導體材料具有或不具有在原位（in situ）或在不同的製程中佈植的合適摻質。
全繞式閘極裝置20D的通道22A4-22C4各包括半導體材料，例如矽或矽化合物，例如矽鍺等。通道22A4-22C4為奈米結構（例如，具有介於幾個奈米範圍的尺寸），且也可各具有延長的形狀且在X方向上延伸。在一些實施例中，通道22A4-22C4各具有奈米線（nano-wire, NW）形狀、奈米片（nano-sheet, NS）形狀、奈米管（nano-tube, NT）形狀或其他合適的奈米尺度形狀。通道22A4-22C4的剖面輪廓可以是長方形、圓形（round、circle）、正方形、橢圓形、六角形或前述之組合。
在一些實施例中，通道22A4-22C4的長度（例如，在X方向測量）可彼此不同，例如因為鰭片蝕刻製程時產生斜切（tapering）。在一些實施例中，通道22A4的長度可小於通道22B4的長度，通道22B4的長度可小於通道22C4的長度。通道22A4-22C4可各不具有一致的厚度，例如是因為擴展通道22A4-22C4之間的間距（例如，在Z方向測量）以增加閘極結構製程寬裕度而採用的通道修整製程。例如，每個通道22A4-22C4的中間部分可比每個通道22A4-22C4的兩端更薄。這樣的形狀可共同稱為「狗骨頭形」。
在一些實施例中，通道22A4-22C4之間的間距（例如，通道22B4與通道22A4或通道22C4之間）介於約8nm至約12nm之間。在一些實施例中，每個通道22A4-22C4的厚度（例如，在Z方向測量）介於約5nm至約8nm之間。在一些實施例中，每個通道22A4-22C4的寬度（例如，在未繪示於第1C圖中的Y方向測量，其與X-Z平面垂直）至少約為8nm。
閘極結構200D分別設置於通道22A4-22C4之上與通道22A4-22C4之間。在一些實施例中，閘極結構200D分別設置於通道22A4-22C4之上與通道22A4-22C4之間，其中對於N型裝置通道22A4-22C4為矽通道，或對於P型裝置通道22A4-22C4為矽鍺通道。在一些實施例中，如第14圖所示，閘極結構200D包括界面層（interfacial layer, IL）210、一或多層閘極介電層600、一或多層功函數調諧層900、及金屬填充層290。
界面層210可以是通道22A4-22C4材料的氧化物，且形成於通道22A4-22C4的露出區域上以及鰭片323的頂表面上。界面層210促進閘極介電層600附著於通道22A4-22C4。在一些實施例中，界面層210具有約5Å至約50Å之間的厚度。在一些實施例中，界面層210具有約為10Å的厚度。厚度過薄的界面層210可能會出現孔隙或展現出不足的附著特性。厚度過厚的界面層210消耗閘極填充的寬裕度，這與前文所述臨界電壓調諧與阻值相關。在一些實施例中，界面層210以偶極摻雜，例如鑭，以調諧臨界電壓。
在一些實施例中，閘極介電層600包括至少一種高介電常數閘極介電材料，高介電常數閘極介電材料可指的是具有比氧化矽的介電常數（約為3.9）更高的介電常數的介電材料。例示性高介電常數介電材料包括HfO 2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO 2、Ta 2O 5、或前述之組合。在一些實施例中，閘極介電層600具有約5 Å至約100 Å之間的厚度。
在一些實施例中，閘極介電層600可包括摻質，例如以可達到臨界電壓調諧的濃度，從La 2O 3、MgO、Y 2O 3、TiO 2、Al 2O 3或Nb 2O 5等驅入至高介電常數閘極介電質的金屬離子，或是從B 2O 3驅入的硼離子。作為一範例，對於N型電晶體裝置而言，較高濃度的鑭離子相對於較低濃度鑭離子的或沒有鑭離子的膜層減少了臨界電壓，而對於P型電晶體裝置而言，反之亦然。在一些實施例中，某些電晶體裝置（例如，輸入/輸出電晶體）沒有存在於某些其他電晶體裝置（例如，N型核心邏輯電晶體或P型輸入/輸出電晶體）中的摻質。例如，在N型輸入/輸出電晶體中，相對高的臨界電壓是合意的，使得對於輸入/輸出電晶體的高介電常數介電層而言較佳不含有在其他地方可能會減少臨界電壓的鑭離子。
在一些實施例中，閘極結構200D更包括一或多層功函數金屬層，共同以功函數金屬層900表示。當作為N型場效電晶體時，全繞式閘極裝置20D的功函數金屬層900可至少包括N型功函數金屬層、原位蓋層與氧阻擋層。在一些實施例中，N型功函數金屬層為N型金屬材料或包括N型金屬材料，例如TiAlC、TiAl、TaAlC或TaAl等。原位蓋層形成於N型功函數金屬層上，且可包括TiN、TiSiN、TaN或另一合適的材料。氧阻擋層形成於原位蓋層上，以防止氧擴散至N型功函數金屬層中，可能會造成臨界電壓不合意的偏移。氧阻擋層可由可阻止氧穿過N型功函數金屬層的介電材料所形成，且氧阻擋層可保護N型功函數金屬層不被進一步氧化。氧阻擋層可包括矽、鍺、SiGe或另一合適材料的氧化物。在一些實施例中，功函數金屬層900包括比前文所述更多層或更少層。
功函數金屬層900可更包括一或多層阻障層，阻障層包括金屬氮化物如TiN、WN、MoN或TaN等。一或多層阻障層可各具有介於約5Å至約20Å之間的厚度。包括一或多層阻障層提供額外的臨界電壓調諧彈性。一般而言，額外的阻障層各增加臨界電壓。如此一來，對於N型場效電晶體而言，較高臨界電壓的裝置（例如，輸入/輸出電晶體裝置）可具有至少一層額外的阻障層或多於兩層以上額外的阻障層，而較低臨界電壓的裝置（例如，核心邏輯電晶體裝置）可具有較少或沒有額外的阻障層。對於P型場效電晶體而言，較高臨界電壓的裝置（例如，輸入/輸出電晶體裝置）可具有較少或沒有額外的阻障層，而較低臨界電壓的裝置（例如，核心邏輯電晶體裝置）可具有至少一層額外的阻障層或多於兩層以上額外的阻障層。在接下來的討論中，臨界電壓是以量值進行描述。作為一範例，N型場效電晶體輸入/輸出電晶體與P型場效電晶體輸入/輸出電晶體以量值而言具有相似的臨界電壓，但是是相反的極性，例如對於N型場效電晶體輸入/輸出電晶體是+1Volt且對於P型場效電晶體輸入/輸出電晶體是-1Volt。如此一來，因為每層額外的阻障層增加了臨界電壓的絕對值（例如，+0.1Volt/層），這樣的增加為N型場效電晶體提升臨界電壓（量值）且為P型場效電晶體減少臨界電壓（量值）。
閘極結構200D也包括金屬填充層290。金屬填充層290可包括導電材料如鎢、鈷、釕、銥、鉬、銅、鋁或前述之組合。在通道22A4-22C4之間，金屬填充層290周圍被一或多層功函數金屬層900圍繞（在剖面圖中），接著一或多層功函數金屬層900周圍被閘極介電層600圍繞。閘極結構200D也可包括膠層，膠層形成於一或多層功函數金屬層900與金屬填充層290之間以增加黏附力。
參照第1C圖，全繞式閘極裝置20D-20G包括設置於閘極介電層600與界面層210的側壁上的閘極間隔物41與內間隔物74。內間隔物74也設置於通道22A4-22C4之間。閘極間隔物41與內間隔物74可包括介電材料，例如低介電常數材料如SiOCN、SiON、SiN或SiOC。在一些實施例中，存在一或多層額外的間隔物層抵接閘極間隔物41。
全繞式閘極裝置20D-20G可更包括源極∕汲極接觸件120，源極∕汲極接觸件120形成於源極∕汲極部件82上方。源極∕汲極接觸件120可包括導電材料如鎢、釕、鈷、銅、鈦、氮化鈦、鉭、氮化鉭、銥、鉬、鎳、鋁或前述之組合。源極∕汲極接觸件120可被如SiN或TiN的阻障層（未繪示）圍繞，其可防止或減少材料從源極∕汲極接觸件120擴散以及材料擴散至源極∕汲極接觸件120擴散之中。矽化物層118也可形成於源極∕汲極部件82與源極∕汲極接觸件120之間，以減少源極∕汲極接觸阻值。矽化物層118可包括鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他耐火金屬、稀土金屬的一或多種或前述之合金。在一些實施例中，矽化物層118的厚度（在Z方向上）介於約0.5nm至約5nm之間。在一些實施例中，源極∕汲極接觸件120的高度可介於約1nm至約50nm之間。
在第1E圖中，在一些實施例中，源極∕汲極區82各形成於個別的鰭片321、324、324上方，且彼此被混合鰭片94（或「非主動鰭片94」）相互隔離，混合鰭片94形成於隔離結構361-365上方。在一些實施例中，隔離結構361-364為溝槽隔離結構，例如淺溝槽隔離區。在一些實施例中，混合鰭片94各包括襯層93（或「介電層93」）與填充層95（或「氧化物層95」）。
在第1D圖中，某些全繞式閘極裝置如全繞式閘極裝置20J、20K更包括層間介電質（interlayer dielectric, ILD）130。層間介電質130提供全繞式閘極裝置20J、20K前文討論的各種組件之間的電性隔離，例如閘極結構200J、200K之間以及閘極結構200J、200K與源極∕汲極接觸件120之間。可在形成層間介電質130之前形成蝕刻停止層131，且蝕刻停止層131可橫向位於層間介電質130與閘極間隔物41之間，且垂直位於層間介電質130與源極∕汲極部件82之間。在一些實施例中，蝕刻停止層131為或包括SiN、SiCN、SiC、SiOC、SiOCN、HfO 2、ZrO 2、ZrAlO x、HfAlO x、HfSiO x、Al 2O 3或其他合適的材料。在一些實施例中，蝕刻停止層的厚度介於約1nm至約5nm之間。
在一些實施例中，保護層204與蓋層295位於閘極結構200H-200K上方。蓋層295也稱為「自對準蓋層（self-aligned capping layer, SAC layer）」，可為下方的閘極結構200H-200K提供保護，且也可在形成源極∕汲極接觸件120之後平坦化源極∕汲極接觸件120時作為化學機械研磨停止層。蓋層295可以是包括介電材料的介電層，例如SiO 2、SiN、SiCN、SiC、SiOC、SiOCN、HfO 2、ZrO 2、ZrAlO x、HfAlO x、HfSiO x、Al 2O 3、BN或其他合適的介電材料。保護層204可以是或包括與蓋層295不同的介電材料，例如SiO 2、SiN、SiCN、SiC、SiOC、SiOCN、HfO 2、ZrO 2、ZrAlOx、HfAlO x、HfSiO x、Al 2O 3、BN或其他合適的介電材料。在一些實施例中，保護層204的厚度可介於約1nm至約10nm之間。在一些實施例中，保護層204為閘極結構200H-200K的一部份。如第1D圖所示，蓋層295可被支撐結構296所分裂，支撐結構296位於對應至較長的通道22A10-22C11的閘極結構200J、200K上方。在一些實施例中，支撐結構296由介電材料所形成，可與蓋層295的材料不同。
第1A、1B、1C、1E圖繪示出鰭片隔離結構420在XY平面、XZ平面和YZ平面中切割穿過鰭片321-324（圖1A）、沿著鰭片323（圖1C）或橫跨鰭片321-324（圖 1B、1E）的示意圖。第1B圖繪示出穿過閘極結構200A-200C和通道22A1-22C3的切口，且第1E圖繪示出穿過抵接通道22A1-22C3的源極∕汲極區82的切口。第1B、1C、1E圖所示的鰭片隔離結構420內嵌於半導體鰭片323中。在一些實施例中，鰭片隔離結構420具有大致矩形棱柱、梯形棱柱等的形狀。第1A-1C、1E圖繪示出鰭片結構420，其具有實質上垂直的側壁421L、421R、421F、421BA與實質上水平的上表面和下表面421T、421B。左側壁421L位於右側壁421R對側，各沿著X軸方向和Z軸方向延伸，且在正Y軸方向或負Y軸方向上朝向外側。前側壁421F位於後側壁421BA對側，各沿著Y軸方向和Z軸方向延伸，且在正或負Y軸方向上朝向外側。頂表面421T位於底表面421B對側，各沿著X軸和Y軸方向延伸，且在正或負Z軸任一方向上朝向外側。
如第1B圖中的YZ平面圖所示，在閘極結構200B、200C之間，鰭片隔離結構420的上部與在形成閘極結構200A-200C時沉積的材料抵接，且鰭片隔離結構420的下部與隔離結構363、364抵接。鰭片隔離結構420為或包括與隔離結構363、364的材料組成不同的材料組成。因此，可視界面可存在於鰭片隔離結構和隔離結構363、364之間。在一些實施例中，左側壁421L與隔離結構363和閘極介電層600接觸。右側壁421R可與隔離結構364和閘極介電層600接觸。底表面421BO可與基板110接觸。頂表面421T可與蓋層295穿過保護層204中的裂口的一部分接觸。如第1E圖所示，左側壁與右側壁421L、421R可與在沉積內間隔物74時形成的間隔物部分76接觸（參照第10圖），且在不存在接觸蝕刻停止層131的實施例中，頂表面421T可與接觸蝕刻停止層131或層間介電層130接觸。
如第1C圖中的XZ平面圖所示，頂表面421T可與源極∕汲極接觸件120和接觸蝕刻停止層131接觸。在一些實施例中，頂表面421T位於源極∕汲極區82上表面之上的水平。如此一來，源極∕汲極接觸件120可具有從頂表面421T往下至源極/汲極區82上表面的台階。頂表面421T的水平可實質上與閘極結構200上表面的水平相同。前表面421F可與通道22AX-22CX和閘極結構200X接觸。由於存在抵接通道22AX-22CX端部的鰭片隔離結構420而非源極∕汲極區，通道22AX-22CX可能是非主動的。如此一來，通道22AX-22CX於第一端部抵接源極∕汲極區82，且於第二端部抵接鰭片隔離結構420。在一些實施例中，閘極結構200X為非主動的。由於通道22AX-22CX為非主動的，閘極結構200X可能為非主動的。在一些實施例中，閘極結構200X在第一側與內間隔物74接觸，且在與第一側相對的第二側與鰭片隔離結構420的前側421F接觸。鰭片隔離結構420的前側421F和後側421BA與鰭片323接觸。後側421BA可與源極∕汲極區82接觸。在一些實施例中，後側421BA可與矽化物 118 接觸。
關於製造全繞式閘極裝置的額外細節揭示於2018年12月25日公告的美國專利號10,164,012，其標題為「半導體裝置及其製造方法」，以及2019年7月23日公告的美國專利號10,361,278，標題為「半導體裝置的製造方法與半導體裝置」，上述揭露其各自整體內容透過引用的方式併入本文。
第15圖根據本揭露的一或多個態樣繪示出用於從工件形成積體電路裝置或其一部分的方法1000的流程圖。方法1000僅是一個範例，並非意圖將本揭露侷限於在方法1000中明確說明的內容。可以在方法1000之前、期間和之後提供額外步驟，且方法的額外實施例中可替換、剔除或移動所述的一些步驟。為了簡易起見，本文並未詳細描述所有步驟。如第2-3、4A-4F與5-14圖所示，根據方法1000的實施例，方法1000在下文結合工件在製造的不同階段的局部透視圖及∕或剖面圖進行描述。為避免疑義，在所有圖式中，X方向垂直於Y方向且Z方向垂直於X方向和Y方向。 值得注意的是，因為工件可被製造成半導體裝置，可根據上下文的需要而稱為半導體裝置。
第2-3、4A-4F與5-14圖是根據本揭露的一些實施例在製造奈米場效電晶體的中間階段的透視圖與剖面圖。第4A-4F圖繪示出透視圖。第2-3與5-14圖繪示出剖面圖，為了簡化圖式而省略某些部件。
第2圖中，提供基板110。基板110可以是半導體基板，例如塊狀半導體等，可以是摻雜的（例如，用p型或n型摻質）或未摻雜的。基板110的半導體材料可以包括矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及∕或銻化銦； 合金半導體，包括矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及∕或磷砷化鎵銦；或前述之組合。可使用其他基板，例如單層、多層或梯度基板。
進一步在第2圖中，多層堆疊或「晶格」形成於第一半導體層21A-21C（共同稱為第一半導體層21）和第二半導體層23A-23C（共同稱為第二半導體層23）的交替層的基板110之上。 在一些實施例中，第一半導體層21可由適用於n型奈米場效電晶體的第一半導體材料形成，例如矽、碳化矽等，且第二半導體層23可由適用於p型奈米場效電晶體的材料的第二半導體形成，如矽鍺等。可使用如化學氣相沉積（chemical vapor deposition, CVD）、原子層沉積（atomic layer deposition, ALD）、氣相磊晶（vapor phase epitaxy, VPE）、分子束磊晶（molecular beam epitaxy, MBE）等製程磊晶成長多層堆疊的各層。
第一半導體層21和第二半導體層23各繪示出具有三層。 在一些實施例中，多層堆疊可包括一或兩層的第一半導體層21和第二半導體層23，或者是可包括四層或四層以上的第一半導體層21和第二半導體層23。雖然多層堆疊被繪示為包括第二半導體層23C作為最底層，但在一些實施例中，多層堆疊的最底層可以是第一半導體層21（例如，第一半導體層21C）。在一些實施例中，如圖所示額外的第二半導體層25形成於最上面的第一半導體層21A之上。
由於第一半導體材料和第二半導體材料之間具有高蝕刻選擇性，可在不顯著移除第一半導體材料的第一半導體層21的情況下移除第二半導體材料的第二半導體層23、25，進而使第一半導體材料層21得以被圖案化以形成奈米場效電晶體的通道區。 在一些實施例中，移除第一半導體層21且圖案化第二半導體層23以形成通道區。高蝕刻選擇性使得在移除不顯著移除第二半導體材料的第二半導體層23的情況下移除第一半導體材料的第一半導體層21，進而使第二半導體層23得以被圖案化以形成奈米場效電晶體的通道區。
第2圖中，可於第二半導體層25之上形成氧化物層28。形成氧化物層28之後，可形成硬遮罩層29覆蓋氧化物層28。硬遮罩層29可包括氮化矽或另一合適的材料。
第3圖中，對應第15圖的步驟1100，鰭片321-324形成在基板110中且奈米結構22、24形成於多層堆疊中。在一些實施例中，可透過在多層堆疊和基板110中蝕刻出溝槽而形成奈米結構22、24和鰭片321-324。蝕刻可以是任何可接受的蝕刻製程，例如反應離子蝕刻（reactive ion etch, RIE）、中性束蝕刻（neutral beam etch, NBE）等或前述之組合。蝕刻可以是非等向性的。第一奈米結構22A1-22C4（以下也稱為「通道」）由第一半導體層21形成，第二奈米結構24由第二半導體層23形成。鰭片321-324（例如，鰭片322、323）與奈米結構22、24（例如，奈米結構22A2-22C2、22A3-22C3）之間的距離CD1)可以為約18nm至約100nm。
第3圖中，奈米結構22A1-22C4在X軸方向上連續延伸（例如，未被切割）。奈米結構22A1-22C4在參考第4A-4F圖（鰭片隔離切割）與第9圖（預源極∕汲極切割）描述的兩個後續製程中被切割。被切割的奈米結構22A1-22C4被標記為「22A1-22C11」（例如，在第1B-1D圖中）以與全繞式閘極裝置20A-20K圖。為了簡化說明，鰭片323上方的奈米結構22在第3-8圖中被標記為22A3-22C3，且鰭片324上方的奈米結構22被標記為22A4-22C4。在第9圖中切割之後，鰭片324上方的奈米結構22在第10與13圖中被重新標記為「22A3-22C3」以與第1B-1D圖維持一致。
可透過任何合適的方法圖案化鰭片321-324和奈米結構22、24。例如，可使用一種或多種光學微影製程形成鰭片321-324和奈米結構22、24，包括雙重圖案或多重圖案化製程。一般來說，雙重圖案化或多重圖案化製程結合了光學微影製程與自對準製程，以創建出例如，比使用單一、直接光學微影製程所得的節距更小的圖案。作為一種多重圖案化製程的範例，可於基板上方形成犧牲層並使用光學微影製程對其進行圖案化。 使用自對準製程在圖案化犧牲層旁邊形成間隔物。然後移除犧牲層，且接著可使用剩餘的間隔物來圖案化鰭片321-324。
第3圖繪示出具有垂直側壁的鰭片321-324。在一些實施例中，鰭片321-324具有錐形側壁，使得鰭片321-324及∕或奈米結構22、24的寬度各在朝向基板110的方向上持續增加。在這樣的實施例中，奈米結構22、24可各具有不同的寬度且可以是梯形的。當側壁為實質上垂直（非錐形）時，如第3圖所示，鰭片321-324與奈米結構22、24的寬度實質上相似，且奈米結構22、24各為矩形的形狀。
第2、3圖繪示出形成鰭片321-324和奈米結構22、24的一實施例（例如，後蝕刻）。在一些實施例中，鰭片321-324及∕或奈米結構22、24在介電層中的溝槽中磊晶成長（例如，先蝕刻）。磊晶結構可包括前文討論交替的半導體材料，例如第一半導體材料和第二半導體材料。
進一步於第3圖中，可於鰭片321-324和奈米結構22、24中形成合適的井區（未分別繪示）。使用遮罩，可於基板110的p型區域中進行n型雜質的佈植，且可於基板110的n型區域中進行p型雜質的佈植。示例性n型雜質可以包括磷 、砷、銻等。示例性p型雜質可以包括硼、氟化硼、銦等。可在佈植之後進行退火，以修復佈植損傷且活化p型及∕或n型雜質。在一些實施例中，雖然可一起使用原位與佈植摻雜，但在鰭片321-324和奈米結構22、24的磊晶成長期間的原位摻雜可避免單獨的佈植步驟。
第4A-4F圖是第3圖中裝置10的一部分370以假想的形式所凸顯的透視圖。第4A-4F圖中，隔離結構363-365形成鄰近於，隔離結構363-365可以是淺溝槽隔離區。第4A圖中，絕緣材料36沉積於基板110、鰭片321-324和奈米結構22、24上上，以及相鄰的鰭片321-324和奈米結構22、24之間。絕緣材料可以是氧化物，如氧化矽、氮化物等，或前述之組合，並可利用高密度電漿化學氣相沉積（high-density plasma CVD, HDP-CVD）、流動式化學氣相沉積CVD（flowable CVD, FCVD）等或前述之組合形成絕緣材料。在一些實施例中，可先沿著基板110、鰭片321-324和奈米結構22、24的表面形成襯層（未單獨說明）。之後，可以在襯層上形成如前文討論的填充材料。
對絕緣材料進行移除製程，例如化學機械研磨（chemical mechanical polish, CMP）、回蝕刻製程等或前述之組合，以移除硬遮罩層29上方過多的絕緣材料。完成移除製程之後，可露出硬遮罩層29的頂表面，且硬遮罩層29的頂表面可於絕緣材料齊平。
第4B圖中，形成遮罩層410覆蓋絕緣材料36。在一些實施例中，遮罩層410為硬遮罩層，其可以是或包括具有與硬遮罩層29及絕緣材料36不同的蝕刻選擇性的介電材料。可利用任何合適的製程來形成遮罩層410使其於硬遮罩層29及絕緣材料36上方具有一致的厚度，例如化學氣相沉積、原子層沉積等。
第4C圖中，如圖所示，圖案化遮罩層410以形成開口450。在一些實施例中，透過沉積光阻層及視需要而定的抗反射塗層、將光阻層暴露於深紫外光（DUV）或極紫外光（EUV）光、移除光阻層的曝光或未曝光部分來圖案化以露出遮罩層410，且蝕刻遮罩層410露出的部分來圖案化遮罩層410。如第4C圖所示，形成開口450以露出鰭片323和鰭片323上方的結構，例如奈米結構22A3-22C3與24、氧化物層28和硬遮罩層29。遮罩層410形成開口450的蝕刻步驟可停止於硬遮罩層29和絕緣材料36上。一般而言，開口450比鰭片323稍寬（例如，在Y軸方向上）以確保鰭片323和上方結構在後續的操作步驟中被完全移除。如此一來，除了露出鰭片323和上方結構之外，開口450還露出相鄰的絕緣材料36在鰭片323任一側的部分。，如圖所示，由於在光阻層曝光期間發生不合意的上方偏移，也可以露出相鄰鰭片324及其上方結構。硬遮罩層29和絕緣材料36的存在在移除鰭片323及其上方結構期間保護鰭片324、奈米結構22A4-22C4、24、25和氧化物層28，將如下文所述。
第4D圖中，利用一或多種蝕刻製程移除硬遮罩層29、氧化物層28和鰭片323上方的奈米結構22A2-22C2、24、25以及鰭片323本身露出的部分。第一蝕刻製程可以移除硬遮罩層29露出的部分。在移除硬遮罩層29之後，第二蝕刻製程可以移除氧化物層28。在一些實施例中，氧化物層28的材料可以是SiGe的氧化物，且鄰近的絕緣材料36的材料可以是Si的氧化物，使得第二蝕刻製程僅攻擊氧化物層28，而使絕緣材料36實質上完好無損。在移除氧化物層28之後，可以進行交替的第三和第四蝕刻製程以移除奈米結構24、25和奈米結構22A3-22C3。然後，可以透過第五蝕刻製程移除鰭片323露出的部分，第五蝕刻製程凹蝕鰭片323至與絕緣材料36的底表面實質上齊平的水平。在一些實施例中，第五蝕刻製程止於基板110。在一些實施例中，第五蝕刻製程持續深入基板110至一段短深度，例如，在絕緣材料36的底表面的水平之下。
如第4D圖所示，第一至第五蝕刻製程的其中一或多道可能會攻擊相鄰的絕緣材料36或鰭片324上方的相鄰的硬遮罩層29。一般而言，由於絕緣材料36（例如，氧化矽）與硬遮罩層29（例如，SiN）相對於形成奈米結構22A3-22C3、24、25和鰭片323的第一與第二半導體材料（例如，Si和SiGe）具有不同蝕刻選擇性，絕緣材料36和硬遮罩層29的組合足以避免第一至第五蝕刻製程蝕刻到鰭片324上方的奈米結構22A4-22C4、24、25中。
第4E圖中，在移除鰭片323與透過開口450露出的上方奈米結構22A3-22C3、24、25之後，利用如化學氣相沉積或原子層沉積等的一或多種沉積製程來形成鰭片隔離結構420。沉積製程可沉積與絕緣材料36不同的介電材料。在一些實施例中，沉積形成鰭片隔離結構420的介電材料是低介電常數介電材料，例如SiOCN或其他合適的介電材料。
在形成鰭片隔離結構420之後，可透過移除遮罩層410以及鰭片隔離結構420在絕緣材料36上方的多餘材料而露出絕緣材料36。亦移除硬遮罩層29和氧化物層28且凹蝕絕緣材料36，進而產生第4E圖所示的結構。奈米結構25上方的結構的移除步驟可包括一或多種合適的去除製程，例如一或多種蝕刻製程、化學機械研磨等或前述之組合。 在一些實施例中，進行單一化學機械研磨操作步驟以移除遮罩層410、鰭片隔離結構420的多餘材料、硬遮罩層29、氧化物層28和部分絕緣材料36，且化學機械研磨操作步驟止於奈米結構25。
第4F圖中，在露出且凹蝕絕緣材料36之後，凹陷絕緣材料36以形成隔離結構361-365，其中隔離結構363-365於圖式中示出。在凹蝕之後，奈米結構22、24和鰭片321-324的上部可從相鄰的隔離結構361-365之間突出。例如，鰭片324的上部被繪示為從第4F圖中的隔離結構364、365之間突出。隔離結構361-365可具有如圖所示的平坦頂面、凸面、凹面或前述之組合的頂面。在一些實施例中，利用可接受的蝕刻製程凹蝕隔離結構361-365，例如使用如稀釋氫氟酸（dHF）的氧化物移除方法，其對絕緣材料具有選擇性並保留鰭片321-324和奈米結構22、24實質上完好無損。在一些實施例中，鰭片隔離結構420在Y軸方向上具有與鰭片323實質上相同的寬度。
第5至8圖中，利用一或多種製造操作步驟形成包括襯層90與填充層95的非主動鰭片結構94。第8圖更繪示出於非主動鰭片結構94上方形成閘極隔離結構99。
第5圖中，根據各種實施例，在鰭片321-324和奈米結構22、24、25的側壁上形成披覆層50。例如，披覆層50可以是順應形成在所述部件上的SiGe層。在形成披覆層50之後，可進行蝕刻製程以移除披覆層50在隔離結構361-364上方的水平部分。如此一來，披覆層50可具有與奈米結構25、奈米結構22A1-22C4、奈米結構24、鰭片321-324和鰭片隔離結構420接觸的外側壁。蝕刻披覆層50之後，隔離結構362-364的上表面可透過開口550部分地露出。
第6圖中，在形成披覆層50之後，可使用例如自對準製程在披覆層50和隔離結構362-364上形成襯層93。可利用如化學氣相沉積、原子層沉積等適當的沉積製程來形成襯層93。在一些實施例中，透過沉積如SiO、SiN、SiC、SiON、SiOC、SiCN、SiOCN等的低介電常數介電材料來形成襯層93。如圖所示，在形成襯層93之後，襯層93可具有與披覆層50的內側壁接觸的外側壁以及與隔離結構362-364接觸的下表面。如圖所示，襯層93的形成可能不會完全填充開口550。
第7圖中，在形成襯層93之後，在襯層93上方形成填充層95。可透過一或多種沉積製程形成填充層95，例如化學氣相沉積、原子層沉積或其他合適的沉積製程。 在一些實施例中，填充層95是或包括與隔離結構362-364類似的材料，例如氧化矽。 在一些實施例中，透過沉積如SiO、SiN、SiC、SiON、SiOC、SiCN、SiOCN等的低介電常數介電材料來形成填充層95。填充層95可以實質上完全填充開口550未被襯層93填充的剩餘部分。在一些實施例中，填充層95實質上沒有空隙。在形成披覆層50、襯層93和填充層95之後，各層的多餘材料可存在於奈米結構25與鰭片隔離結構420的上表面上方。
第8圖中，閘極隔離結構99形成在非主動鰭片結構94之上。在一些實施例中，透過移除填充層95、襯層93和奈米結構25上方的披覆層50的多餘材料，進行如化學機械研磨的第一平坦化操作步驟，以露出奈米結構25的上表面（參照第7圖）。
在露出奈米結構25之後，可凹蝕襯層93和填充層95至與奈米結構25和最上層的奈米結構22A1、22A2、22A4之間的界面實質上相等的深度。在一些實施例中，在鰭片隔離結構420上方的披覆層50就位的情況下進行凹蝕步驟，使鰭片隔離結構420不會受到用於蝕刻襯層93及∕或填充層95的蝕刻劑的影響。在一些實施例中，如果鰭片隔離結構420之間的蝕刻選擇性與襯層93和填充層95的蝕刻選擇性足夠不同，則可以在鰭片隔離結構420露出的情況下進行凹蝕步驟，例如，在沒有覆蓋層50存在於鰭片隔離結構420的上表面之上的情況下。
在凹蝕主動鰭片結構94之後，可於自對準沉積製程中形成閘極隔離結構99，自對準沉積製程製程將閘極隔離結構99的材料填充在凹蝕非主動鰭片結構94所留下的開口中。在一些實施例中，自對準沉積製程包括化學氣相沉積、原子層沉積或其他合適製程的其中一或多種。一般而言，閘極隔離結構99的材料比襯層93和填充層95的材料更硬，以在後續操作步驟中為非主動鰭片結構94提供物理保護。在一些實施例中，閘極隔離結構99的材料為高介電常數介電材料，例如HfO、ZrO、HfAlO、HfSiO、AlO等。
在沉積閘極隔離結構99之後，可透過一或多種蝕刻製程去除奈米結構25，同時使鰭隔離結構420實質上完好無損。所得結構繪示於第8圖中。在蝕刻製程之後，最上層的奈米結構22A1、22A2、22A4和披覆層50的上表面可實質上平面，且鰭片隔離結構420和閘極隔離結構99的上表面可實質上平面。
第9圖中，虛置閘極結構40形成在鰭片321-324及∕或奈米結構22、24之上。虛置閘極層45形成在鰭片321-324及∕或奈米結構22、24之上。虛置閘極層45可由與隔離結構362-364相比具有高蝕刻選擇性的材料形成。虛置閘極層45可以是導電、半導電或非導電材料，並且可以是或包括非晶矽、多晶矽（polysilicon）、多晶矽鍺（poly-SiGe）、金屬氮化物、金屬矽化物、金屬氧化物和金屬。可利用物理氣相沉積（physical vapor deposition, PVD）、化學氣相沉積、濺射沉積或用於沉積所選擇材料的其他技術來沉積虛置閘極層45。如圖所示，於虛置閘極層45上方形成可包括下遮罩層47A和上遮罩層47B的遮罩層47，且遮罩層47可包括如氮化矽、氮氧化矽等。在一些實施例中，在形成虛置閘極層45之前，於虛置閘極層45與鰭片321、323、324之間、虛置閘極層45與鰭片隔離結構420之間、虛置閘極層45與奈米結構22、24之間以及虛置閘極層45與披覆層50之間形成閘極介電層44。
在一些實施例中，在遮罩層47和虛置閘極層45的側壁之上形成間隔物層41（參照第1C圖）。根據一些實施例，間隔物層41由絕緣材料形成，例如氮化矽、氧化矽、碳氮化矽、氮氧化矽、或碳氮氧化矽等，且可具有單層結構或包括複數層介電層的多層結構。 可透過在遮罩層47和虛置閘極層45上方沉積間隔物材料層（未繪示）來形成間隔物層41。根據一些實施例，使用非等向性蝕刻製程移除間隔物材料層位於虛置閘極結構40之間的部分。
在一些實施例中，可在移除虛置閘極層45之後交替或額外形成間隔物層41。在這樣的實施例中，移除虛置閘極層45、保留開口，且可透過沿著開口的側壁順應塗佈間隔物層41的材料而形成間隔物層。接著，在形成如閘極結構200A-200K任一者的主動閘極之前，可從對應至最上層通道的上表面的開口底部移除順應塗佈的材料，最上層通道如通道22A1、22A2、22A4。
第10圖中，進行蝕刻製程蝕刻突出的鰭片321-324及∕或奈米結構22、24沒有被虛置閘極結構40覆蓋的部分，以產生所示結構。凹蝕步驟可以是非等向性的，使得鰭片321、322、324位於虛置閘極結構40與間隔物層41正下方的部分受到保護而不會被蝕刻。根據一些實施例，凹蝕的鰭片321、322、324的頂表面可與隔離結構362-364的頂表面實質上共平面。根據一些實施例，如第10圖所示，凹蝕的鰭片321、322、324的頂表面可低於隔離結構362-364的頂表面。
第10圖中進一步繪示出形成內間隔物74。進行選擇性蝕刻製程，在沒有實質上攻擊奈米結構22的情況下凹蝕奈米結構24透過間隔物層41的開口而露出的端部（參照第9圖）。選擇性蝕刻製程之後，凹口形成在奈米結構24被移除的端部原本所在的位置中。接著，形成內間隔物層以填充奈米結構24中先前選擇性蝕刻製程所形成的凹口。內間隔物層可以是合適的介電材料，例如碳氮化矽（SiCN）或碳氮氧化矽（SiOCN）等，可利用物理氣相沉積、化學氣相沉積或原子層沉積等合適的沉積方法形成介電材料。進行蝕刻製程如非等向性蝕刻製程，以移除內間隔物層設置於奈米結構24中的凹口之外的部分。內間隔物層的剩餘部分（例如，設置於奈米結構24中的凹口之中的部分）形成了內間隔物74。所得結構如第10圖所示。
第11圖繪示出對應至第15圖的步驟1200形成源極∕汲極區82。在所示實施例中，源極∕汲極區82由磊晶材料磊晶成長而成。在一些實施例中，源極∕汲極區82對個別的通道22A-22C施加應力，進而改善性能。形成源極∕汲極區82使得虛置閘極結構40各設置於源極∕汲極區82個別的相鄰對之間。在一些實施例中，間隔物層41以合適的橫向距離分離源極∕汲極區82與虛置閘極層45，以防止電性橋接至所得裝置後續形成的閘極。
源極∕汲極區82可包括任何可接受的材料，例如適用於p型或n型裝置的材料。在一些實施例中，對於n型裝置而言，源極∕汲極區82包括對通道區施加拉伸應力（tensile stress）的材料，例如矽、SiC、SiCP、SiP等。根據某些實施例，形成p型裝置時，源極∕汲極區82包括對通道區施加收縮應力的材料，例如SiGe、SiGeB、Ge、GeSn等。源極∕汲極區82可具有從鰭片個別的表面抬升的表面，且可具有刻面（facet）。在一些實施例中，相鄰的源極∕汲極區82可合併以形成鄰近於兩個相鄰鰭片321、322、324的單一源極∕汲極區82。
可使用摻質佈植源極∕汲極區82，之後進行退火。源極∕汲極區可具有介於約10 19cm -3至約10 21cm -3之間的雜質濃度。源極∕汲極區82的n型及∕或p型雜質可以是先前討論的任呵雜質。在一些實施例中，可於成長期間於原位摻雜源極∕汲極區82。
第12圖中，可接著形成覆蓋虛置閘極結構40和源極∕汲極區82的接觸蝕刻停止層（contact etch stop layer, CESL）131和層間電介質（interlayer dielectric, ILD）130。接觸蝕刻停止層131和層間電介質130可以是或包括以下不同材料：SiO、SiN、SiC、SiOCN、SiOC、SiCN、AlO、AlON、ZrSi、ZrO、ZrN、ZrAlO、LaO、HfO、HfSi、YO、TiO、TaO、TaCN、ZnO等。 例如，接觸蝕刻停止層131可以包括SiN，且層間電介質130可以包括SiOC。
第13圖繪示出形成閘極結構200A-200C。 在一些實施例中，進行如化學機械研磨的平坦化製程，以平坦化虛置閘極層45和閘極間隔物層41的頂表面。平坦化製程也可移除虛置閘極層45上的遮罩層47，以及閘極間隔物層41沿著遮罩層47的側壁的部分。因此，暴露了虛置閘極層45的頂表面。
接著，在蝕刻製程中移除虛置閘極層45以形成凹口。 在一些實施例中，透過非等向性乾式蝕刻製程移除虛置閘極層45。 例如，蝕刻製程可包括使用反應氣體的乾式蝕刻製程，反應氣體選擇性地蝕刻虛置閘極層45而不蝕刻間隔物層41。當存在虛置閘極電介質44時，蝕刻虛置閘極層45時虛置閘極介電質44可作為蝕刻停止層。然後可以移除虛置閘極層45之後移除虛置閘極介電質。
移除奈米結構24以釋出奈米結構22。在移除奈米結構24之後，奈米結構22形成水平延伸（例如，平行於基板110的主要上表面）的複數個奈米片。奈米片可共同稱為所形成的全繞式閘極裝置20A-20K的通道22（第13圖中僅繪示出全繞式閘極裝置20A-20C)。
在一些實施例中，透過使用對奈米結構24的材料具有選擇性的蝕刻劑的選擇性蝕刻製程來移除奈米結構24，使得奈米結構24被移除而實質上不攻擊奈米結構22。在一些實施例中，蝕刻製程是使用刻蝕氣體的等向性刻蝕製程，視需要地使用載氣，刻蝕氣體包括F 2和HF且載氣可以是惰性氣體，例如Ar、He、N 2等或前述之組合。
在一些實施例中，移除奈米結構24且圖案化奈米結構22以形成p型場效電晶體和n型場效電晶體兩者的通道區。 然而，在一些實施例中，可移除奈米結構24並圖案化奈米結構22以形成n型場效電晶體的通道區，且可移除奈米結構22並圖案化奈米結構24以形成p型場效電晶體的通道區。在一些實施例中，可移除奈米結構22並圖案化奈米結構24以形成n型場效電晶體的通道區，且可移除除奈米結構24並圖案化奈米結構22以形成p型場效電晶體的通道區。 在一些實施例中，可移除奈米結構22並圖案化奈米結構24以形成p型場效電晶體和n型場效電晶體兩者的通道區。
在一些實施例中，利用進一步的蝕刻製程再塑形（例如，薄化）奈米片22以改善閘極填充寬裕度。可利用對奈米片22具有選擇性的等向性蝕刻製程來進行再塑形步驟。再塑形之後，奈米片22呈現出狗骨頭狀，奈米片22沿著X方向的中間部分奈米片22的周邊部分更薄。
進一步在第13圖中，對應至第15圖的步驟1400，形成取代閘極200A-200K。第14圖是第13圖的區域170對應至閘極結構200A的一部分的詳細示意圖。閘極結構200A一般包括界面層(interlayer, IL，或下文中的「第一界面層」)210、至少一層閘極介電層600、功函數金屬層900和金屬填充層290。在一些實施例中，取代閘極200A-200K可各包括第二界面層240或第二功函數層700的至少其中一層。
參照第14圖，在一些實施例中，第一界面層210包括基板110的半導體材料的氧化物，例如氧化矽。在其他實施例中，第一界面層210可包括另一合適型態的介電材料。第一界面層210具有介於約5Å至約50Å之間的厚度。
再次參照第14圖，於第一界面層210之上形成閘極介電層600。在一些實施例中，使用原子層沉積製程形成閘極介電層600，以精確地控制所沉積的閘極介電層的厚度。在一些實施例中，在介於約200℃至約300℃之間的溫度下，以約40至80之間的沉積循環進行原子層沉積製程。在一些實施例中，原子層沉積製程使用HfCl 4及∕或H 2O作為前驅物。這樣的原子層沉積製程可形成具有介於約10 Å至約100 Å之間的厚度的第一閘極介電層220。
在一些實施例中，閘極介電層600包括高介電常數介電材料，其可指的是具有大於氧化矽的介電常數（k約為3.9）的高介電常數介電材料。示例性的高介電常數介電材料包括HfO 2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO 2、Ta 2O 5或前述之組合。在其他實施例中，閘極介電層600可以包括非高介電常數介電材料，例如氧化矽。在一些實施例中，閘極介電層600包括一層以上的高介電常數介電層，其中的至少一層包括摻質，例如鑭、鎂、釔等，可透過退火製程驅入摻質以改變全繞式閘極裝置20A-20K的臨界電壓。
再次參照第14圖，於閘極介電層600上形成第二界面層240，且於第二界面層240上形成第二功函數層700。第二界面層240促進金屬閘極在閘極介電層600有更好的附著。在許多實施例中，第二界面層240進一步為閘極結構200提供改善的熱穩定性，且用以限制金屬雜質從功函數金屬層900及∕或功函數阻障層700擴散到閘極介電層600中。在一些實施例中，透過先在閘極介電層600上沉積高介電常數蓋層（為了簡易起見而未繪示）而完成第二界面層240的形成。在各種實施例中，高介電常數蓋層包括以下材料的一或多種：HfSiON、HfTaO、HfTiO、HfTaO、HfAlON、HfZrO或其他合適的材料。在特定實施例中，高介電常數蓋層包括氮化鈦矽（TiSiN）。在一些實施例中，在約400℃至約450℃的溫度下，以使用約40至約100個循環的原子層沉積來沉積高介電常數蓋層。接著，進行熱退火以形成第二界面層240，在一些實施例中，第二界面層240可以是或包括TiSiNO。利用熱退火形成第二界面層240之後，可以循環的方式進行具有人工智慧（AI）控制的原子層蝕刻 （atomic layer etch, ALE）以移除高介電常數蓋層，同時實質上不移除第二界面層240。每個循環可以包括WCl 5的第一脈衝，接著進行Ar驅淨，然後是O 2的第二脈衝，接著進行另一次Ar驅淨。移除高介電常數蓋層以增加閘極填充寬裕度，以利用金屬閘極圖案化進一步調諧多臨界電壓。
進一步在第14圖中，根據一些實施例，在形成第二界面層240且移除高介電常數蓋層之後，視需要地在閘極結構200上形成功函數阻障層700。功函數阻障層700可以是或包括金屬氮化物，例如TiN、WN、MoN或TaN等。在特定實施例中，功函數阻障層700為TiN。功函數阻障層700可具有介於約5Å至約20Å之間的厚度。包含功函數阻障層700提供額外的臨界電壓調諧彈性。一般而言，功函數阻障層700提升n型場效電晶體裝置的臨界電壓，且減少p型場效電晶體裝置的臨界電壓（量值）。
在一些實施例中，可包括N型功函數金屬層、原位蓋層或氧阻擋層的至少其中一者的功函數金屬層900形成在功函數阻障層700上。N型功函數金屬層是或包括N型金屬材料，例如TiAlC、TiAl、TaAlC、TaAl等。可透過一或多種沉積方法形成N型功函數金屬層，例如化學氣相沉積、物理氣相沉積、原子層沉積、電鍍及∕或其他合適的方法，且具有大約10Å到20Å之間的厚度。在N型功函數金屬層上形成原位蓋層。在一些實施例中，原位蓋層是或包括TiN、TiSiN、TaN或其他合適的材料，且具有大約10Å到20Å之間的厚度。氧阻擋層形成在原位蓋層上以防止氧擴散到N 型功函數金屬層中，這將導致臨界電壓發生非合意的偏移。氧阻擋層由介電材料形成，介電材料可阻止氧滲入至N型功函數金屬層，且可以保護N型功函數金屬層不被進一步氧化。氧阻擋層可包括矽、鍺、SiGe或其他合適材料的氧化物。在一些實施例中，利用原子層沉積形成氧阻擋層，且氧阻擋層具有約10Å到約20Å之間的厚度。
第14圖進一步繪示出金屬填充層290。在一些實施例中，在功函數金屬層的氧阻擋層和金屬填充層290之間形成膠層（未單獨繪示）。膠層可促進及∕或增強金屬填充層290和功函數金屬層900之間的附著。在一些實施例中，膠層可由利用原子層沉積的金屬氮化物形成，例如TiN、TaN、MoN、WN或另一合適的材料。在一些實施例中，膠層的厚度在大約10Å到大約25Å之間。金屬填充層290可以形成在膠層上，且可包括如鎢、鈷、釕、銥、鉬、銅、鋁或前述之組合。在一些實施例中，可利用如化學氣相沉積、物理氣相沉積、電鍍及∕或其他合適製程的方法來沉積金屬填充層290。在一些實施例中，可以是氣隙的接縫510形成在金屬填充層290中以及垂直地位於通道22A、22B之間。在一些實施例中，金屬填充層290順應沉積在功函數金屬層900上。接縫510可能由於在順應沉積時側壁沉積薄膜合併而形成。在一些實施例中，接縫510不存在於相鄰的通道22A、22B之間。
再次參照第13圖，亦稱為「自對準蓋層」的蓋層295可為下方的閘極結構200A-200K提供保護，且可在其形成後平坦化源極∕汲極接觸件120時作為化學機械研磨停止層。蓋層295可以是包括介電材料的介電層，例如SiO 2、SiN、SiCN、SiC、SiOC、SiOCN、HfO2、ZrO2、ZrAlO x、HfAlO x、HfSiO x、Al 2O 3、BN或其他合適的介電材料。 在蓋層295和保護層204之間是視需要而定的硬介電層。 硬介電層可防止在一或多個蝕刻操作步驟之後的漏電流，可進行該蝕刻操作步驟以形成閘極接觸件、源極∕源極接觸件120、隔離結構（例如，源極∕源極接觸隔離結構150）等。在一些實施例中，硬介電層是或包括比如蓋層295更硬的介電材料，例如氧化鋁，或其他合適的介電材料。硬介電層也可位於蓋層295和間隔物層41之間。在一些實施例中，蓋層295的寬度（X方向）在約8nm至約40nm的範圍內。
可進行額外的處理步驟以完成全繞式閘極裝置20A-20K的製造。例如，可形成閘極接觸件184（參照第1D圖)為電性耦合至閘極結構200A-200E，例如閘極結構200B。接著，可以在源極∕汲極接觸件120和閘極接觸件184上方形成內連線結構。內連線結構可包括圍繞金屬部件的多個介電層，包括導線和導孔，導線和導孔在基板110上如全繞式閘極裝置20A-20K的裝置之間形成電性連接，以及形成電性連接至積體電路裝置10外部的積體電路裝置。在一些實施例中，第二蓋層（未繪示）存在於源極∕汲極接觸件120上方。其中僅存在閘極結構200A-200E之上的蓋層295的配置（例如，在源極∕汲極接觸件120之上不存在第二蓋層）可視為「單自對準蓋層」結構，以及其中存在蓋層295和第二蓋層兩者的配置可視為「雙自對準蓋層」結構。
實施例提供許多優點。奈米片型態的全繞式場效電晶體中，全繞式閘極裝置20A-20K的性能對通道22A1-22C11的尺寸敏感，若在移除相鄰鰭片時受損則可能會改變（縮減）。藉由在凹蝕隔離結構361-354之前形成鰭片隔離結構420，在鰭片上方鄰近於被移除的鰭片的奈米結構通道22A1-22C11可被硬遮罩層29與隔離結構361-365保護而不受損。如此一來，全繞式閘極裝置20A-20K的性能得到改善。
根據至少一實施例，積體電路裝置包括基板、第一閘極結構、第二閘極結構、鰭片隔離結構以及溝槽隔離結構。第一閘極結構包繞位於第一鰭片上方的第一垂直奈米結構通道堆疊。第二閘極結構包繞位於第二鰭片上方的第二垂直奈米結構通道堆疊。鰭片隔離結構位於第一閘極結構與第二閘極結構之間且從第一閘極結構的上表面延伸至基板的上表面。溝槽隔離結構位於第一鰭片與鰭片隔離結構之間且具有與鰭片隔離結構不同的蝕刻選擇性。
在一些實施例中，鰭片隔離結構的下部該溝槽隔離結構接觸，且鰭片隔離結構的上部與位於溝槽隔離結構上方的閘極結構部接觸。
在一些實施例中，積體電路裝置更包括非主動鰭片結構，非主動鰭片結構位於閘極結構部與第一閘極結構之間。
在一些實施例中，積體電路裝置更包括閘極隔離結構，閘極隔離結構位於非主動鰭片結構上方以及閘極結構部與第一閘極結構之間。
在一些實施例中，溝槽隔離結構包括氧化矽且鰭片隔離結構包括SiOCN。
在一些實施例中，第二閘極結構與第一閘極結構在第一方向上橫向隔離，且鰭片隔離結構在第二方向上接觸第三垂直奈米結構通道堆疊，第二方向橫切第一方向。
在一些實施例中，鰭片隔離結構在第二方向上接觸源極∕汲極區。
在一些實施例中，鰭片隔離結構在第一方向上接觸間隔物層。
根據至少一實施例，積體電路裝置包括基板、第一溝槽隔離結構、第二溝槽隔離結構、半導體鰭片以及鰭片隔離結構。第一溝槽隔離結構位於基板上且沿著第一方向延伸。第二溝槽隔離結構在第二方向上與第一溝槽隔離結構橫向隔離，第二方向橫切第一方向。半導體鰭片從第一溝槽隔離結構與第二溝槽隔離結構之間垂直延伸而出。鰭片隔離結構內嵌於半導體鰭片中且從基板垂直延伸至比半導體鰭片更高的水平。鰭片隔離結構與第一溝槽隔離結構及第二溝槽隔離結構之間存在界面。
在一些實施例中，鰭片隔離結構沿著第二方向具有實質上與半導體鰭片相同的寬度。
在一些實施例中，鰭片隔離結構包括與第一溝槽隔離結構及第二溝槽隔離結構不同的材料。
在一些實施例中，積體電路裝置更包括閘極結構，閘極結構在第二方向上延伸且位於半導體鰭片上方。
在一些實施例中，積體電路裝置更包括閘極隔離結構，閘極隔離結構內嵌於閘極結構中，其中鰭片隔離結構的上表面與閘極隔離結構的上表面實質上共平面。
根據至少一實施例，積體電路裝置的製造方法包括：形成第一半導體材料與第二半導體材料的交替層的多層晶格；透過於多層晶格中形成第一開口與第二開口，以於半導體鰭片之上形成垂直奈米結構堆疊；以絕緣材料填充第一開口與第二開口；透過形成圖案化遮罩以露出半導體鰭片的一部分；透過移除半導體鰭片的露出部分以形成第三開口；以及透過填充第三開口以形成鰭片隔離結構。
在一些實施例中，填充第三開口的步驟包括沉積與絕緣材料不同的第一材料。
在一些實施例中，積體電路裝置的製造方法更包括透過在填充第三開口的步驟之後凹蝕絕緣材料以形成溝槽隔離結構。
在一些實施例中，積體電路裝置的製造方法更包括於多層晶格之上形成硬遮罩層，其中形成第三開口的步驟是利用就位的硬遮罩層進行。
在一些實施例中，積體電路裝置的製造方法更包括在凹蝕絕緣材料的步驟之前移除硬遮罩層。
在一些實施例中，積體電路裝置的製造方法更包括於溝槽隔離結構之上形成非主動鰭片結構。
在一些實施例中，積體電路裝置的製造方法更包括形成閘極結構，閘極結構包繞垂直奈米結構堆疊。
以上概述數個實施例之特徵，以使本發明所屬技術領域中具有通常知識者可更易理解本發明實施例的觀點。本發明所屬技術領域中具有通常知識者應理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。本發明所屬技術領域中具有通常知識者也應理解到，此類等效的製程和結構並無悖離本發明的精神與範圍，且可在不違背本發明之精神和範圍之下，做各式各樣的改變、取代和替換。
10:積體電路裝置 110:基板 118:矽化物層 120:源極∕汲極接觸件 130:層間介電質 131:蝕刻停止層、接觸蝕刻停止層 170:區域 184:閘極接觸件 1000:方法 1100,1200,1300,1400,1500,1600,1700:步驟 20A,20B,20C,20D,20E,20F,20G,20G,20H,20I,20J,20K:全繞式閘極裝置 22,24:奈米結構 22A1,22A2,22A3,22A4,22A5,22A6,22A7,22A8,22A9,22A10,22A11,22AX,22B1,22B2,22B3,22B4,22B5,22B6,22B7,22B8,22B9,22B10,22B11,22BX,22C1,22C2,22C3,22C4,22C5,22C6,22C7,22C8,22C9,22C10,22C11,22CX:通道、奈米結構 200A,200B,200C,200D,200E,200F,200G,200G,200H,200I,200J,200K,200X:閘極結構、取代閘極 200P:閘極結構部 204:保護層 21,21A,21B,21C:第一半導體層 210:界面層、第一界面層 23,23A,23B,23C,25:第二半導體層 240:第二界面層 26:多層堆疊 28:氧化物層 29:硬遮罩層 290:金屬填充層 295:蓋層 296:支撐結構 321,322,323,324:鰭片 36:絕緣材料 361,362,363,364,365:隔離結構 370:一部分 40:虛置閘極結構 41:閘極間隔物 410,47:遮罩層 420:鰭片隔離結構 421BA:後側壁、側壁、後側 421B,421BO:底表面、下表面 421F:前側壁、側壁、前側 421L:左側壁、側壁 421R:右側壁、側壁 421T:頂表面、上表面 44:閘極介電層 45:虛置閘極層 450,550:開口 47A:下遮罩層 47B:上遮罩層 50:披覆層 510:接縫 600:閘極介電層 700:第二功函數層 74:內間隔物 76:間隔物部分 82:源極∕汲極區、源極∕汲極部件 900:功函數調諧層 93:襯層、介電層 94:混合鰭片 95:填充層、氧化物層 99:閘極隔離結構 A-A,B-B,C-C,D-D,E-E:線段 CD1:距離
以下實施方式與所附圖式一併閱讀較容易理解本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可任意地放大或縮小各種部件的尺寸，以清楚地表現出本發明實施例的特徵。 第1A-1E圖是根據本揭露實施例製造的積體電路裝置的一部分的上視示意圖與剖面側視示意圖。 第2-3、4A-4F與5-14圖是根據本揭露各種態樣的積體電路裝置在各個製造階段的各種實施例示意圖。 第15圖是根據本揭露各種態樣繪示出半導體裝置的製造方法的流程圖。
170:區域
210:界面層、第一界面層
22A1,22B1:通道、奈米結構
240:第二界面層
290:金屬填充層
510:接縫
600:閘極介電層
700:第二功函數層
900:功函數調諧層

Claims (1)

  1. 一種積體電路裝置，包括： 一基板； 一第一閘極結構，包繞一第一垂直奈米結構通道堆疊，該第一垂直奈米結構通道堆疊位於一第一鰭片上方； 一第二閘極結構，包繞一第二垂直奈米結構通道堆疊，該第二垂直奈米結構通道堆疊位於一第二鰭片上方； 一鰭片隔離結構，位於該第一閘極結構與該第二閘極結構之間且從該第一閘極結構的一上表面延伸至該基板的一上表面；以及 一溝槽隔離結構，位於該第一鰭片與該鰭片隔離結構之間，該溝槽隔離結構具有與該鰭片隔離結構不同的蝕刻選擇性。
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