KR20080024129A - 반도체 장치 - Google Patents

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고쿠리츠다이가쿠호진 도호쿠다이가쿠
자이단호진 고쿠사이카가쿠 신고우자이단
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Abstract

본 발명에 의한 반도체 장치는, SOI 기판 상에 형성한 반도체층 (SOI 층) 과, 상기 SOI 층 상에 형성된 게이트 전극을 구비하고, 상기 게이트 전극과 상기 SOI 층의 일 함수차에 의한 공핍층의 두께가 상기 SOI 층의 막두께보다 커지도록, 상기 SOI 층의 막두께를 설정하여 노멀리 오프로 한 MOS 트랜지스터를 적어도 일 종류 구비한다.
MOS 트랜지스터, 반도체 장치

Description

반도체 장치 {SEMICONDUCTOR DEVICE}
본 발명은 IC, LSI 등의 반도체 장치에 관한 것이다.
도 5 는 종래의 반도체 장치의 구성으로서, 반도체 장치에 사용되는 전자 회로의 하나인 CMOS 인버터 회로를 나타낸다. 도 5(a) 에는, CMOS 인버터 회로의 단면을 모식적으로 나타내고, 도 5(b) 에는 그 평면도를 나타낸다. 간단히 하기 위하여, 도 5(b) 에서는 배선 (8 ∼ 11) 의 표시를 생략하였다.
도 5(a) 에 있어서, 1 은 전자 회로가 형성되는 p 형 반도체 기판, 2 는 p 형 반도체 기판 (1) 에 형성된 n 형 불순물 영역, 3a, 3b 는 n 형 불순물 영역 (2) 에 형성된 고농도 p 형 불순물 영역, 4a, 4b 는 p 형 반도체 기판 (1) 에 형성된 고농도 n 형 불순물 영역이다. 5 는 게이트 전극 (6) 과 p 형 반도체 기판 (1), 및 게이트 전극 (7) 과 n 형 불순물 영역 (2) 을 각각 절연하기 위한 SiO2 등의 게이트 절연막이다. 게이트 전극 (6, 7) 은 게이트 절연막 (5, 5) 상에 형성되어 있다.
여기서, n 형 불순물 영역 (2), 고농도 p 형 불순물 영역 (3a, 3b), 게이트 전극 (7) 은, p 형 MOSFET (Metal Oxide Semiconductor Field Effect Transistor) (PMOSFET) 을 구성한다. 한편, 반도체 기판 (1), 고농도 n 형 불순물 영역 (4a, 4b), 게이트 전극 (6) 은, n 형 MOSFET 을 구성한다. 8 은 n 형 MOSFET 및 p 형 MOSFET 의 게이트 전극 (6, 7) 에 접속되고, CMOS 인버터 회로의 입력 신호로서의 공통 전압을 가하기 위한 게이트 배선이다. 9 는 p 형 MOSFET 의 드레인 전극 (고농도 p 형 불순물 영역 (3a)) 및 n 형 MOSFET 의 드레인 전극 (고농도 n 형 불순물 영역 (4b)) 에 접속되고, CMOS 인버터의 출력 신호를 취출하는 출력 배선이다. 10, 11 은, 각각 n 형 MOSFET 의 소스 전극 (고농도 n 형 불순물 영역 (4a)), p 형 MOSFET 의 소스 전극 (고농도 p 형 불순물 영역 (3b)) 에 전원 전위를 공급하기 위한 전원 배선이다.
이 CMOS 인버터 회로의 동작에 대하여 설명한다. 도 5(a) 의 p 형 MOSFET 과 n 형 MOSFET 으로 구성되는 CMOS 인버터 회로는, n 형 MOSFET 의 소스 전극에 접속된 전원 배선 (10) 을 접지 (0V) 하고, p 형 MOSFET 의 소스 전극에 접속된 전원 배선 (11) 에 전원 전압 (예를 들어 5V) 을 부여한다. 그리고, 입력 신호로서 게이트 배선 (8) 에 0V 를 부여하면, n 형 MOSFET 이 오프되고, p 형 MOSFET 이 온된다. 따라서, 출력 배선 (9) 에는, 전원 배선 (11) 과 동일한 전원 전압 (5V) 이 출력된다. 한편, 게이트 배선 (8) 에 5V 를 부여하면, 상기의 경우와는 반대로, n 형 MOSFET 이 온되고, p 형 MOSFET 이 오프되고, 출력 배선에는 전원 배선 (10) 과 동일한 접지 전압 (0V) 이 출력된다.
이 CMOS 형 회로에 있어서, 트랜지스터를 흐르는 전류는, 출력이 변화하지 않는 경우에는 거의 흐르지 않고, 주로 출력이 변화하는 경우에 흐른다. 즉, 게이트 배선 (8) 이 0V 가 되었을 때, p 형 MOSFET 을 통해 출력 배선 (9) 을 충전하기 위한 출력 전류가 흐르고, 한편, 게이트 배선 (8) 이 5V 가 되었을 때, n 형 MOSFET 을 통해 출력 배선 (9) 의 전하를 방전하기 위한 출력 전류가 흐른다. 이와 같이, 도 5(a) 의 CMOS 회로는, 입력과 역극성의 신호를 출력하는 인버터 회로로 되어 있다. 이 인버터 회로는 스위칭시의 상승 속도와 하강 속도를 동일하게 하기 위하여, p 형 MOSFET 과 n 형 MOSFET 에 동일한 전류를 흐르게 해야 한다.
그러나, 예를 들어 (100) 면에서의 p 형 MOSFET 의 캐리어인 정공은, n 형 MOSFET 의 캐리어인 전자보다 이동도가 작고, 그 비는 1 : 3 이다. 그 때문에 p 형 MOSFET 과 n 형 MOSFET 의 면적을 동일하게 한 경우에는, 그들의 전류 구동 능력에 차이가 발생하여, 동작 속도는 동일해지지 않는다. 이 때문에 도 5(b) 에 나타내는 바와 같이, p 형 MOSFET 의 드레인 전극 (3a), 소스 전극 (3b), 게이트 전극 (7) 의 면적을, n 형 MOSFET 의 드레인 전극 (4b), 소스 전극 (4a), 게이트 전극 (6) 의 면적보다 그 이동도의 비에 대응하여 크게 하고, 전류 구동 능력을 거의 동일하게 함으로써, 스위칭 속도를 동등하게 하고 있다. 그러나, p 형 MOSFET 이 차지하는 면적은 n 형 MOSFET 의 3 배의 크기가 되고, p 형 MOSFET 과 n 형 MOSFET 이 차지하는 면적이 언밸런스가 되어, 반도체 장치의 집적도 향상의 장해가 되고 있었다.
p 형 MOSFET 의 전류 구동 능력을 향상시키는 선행 문헌으로서 하기 특허 문헌 1 이 있다. 특허 문헌 1 에서는 (110) 면을 사용함으로써 p 형 MOSFET 의 전류 구동 능력을 향상시키고 있다. 또 특허 문헌 2 에서는, SOI 기판을 사용하여, 축적 (Accumulation) 형의 p 형 MOSFET 을 SOI 기판 상에 형성하고, p 형 MOSFET 의 전류 구동 능력을 향상시키는 것이 서술되어 있다. 그러나, 임의의 기판을 사용한 경우에는, 노멀리 온 상태에서 동일한 크기의 n 형 MOSFET 과 p 형 MOSFET 의 전류 구동 능력을 동등하게 하는 것이 불가능하다.
특허 문헌 1 : 일본 공개특허공보 2003-115587호
특허 문헌 2 : 일본 공개특허공보 평07-086422호
발명의 개시
발명이 해결하고자 하는 과제
상기한 바와 같이 (100) 면의 결정면을 사용하는 CMOS 회로에 있어서는, 동일 면적의 n 형 MOSFET 과 p 형 MOSFET 의 전류 구동 능력이 상이하여, 스위칭 속도가 상이하다. 이 스위칭 속도 (상승, 하강) 를 동일하게 하기 위해서는, p 형 MOSFET 의 채널폭을 크게 할 필요가 있다. 그 때문에 n 형 MOSFET 과 p 형 MOSFET 이 차지하는 면적이 언밸런스가 되어, 반도체 장치의 집적도 향상의 장해가 되고 있었다. 상기의 특허 문헌 1, 2 에 있어서는, p 형 MOSFET 전류 구동 능력을 향상시키고 있으나, n 형 MOSFET 과 p 형 MOSFET 의 크기를 동일하게 하기에는 불충분하였다.
본 발명은, 상기와 같은 문제점을 해결하기 위하여 이루어진 것으로, 내부 회로를 구성하는 일방의 트랜지스터의 전극 면적을 크게 하지 않고 스위칭 속도를 동등하게 하여, 집적도를 높게 할 수 있는 반도체 장치를 얻는 것을 목적으로 하고 있다.
과제를 해결하기 위한 수단
본 발명은 이하와 같은 양태를 갖는다.
(제 1 양태)
상이한 도전형의 트랜지스터를 갖는 회로를 구비한 반도체 장치에 있어서, SOI 기판에 형성한 SOI 층과, 당해 SOI 층과 동일 도전형의 고농도층에 의해 형성되어 상기 SOI 층 상에 형성된 게이트 전극을 구비하고, 상기 게이트 전극과 상기 SOI 층의 일 함수차에 의한 공핍층의 두께가 상기 SOI 층의 막두께보다 커지도록 상기 SOI 층의 막두께를 설정함과 함께, 채널을 형성하는 영역의 표면이 (110) 면으로부터 ±10˚이내의 면을 갖고 있는 트랜지스터가 적어도 일 종류 구비되어 있는 것을 특징으로 하는 반도체 장치.
(제 2 양태)
상이한 도전형의 트랜지스터를 갖는 회로를 구비한 반도체 장치에 있어서, SOI 기판에 형성한 MOS 형 트랜지스터와, 상기 SOI 기판의 제 1 면 상에 상기 MOS 트랜지스터와 동일 도전형의 게이트 전극과, 상이한 도전형의 소스·드레인층을 구비하고, 채널을 형성하는 영역의 표면이 (110) 면으로부터 ±10˚이내의 면을 갖고 있는 MOS 트랜지스터를 구비하고 있는 것을 특징으로 하는 반도체 장치.
즉, 제 1, 제 2 양태에 관련된 반도체 장치는, SOI (Silicon on Insulator) 기판 상에 형성한 MOS 형 트랜지스터와, 그 MOS 형 트랜지스터를 형성한 상기 반도체 기판의 제 1 면 상에, 상기 MOS 형 트랜지스터와 상이한 도전형의 소스·드레인 전극과, 동일 도전형의 게이트 전극을 갖고, 실리콘 (110) 및 그것과 동등한 채널 이동도를 갖는 표면을 채널로 하는, 게이트 전압 = 0 일 때에 오프인 축적형 MOS 트랜지스터를 구성 요소로 한다.
(제 3 양태)
제 1 또는 제 2 양태에 있어서, 상기 SOI 기판 상의 SOI 층의 막두께를 제어하여, 상기 상이한 도전형 트랜지스터의 평면 상의 면적 및 전류 구동 능력을 거의 동일하게 한다. 즉, 제 3 양태에 관련된 반도체 장치는, SOI 층의 막두께를 제어함으로써, 전류 구동 능력이 거의 동일한 PMOS 트랜지스터와 NMOS 트랜지스터를 구비한 것이다.
(제 4 양태)
제 3 양태에 있어서, 상기 게이트 전극과 상기 SOI 층 사이에 게이트 절연막이 형성되고, 그 게이트 절연막이, 마이크로파 여기의 플라즈마로 형성된 SiO2, Si3N4, 금속 실리콘 합금의 산화막, 금속 실리콘 합금의 질화막을 적어도 일 종류 함유한다.
(제 5 양태)
제 4 양태에 있어서, 상기 게이트 절연막이 600℃ 이하의 온도에서 형성된 것이다. 즉, 제 5 양태에 관련된 반도체 장치에 있어서는, MOS 트랜지스터의 게이트 절연막이 마이크로파 여기의 플라즈마에 의해 600℃ 이하에서 형성된 것이다.
(제 6 양태)
상이한 도전형의 트랜지스터를 적어도 한 쌍 갖는 회로를 구비한 반도체 장치에 있어서, 상기 트랜지스터 중 적어도 하나는 SOI 기판에 형성한 반도체층과, 그 반도체층 표면의 적어도 일부를 덮는 게이트 절연층과, 그 게이트 절연층 상에 형성된 게이트 전극을 적어도 포함하여 노멀리 오프의 축적형으로서 형성되고, 상기 게이트 전극과 상기 반도체층의 일 함수차에 의해 상기 반도체층에 형성되는 공핍층의 두께가 상기 반도체층의 막두께보다 커지도록, 상기 게이트 전극의 재료 및 상기 반도체층의 불순물 농도를 선택하는 것을 특징으로 하는 반도체 장치.
(제 7 양태)
제 6 양태에 있어서, 상기 노멀리 오프의 축적형 트랜지스터는, (110) 면으로부터 ±10˚이내의 면에 형성된 채널 영역을 구비하고 있다.
(제 8 양태)
제 6 양태에 있어서, 상기 노멀리 오프의 축적형 트랜지스터는, (110) 면으로부터 ±10˚이내의 면과는 상이한 면에 형성된 채널 영역을 구비하고 있다.
발명의 효과
본 발명에 의하면, SOI (Silicon on Insulator) 기판 상에 형성한 MOS 트랜지스터와, MOS 트랜지스터를 형성한 SOI 기판의 제 1 면 상에, MOS 트랜지스터와 상이한 도전형의 소스·드레인 전극과, 동일 도전형의 게이트 전극을 갖고, 실리콘 (110) 및 그것과 동등한 채널 이동도를 갖는 표면을 채널로 하는 MOS 트랜지스터에 의해 구성된다.
이들 구성에 의해, 동일한 전류 구동 능력을 갖는 PMOS 트랜지스터와 NMOS 트랜지스터가 얻어진다. 전자 회로의 PMOS 트랜지스터와 NMOS 트랜지스터의 면적을 동일하게 할 수 있는 점에서, 스위칭 속도가 동등하고, 집적도를 높게 할 수 있는 반도체 장치가 얻어진다.
도 1 은 본 발명의 제 1 실시예에 의한 반도체 장치의 단면도이다.
도 2 는 본 발명의 제 1 실시예에 있어서의 SOI 기판의 단면도이다.
도 3 은 본 발명의 실시예의 공핍층 두께와 기판 불순물 농도의 관계도이다.
도 4 는 본 발명의 효과를 나타내는 전류 - 전압 특성이고, (a) 는 드레인 전압 - 드레인 전류 특성도, (b) 는 게이트 전압 - 드레인 전류 특성도이다.
도 5 는 종래예의 반도체 장치의 (a) 단면도, (b) 평면도이다.
도 6 은 본 발명의 제 2 실시예에 의한 반도체 장치를 나타내는 도면이고, (a) 는 사시도, (b) 및 (c) 는 도 6(a) 의 A-A' 선 및 B-B' 선을 따른 단면도이다.
도 7 의 (a) 및 (b) 는 본 발명의 다른 두 개의 실시예에 관련된 반도체 장치의 단면도이다.
도 8 의 (a), (b), (c) 및 (d) 는 본 발명에 의한 축적형 트랜지스터의 동작 원리를 나타내는 도면이다.
도 9 의 (a) 및 (b) 는 본 발명에 의한 축적형 트랜지스터의 구조를 나타내는 단면도 및 밴드 구조를 나타내는 도면이다.
도 10 은 본 발명에 의한 축적형 트랜지스터의 1/f 잡음을 나타내는 도면이다.
도 11 의 (a) 및 (b) 는 본 발명에 의한 축적형 트랜지스터에 있어서, 게이트 전극의 일 함수와 SOI 층의 두께의 관계를 나타내는 도면이다.
도 12 는 본 발명에 의한 축적형 트랜지스터의 드레인 전압 - 드레인 전류 특성을 나타내는 도면이다.
발명을 실시하기 위한 최선의 형태
이하, 본 발명의 반도체 장치에 대하여, 도면을 참조하여 설명한다.
(제 1 실시예)
제 1 실시예에 대하여 도 1 ∼ 도 4 를 사용하여 설명한다. 도 1 은 본 발명의 반도체 장치의 단면도, 도 2 는 SOI 기판의 단면도, 도 3 은 공핍층 두께와 기판 불순물 농도의 상관도, 도 4 는 본 발명의 효과를 나타내는 전류 - 전압 특성도를 나타낸다.
도 2 에 나타내는 바와 같이 지지 기판 (12) 상에 200㎚ 두께의 매립 산화막 (13) 으로 분리된 45㎚ 의 (110) 면방위의 n 형 (기판 인 농도 1017㎝-3) 의 SOI 층 (14) 을 갖는 기판을 준비한다. SOI 층 (14) 의 트랜지스터를 형성하는 부분 이외를 에칭하여, 각 영역을 분리한다. 이 때, 각 영역에 임계값 조정용의 불순물 주입을 실시하고, 기판 농도 조정을 실시해도 된다. 세정 후 게이트 산화 를 마이크로파 여기의 플라즈마 장치로 실시하고, 7㎚ 의 SiO2 (게이트 절연막) (15) 를 형성한다. 게이트 절연막 (15) 은 600℃ 이하의 온도에서 형성되는 것이 바람직하고, 원하는 전기적 용량을 얻기 위한 막두께를 형성해도 된다. 또, 게이트 절연막은 Si3N4, HfOx, ZrOx, La2O3 등의 금속 산화물, PrxSiyNz 등의 금속 질화물 등의 고유전율 재료를 사용해도 된다.
그 후, 붕소를 1020㎝-3 이상 함유하는 다결정 실리콘을 형성하고, 원하는 게이트 길이, 게이트 폭으로 에칭하여, 게이트 전극 (16) 을 형성한다. 이 때, 게이트 전극 (16) 인 P+ 다결정 실리콘의 일 함수는 대략 5.15eV 이고, 기판의 1017㎝- 3 의 n 형 실리콘층의 일 함수는 대략 4.25eV 이므로, 대략 0.9eV 의 일 함수차가 발생한다. 이 때의 공핍층 두께는, 약 90㎚ 정도이므로 두께 45㎚ 의 SOI 층은 완전히 공핍화되어 있다. 따라서, 본 발명에 의한 축적형 NMOS (n 형 MOS) 트랜지스터는 노멀리 오프가 되어 있다.
일 함수차가 0.9V 일 때의 기판 불순물 농도와 공핍층 두께의 관계를 도 3 에 나타낸다. 여기서, 기판 불순물 농도와 SOI 막두께는, SOI 막두께가 공핍층 두께보다 얇은 범위에서 선택할 수 있다.
그 후, NMOS 트랜지스터 영역의 소스·드레인층 (17) 에는 비소를 4 × 1015㎝-2, PMOS (p 형 MOS) 트랜지스터 영역의 소스·드레인층 (18) 에는 붕소를 4 × 1015㎝-2 이온 주입하고, 활성화를 실시한다. 또한 SiO2 막을 CVD 로 형성하고, 배선층으로서 게이트 배선 (19), 출력 배선 (20), 전원 배선 (21) 및 전원 배선 (22) 을 형성함으로써, 동일 기판 상에 PMOS 트랜지스터와 본 발명에 의한 축적형 NMOS 트랜지스터를 도 1 과 같이 형성할 수 있다. 그 때의 트랜지스터 특성을 도 4 에 나타낸다.
도 4 에 나타내는 바와 같이, SOI 층은 (551) 면과 같은 (110) 면으로부터 ±10˚이내로 기울인 면방위이면, NMOS 트랜지스터와 PMOS 트랜지스터가 거의 동일한 전류 구동 능력을 가진다. 그 결과 NMOS 트랜지스터와 PMOS 트랜지스터의 면적을 양호한 밸런스로, 거의 동일하게 할 수 있다. 또, 게이트 전극 재료는 일 함수차를 고려하여, SOI 층이 완전 공핍화되는 것이면 다결정 실리콘이 아니고, W, Pt, Ni, Ge, Ru 및 그 실리사이드를 사용해도 상관없다.
본 발명의 CMOS 구조에 있어서는, SOI 층으로서 (110) 면으로부터 ±10˚이내로 기울인 면방위로 하고, SOI 층의 두께는 게이트 전극과 SOI 층의 일 함수차에 의한 공핍층의 두께보다 얇은 구조로 한다. 이들 구조로 함으로써, 전류 구동 능력을 향상시키고, NMOS 트랜지스터와 PMOS 트랜지스터가 거의 동일한 전류 구동 능력을 가지도록 밸런스를 유지시킨다. 또 NMOS 트랜지스터와 PMOS 트랜지스터를 동일한 반도체 기판에 구성함으로써 절연 분리의 면적분을 작게 할 수 있는 이점도 있다. 이와 같이 NMOS 트랜지스터와 PMOS 트랜지스터가 거의 동일한 전류 구동 능력을 가지도록 밸런스를 유지시킴으로써, 집적도를 높게 할 수 있는 반도체 장치를 얻을 수 있다.
(제 2 실시예)
제 2 실시예에 대하여 도 6 을 사용하여 설명한다. 도 6(a) 는 본 발명의 제 2 실시예에 의한 반도체 장치의 개략 사시도, 도 6(b) 는 도 6(a) 에서의 A-A' 선의 단면도, 도 6(c) 는 도 6(a) 에서의 B-B' 선의 단면도를 각각 나타낸다. 도 6 의 실시예는, 동일 디멘젼으로 전류 구동 능력이 밸런스를 유지하도록 설계한 SOI 형 삼차원 구조 CMOS 디바이스이다. 이 CMOS 디바이스에 있어서, PMOS 트랜지스터는 홀 이동도가 커지는 (110) 면에만 제조되고, NMOS 트랜지스터는 전자 이동도가 약간 떨어지는 (110) 면에 추가하여 전자 이동도가 큰 측벽의 (100) 면도 게이트를 구성하도록 제조되어 있다. 즉, NMOS 트랜지스터는 삼차원 구조, PMOS 트랜지스터는 플레너 구조로 한 것으로, 모두 본 발명에 의한 축적형으로 되어 있다.
도 6(b), (c) 에 나타내는 바와 같이, 지지 기판 (12) 상에 200㎚ 두께의 매립 산화막 (13) 으로 분리된 소정 두께의 (110) 면방위의 실리콘, 즉 n 형 (기판 인 농도 1017㎝-3) 의 SOI 층 (14-n, 14-p) 을 갖는 기판을 준비한다. 여기서, SOI 층 (14-n 및 14-p) 의 표면은, 채널의 길이 방향이 <110> 방향이 되도록 하는 것이 바람직하다. 이는, (110) 면에서의 홀의 이동에 의한 포화 전류량이 <110> 방향에서 최대가 되기 때문이다. 한편, (100) 면에서의 전자의 이동에 의한 포화 전류량은 결정 방향 의존성이 작은 것을 고려해 둘 필요가 있다.
도시된 예에서는, SOI 층 중, NMOS 트랜지스터를 형성하는 영역 (14-n) 및 PMOS 트랜지스터를 형성하는 영역 (14-p) 이외에는 에칭에 의해 제거되어 있다. 이 결과, 각 영역 (14-n, 14-p) 이 산화막 (13) 상에 분리·형성되어 있다. SOI 층은 i 층으로서 양방의 영역에 공통으로 해도 되고, n 형으로서, 이후에 PMOS 트랜지스터를 형성하는 영역 (14-p) 을 p 형으로 변환해도 된다. 이 때, 임계값 조정용의 불순물 주입을 실시하고, 기판 농도 조정을 실시해도 된다. 예를 들어, 100㎚ 세대일 때에는, 기판 농도를 4 × 1018㎝- 3 으로 한다. 분리된 각 영역의 측면은, (100) 면이 되어 있다. 이들 측면 중, 트랜지스터 영역 (14-n) 의 채널 영역 측면을 제외한 측면에는, 도 6(b) 에 나타내는 바와 같이, 공지된 방법으로 두꺼운 산화막 (25) 이 형성되어 있다.
예를 들어, 두꺼운 산화막 (25) 은 이하의 수법에 따라 형성할 수 있다. 먼저, CVD 법에 의해, SiO2 를 45㎚ 이상 퇴적한 후, 데미지가 작은 이방성의 에칭을 사용하여, 측벽에 산화막을 남기면서 에칭한 후, 트랜지스터 영역 (14-n) 이외를 마스킹하여, 습식 에칭으로 트랜지스터 영역 (14-n) 의 채널 영역 측면 측벽의 두꺼운 산화막을 제거하고, 트랜지스터 영역 (14-p) 의 측벽에 두꺼운 산화막 (25) 을 남긴다.
도 6(b) 에서는, 산화막 (25) 형성 후 세정을 실시하고, 이어서 게이트 산화를 마이크로파 여기의 플라즈마 장치에서 실시하고, 7㎚ 의 SiO2 막 (게이트 절연막) (15) 을 트랜지스터 영역 (14-n) 의 채널 영역 상면 및 측면, 트랜지스터 영역 (14-p) 의 채널 영역 상면에 각각 형성한다. 이 때, 원하는 전기적 용량을 얻기 위한 막두께를 형성해도 된다. 또, 게이트 절연막 (15) 은, Si3N4, HfOx, ZrOx, La2O3 등의 금속 산화물, PrxSiyNz 등의 금속 질화물 등의 고유전율 재료를 사용해도 된다.
그 후, 인 또는 붕소, 또는 인, 비소의 합계 농도를 1020㎝-3 이상 함유하는 다결정 실리콘층을 형성하고, 원하는 게이트 길이, 게이트 폭으로 에칭하여 게이트 전극 (16) 을 형성한다. 그 후, NMOS 트랜지스터 영역의 소스·드레인층 (17) 에는 비소를 4 × 1015㎝-2, PMOS 트랜지스터 영역의 소스·드레인층 (18) 에는 붕소를 4 × 1015㎝-2, 이온 주입하고, 활성화를 실시한다.
또한, SiO2 막을 CVD 로 형성하고, 도 6(c) 에 나타내는 바와 같이, 배선층으로서 게이트 배선 (19), 출력 배선 (20), 전원 배선 (21) 및 전원 배선 (22) 을 형성한다. 이로써, 동일 기판 상에 축적형 (즉, 축적-모드) PMOS 트랜지스터 (100p) 와 축적형 (즉, 축적-모드) NMOS 트랜지스터 (100n) 를 형성할 수 있다. 여기서, 트랜지스터 영역 (14-n) 의 채널 영역 상면 및 측면의 합계 면적과 트랜지스터 영역 (14-p) 의 채널 영역 상면의 면적을 동일하게 하고, 또한 양 트랜지스터의 동작 속도가 동일해지도록 한다.
여기서, 양 트랜지스터 (100p, 100n) 의 채널 영역의 길이 L 을 동일하게 하고, 트랜지스터 영역 (14-n) 의 채널 영역 상면의 폭을 Wn, 측면의 높이를 H 로 하 고, 트랜지스터 영역 (14-p) 의 채널 영역 상면의 폭을 Wp 로 한다. 그리고 후술되는 식 (1) 이 성립하도록 한다.
양 트랜지스터의 동작 속도가 동일해지기 위해서는 후술되는 식 (2) 가 성립하는 것이 필요하다. 여기서, 축적형 NMOS 트랜지스터의 (100) 및 (110) 면에 있어서의 상호 컨덕턴스를 각각 gmn(100) 및 gmn(110) 으로 하고, 축적형 PMOS 트랜지스터의 (110) 면에 있어서의 상호 컨덕턴스를 gmp(110) 으로 하면, 이들 상호 컨덕턴스 gmn(100), gmn(110) 및 gmp(110) 은 모두 이미 알려져 있다. 또, 예를 들어, 폭 Wn 을 적당한 값으로 정하면, 필요한 높이 H 및 폭 Wp 가 식 (1) 및 식 (2) 의 연립 방정식의 해로서 얻어진다. 또한, SOI 층이 (551) 면과 같은 (110) 면으로부터 ±10˚이내로 기울인 면방위이면, NMOS 트랜지스터와 PMOS 트랜지스터가 거의 동일한 전류 구동 능력을 가진다.
이러한 조건하에, 예를 들어 폭 Wn 을 22㎚ 로 하고, 상호 컨덕턴스 gmn(110) 을 약 0.7gmn(100), 상호 컨덕턴스 gmp(110) 을 0.8gmn(100) 으로 하면, 높이 H 는 5.5㎚, 폭 Wp 는 33㎚ 가 된다. 또한, 도시의 실시예에서는 채널 길이를 양 트랜지스터 모두 25㎚ 로 하였다.
Wp = 2H + Wn (1)
gmp(110) × Wp = gmn(100) × 2H + gmp(110) × Wn (2)
이와 같이 하면, NMOS 트랜지스터 (100n) 와 PMOS 트랜지스터 (100p) 의 채널 면적 및 게이트 면적을 거의 동일하게 하고, 양 트랜지스터의 전류 구동 능력, 나아가서는 동작 속도를 거의 동일하게 할 수 있어, 풀밸런스드 CMOS 를 얻을 수 있다. 이 구조에 의해, 종래예와 비교하여, 소요 면적에서 절반 이하로 하고, 1 자리수 정도 고속화할 수 있게 된다. 또한, pn 양 트랜지스터의 게이트 면적을 동일하게 함으로써, 양 트랜지스터의 게이트 용량이 동일해지고, 이들 트랜지스터로 구성한 아날로그 스위치의 오프셋 잡음을 15dB 나 저감시킬 수 있다.
도 7(a) 및 (b) 는, 도 6(c) 를 변형한 다른 두 개의 실시예를 나타내고 있고, 도 6(c) 에 상당하는 방향의 단면도이다.
도 7(a) 는 NMOS 트랜지스터 (103n) 가 반전 (inversion) 형이고 PMOS 트랜지스터 (103p) 가 축적형인 예이다. 이 예는, 동일 도전형의 웰 (p 웰) 과 동일 도전형 (n+ 형) 의 게이트 전극에 의해 형성되므로 프로세스가 간단화 된다는 이점이 있다. 또, n+ 형의 폴리실리콘 게이트 전극만을 사용하므로, 박막화에 의한 붕소의 확산 (붕소는 게이트 산화막으로 확산되기 쉽고 그 때문에 캐리어의 계면 이동도가 열화된다는 현상이 발생한다) 을 방지할 수 있다.
도 7(b) 는 NMOS 트랜지스터 (102n) 가 축적형이고 PMOS 트랜지스터 (102p) 가 반전형인 예이다. 도 7(b) 의 구성은, 동일 도전형의 웰 (n 웰) 과 동일 도전형 (p+ 형) 의 게이트 전극에 의해 형성되므로 프로세스가 간단화 된다는 이점이 있다. 또, 축적 모드의 NMOS 트랜지스터를 사용함으로써 CMOS 전체의 1/f 잡음을 저감시킬 수 있다. 이후에서 서술하는 바와 같이, 본 발명에 의하면, 축적형 트랜지스터를 사용함으로써, 반전형에 비하여 전류 구동 능력이 커진다 (도 12) 는 이점도 있다.
여기서, 도 8 내지 도 12 를 참조하여, 도 6(c), 도 7(b) 의 NMOS 트랜지스터 (100n, 102n) 를 예로 들어, 본 발명에 의한 축적형 트랜지스터에 대하여 설명한다.
도 8(a) ∼ 도 8(d) 에는, 축적형 NMOS 트랜지스터의 동작 원리가 나타나 있다. 먼저, 도 8(a) 에 나타내는 바와 같이, 게이트 전압 (Vg) 이 제로인 경우, 공핍층 (depletion-layer) 이 SOI 층 (14) 전체에 퍼져 있다. 도 8(b) 에 나타내는 바와 같이, 게이트 전압 (Vg) 이 인가되면, 공핍층이 채널 상면까지 후퇴하여 벌크 전류 (Ibulk) 가 흐르기 시작한다. 이어서, 게이트 전압이 증가하면, 도 8(c) 및 도 8(d) 에 나타내는 바와 같이, 축적 전류 (Iacc) 도 흐르기 시작한다.
이 현상을 도 9(a) 및 도 9(b) 를 사용하여 설명하면, SOI 구조를 취하고, 게이트 전극 (16) 과 SOI 층 (14) 의 일 함수차로 발생하는 공핍층 폭을 SOI 층 (14) 의 두께보다 커지도록 하면, 도 9(a) 에 나타내는 바와 같은 축적 구조로 노멀리 오프형의 MOS 트랜지스터가 가능해진다. 여기서, 도시와 같은 NMOS 트랜지스터에서는 p+ 폴리실리콘 (일 함수 5.2eV) 을 게이트 전극 (16) 에 사용하고, PMOS 트랜지스터에서는 n+ 폴리실리콘 (일 함수 4.1eV) 을 게이트 전극 (16) 에 사용함으로써 SOI 층 (14) 과의 일 함수차를 발생시킬 수 있다.
도 12 에 나타내는 바와 같이, 실리콘의 (110) 면 상에 축적 구조의 NMOS 트랜지스터를 형성함으로써, 실리콘 (100) 면 상에 구성한 통상적인 NMOS 트랜지스터와 비교하여 동등한 전류 구동 능력을 실현할 수 있다. 또, 실리콘의 (110) 면 상에 축적 구조의 PMOS 트랜지스터를 형성함으로써, 실리콘 (100) 면 상에 형성한 통상적인 PMOS 트랜지스터와 비교하여 2.5 배의 전류 구동 능력을 실현할 수 있다.
또, 도 10 에 나타내는 바와 같이, 1/f 잡음도 저감시킬 수 있다. 본 발명의 축적형 디바이스는, pn 접합 장벽에 의해 노멀리 오프를 실현하는 것은 아니다. 본 발명의 축적형 디바이스는, 게이트 전극과 SOI 층의 일 함수차, SOI 층의 두께, 드레인 전압, 소스·드레인간 거리를 최적화하고, 도 9(a) 에 나타내는 바와 같이 게이트 전압이 0V 일 때에 소스·드레인간에 공핍층이 존재하여 배리어가 형성되도록 하면, 노멀리 오프가 된다.
도 9(b) 에 나타내는 바와 같이, 디바이스 온시에는 채널이 축적층에 형성되므로, 통상적인 반전층을 형성하는 반전형 MOS 트랜지스터에 비해 채널 영역의 수직 전계가 작아지기 때문에, 실효 이동도를 크게 할 수 있다. 이 때문에, SOI 층의 불순물 농도가 높아져도 이동도의 열화가 발생하지 않는다. 또한, 디바이스 온시에는 축적층 뿐만이 아니라 SOI 층 전체 (벌크부) 에도 전류가 흐르기 때문에, SOI 층의 불순물 농도가 높을수록 전류 구동 능력을 크게 할 수 있다.
통상적인 MOS 트랜지스터는, 미세화에 수반하여, 채널 영역의 불순물 농도를 높게 하면 채널 이동도가 열화되는 것에 비해서, 본 발명의 축적형 디바이스는 미세화에 매우 유리하다. 전류 구동 능력을 가능한 한 크게 하고, 미세화에 대하여 펀치스루 내성을 갖게 하여 노멀리 오프를 실현하기 위해서는, 축적형 NMOS 트랜지스터에는 일 함수가 가능한 한 큰 게이트 전극을, 축적형 PMOS 트랜지스터에는 일 함수가 가능한 한 작은 게이트 전극을 사용하는 것이 바람직하다.
본 발명의 축적형 디바이스는, 이와 같이 게이트 전극 재료와 SOI 층의 일 함수차를 크게 함으로써 SOI 층에 공핍층을 형성하고, 드레인 전극에 인가 한 전압에 의한 채널 방향의 전계가 소스단에 영향을 미치지 않게 하여 펀치스루 내성을 갖게 한다. SOI 층의 두께가 두꺼울수록 전류 구동 능력이 커지지만, 일 함수차에 의해 발생한 게이트로부터의 전계가 SOI 층의 하단 (저면) 에까지 영향을 미치기 어려워진다. 그래서, 일 함수차를 크게 하는 것이 본 발명의 축적형 디바이스에서 가장 중요한 요건이다.
도 11(a) 는 축적형 NMOS 트랜지스터에 있어서, 게이트 전극의 일 함수를 5.2eV 와 6.0eV 인 것을 사용했을 때에 허용되는 (노멀리 오프가 된다) SOI 층의 두께를 나타낸다. 게이트 절연막은 EOT 에서 0.5㎚ 와 1.0㎚ 의 경우를 나타내고 있다. 노멀리 오프로 하는 데 허용되는 각 미세화 세대 (게이트 길이) 에서의 SOI 층의 두께는 일 함수가 커질수록 두꺼워지고, 22㎚ 세대에서는 6.0eV 인 경우의 두께가 5.2eV 인 경우의 약 2 배가 된다.
도 11(b) 에는 5.2eV 와 6.0eV 의 게이트 전극을 사용한 경우의 밴드도를 나타낸다 (절연막 두께 1㎚). 이 도면에 나타내는 바와 같이, 일 함수가 커지면 SOI 층을 두껍게 할 수 있어, 전류 구동 능력이 증대된다.
도 3 은 공핍층 두께와 기판 불순물 농도의 상관도를 나타낸다. 이 도면을 참조하면, 본 발명의 축적형 NMOS 트랜지스터 (100n, 102n) 로, 게이트 전극 (16) 을 P+ 다결정 실리콘으로 형성하면, 그 일 함수는 대략 5.15eV 이고, 기판의 1017㎝- 3 의 n 형 실리콘층 (14n) 의 일 함수는 대략 4.25eV 이므로, 대략 0.9eV 의 일 함수차가 발생한다. 이 때의 공핍층 두께는 약 90㎚ 정도이므로, SOI 층은 두께를 45㎚ 로 해도 완전히 공핍화되어 있다. 도 3 에 나타내는 것은, 일 함수차가 0.9eV 일 때의 기판 불순물 농도와 공핍층 두께의 관계이다. 여기서, 기판 불순물 농도와 SOI 막두께는, SOI 막두께가 공핍층 두께보다 얇은 범위에서 선택할 수 있다. 또, 게이트 전극 재료는, 일 함수차를 고려하여, SOI 층이 완전 공핍화되는 것이면 다결정 실리콘이 아니고, W, Pt, Ni, Ge, Ru 및 그 실리사이드를 사용해도 상관없다.
상기한 설명에서는, 채널 영역이 (110) 면으로부터 ±10˚이내의 면에 형성되는 경우를 전제로 하여 설명하였으나, (110) 면으로부터 ±10˚이내의 면 이외의 면, 예를 들어 (100) 면에 채널 영역을 형성한 트랜지스터에 있어서도, 동일한 효과가 얻어진다.
본 발명을 몇 가지의 실시예에 기초하여 구체적으로 설명하였으나, 본 발명은 상기 실시예로 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 다양하게 변경할 수 있는 것은 말할 필요도 없다. 예를 들어, 논리 회로 소자로서 사용할 수 있을 뿐만 아니라, 본 발명은, 다른 다양한 전자 회로에도 동일하게 적용할 수 있다.

Claims (8)

  1. 상이한 도전형의 트랜지스터를 갖는 회로를 구비한 반도체 장치에 있어서,
    SOI 기판에 형성한 SOI 층과, 상기 SOI 층과 동일 도전형의 고농도층에 의해 형성되어 상기 SOI 층 상에 형성된 게이트 전극을 구비하고,
    상기 게이트 전극과 상기 SOI 층의 일 함수차에 의한 공핍층의 두께가 상기 SOI 층의 막두께보다 커지도록 상기 SOI 층의 막두께를 설정함과 함께, 채널을 형성하는 영역의 표면이 (110) 면으로부터 ±10˚이내의 면을 갖고 있는 트랜지스터가 일 종류 이상 구비되어 있는 것을 특징으로 하는 반도체 장치.
  2. 상이한 도전형의 트랜지스터를 갖는 회로를 구비한 반도체 장치에 있어서,
    SOI 기판에 형성한 MOS 형 트랜지스터와,
    상기 SOI 기판의 제 1 면 상에 상기 MOS 트랜지스터와 동일 도전형의 게이트 전극과, 상이한 도전형의 소스·드레인층을 구비하고, 채널을 형성하는 영역의 표면이 (110) 면으로부터 ±10˚이내의 면을 갖고 있는 MOS 트랜지스터를 구비하고 있는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 SOI 기판 상의 SOI 층의 막두께를 제어하여, 상기 상이한 도전형 트랜지스터의 평면 상의 면적 및 전류 구동 능력을 거의 동일하게 하는 것을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 게이트 전극과 상기 SOI 층 사이에 게이트 절연막이 형성되고, 상기 게이트 절연막이, 마이크로파 여기의 플라즈마로 형성된 SiO2, Si3N4, 금속 실리콘 합금의 산화막, 금속 실리콘 합금의 질화막을 일 종류 이상 함유하는 것을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 게이트 절연막이 600℃ 이하의 온도에서 형성된 것을 특징으로 하는 반도체 장치.
  6. 상이한 도전형의 트랜지스터를 한 쌍 이상 갖는 회로를 구비한 반도체 장치에 있어서,
    상기 트랜지스터 중 하나 이상은 SOI 기판에 형성한 반도체층과, 상기 반도체층 표면의 적어도 일부를 덮는 게이트 절연층과, 상기 게이트 절연층 상에 형성된 게이트 전극을 적어도 포함하여 노멀리 오프의 축적형으로서 형성되고,
    상기 게이트 전극과 상기 반도체층의 일 함수차에 의해 상기 반도체층에 형성되는 공핍층의 두께가 상기 반도체층의 막두께보다 커지도록, 상기 게이트 전극 의 재료 및 상기 반도체층의 불순물 농도를 선택하는 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 노멀리 오프의 축적형 트랜지스터는, (110) 면으로부터 ±10˚이내의 면에 형성된 채널 영역을 구비하고 있는 것을 특징으로 하는 반도체 장치.
  8. 제 6 항에 있어서,
    상기 노멀리 오프의 축적형 트랜지스터는, (110) 면으로부터 ±10˚이내의 면과는 상이한 면에 형성된 채널 영역을 구비하고 있는 것을 특징으로 하는 반도체 장치.
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