KR20090032081A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20090032081A
KR20090032081A KR1020097000769A KR20097000769A KR20090032081A KR 20090032081 A KR20090032081 A KR 20090032081A KR 1020097000769 A KR1020097000769 A KR 1020097000769A KR 20097000769 A KR20097000769 A KR 20097000769A KR 20090032081 A KR20090032081 A KR 20090032081A
Authority
KR
South Korea
Prior art keywords
thickness
layer
region
semiconductor
buried insulator
Prior art date
Application number
KR1020097000769A
Other languages
English (en)
Inventor
다다히로 오미
아키노부 데라모토
웨이타오 청
Original Assignee
고쿠리츠 다이가쿠 호진 도호쿠 다이가쿠
자이단호진 고쿠사이카가쿠 신고우자이단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 고쿠리츠 다이가쿠 호진 도호쿠 다이가쿠, 자이단호진 고쿠사이카가쿠 신고우자이단 filed Critical 고쿠리츠 다이가쿠 호진 도호쿠 다이가쿠
Publication of KR20090032081A publication Critical patent/KR20090032081A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/78654—Monocrystalline silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel

Abstract

SOI 층을 지지하는 실리콘 기판의 불순물 농도를 조정함과 함께, SOI 층과 접하는 실리콘 기판 표면에 형성된 매립 절연물층의 두께를 제어함으로써 임계값을 조정할 수 있는 트랜지스터가 얻어진다.
Figure P1020097000769
트랜지스터, SOI 층

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, IC, LSI 등의 반도체 장치에 관한 것으로서, 특히 어큐뮬레이션 (Accumulation) 형 MOS 트랜지스터에 관한 것이다.
이러한 종류의 반도체 장치로서, 본 발명자들에 의해 제안된 일본 특허출원 2005-349857호 (특허 문헌 1) 에 기재된 것이 있다. 특허 문헌 1 은, 상이한 도전형의 트랜지스터를 적어도 1 쌍 갖는 회로를 구비한 반도체 장치에 있어서, 트랜지스터 중 적어도 하나는 SOI 기판 상에 형성한 반도체층과, 그 표면의 적어도 일부를 덮는 게이트 절연층과, 그 게이트 절연막 상에 형성된 게이트 전극을 적어도 포함하고, 노멀리 오프 (normally off) 의 어큐뮬레이션 (Accumulation) 형으로서 형성되고, 게이트 전극과 반도체층의 일함수차에 의해 반도체층에 형성되는 공핍층의 두께가 반도체층의 막두께보다 커지도록, 게이트 전극의 재료 및 반도체층의 불순물 농도를 선택하도록 한 반도체 장치를 제안하고 있다.
또한 특허 문헌 1 은, CMOS 트랜지스터를 구성하는 p 채널·트랜지스터와, n 채널·트랜지스터의 전류 구동 능력을 동등하게 하기 위해, 실리콘의 (110) 면을 사용함으로써 p 채널·트랜지스터의 전류 구동 능력을 향상시킬 수 있음을 밝히고 있다. 이 구성에 의하면, n 채널·트랜지스터와 p 채널·트랜지스터의 스위칭 속도를 실질적으로 동등하게 할 수 있음과 함께, 채널 영역 상에 형성되는 전극의 점유 면적을 실질적으로 동등하게 할 수 있다.
특허 문헌 1 : 일본 특허출원 2005-349857호
발명의 개시
발명이 해결하고자 하는 과제
특허 문헌 1 은, 게이트 전극과 SOI 층의 일함수차에 의해 어큐뮬레이션형 MOS 트랜지스터를 노멀리 오프로 할 수 있음을 밝히고 있다. 예를 들어 붕소를 1020㎝-3 이상 함유하는 다결정 실리콘으로 게이트 전극을 형성하면, P+ 다결정 실리콘의 일함수는 대략 5.15eV 이고, SOI 층을 불순물 농도 1017㎝-3 의 n 형 실리콘층으로 하면 그 일함수는 대략 4.25eV 이므로, 대략 0.9eV 의 일함수차가 발생한다. 이 때의 공핍층 두께는 약 90㎚ 정도이므로, SOI 층의 두께를 45㎚ 로 해두면 SOI 층은 완전하게 공핍화되어 노멀리 오프의 트랜지스터가 얻어진다.
그러나, 이 구조에서는 게이트 전극의 재료가 제약을 받는다는 문제가 있다. 예를 들어 Ta 를 게이트 전극에 사용하고자 하여도, 그 일함수는 4.6eV 이므로, SOI 층과의 일함수의 차이가 매우 적어 적용이 곤란하다. 또한, 어큐뮬레이션 (Accumulation) 형 MOS 트랜지스터에 있어서는, 트랜지스터가 온될 때에 축적층의 전류 이외에 SOI 층 전체에서 벌크 (Bulk) 전류가 흐르므로, 트랜지스터의 전류 구동 능력을 높이기 위해서는 SOI 층의 불순물 농도를 높게 할 필요가 있다. SOI 층의 불순물 농도가 높으면 높을수록 SOI 층 전체의 벌크 전류가 커지고, 1/f 노이즈도 저하된다. 이와 같이 어큐뮬레이션형 MOS 트랜지스터에 있어서는 SOI 층을 고불순물 농도로 하는 것이 바람직한 것이지만, SOI 층의 불순물 농도를 1 자리수 크게 하면, 공핍층의 두께가 1/4 ∼ 1/7 로 되어 버린다. 따라서, SOI 층의 막두께를 얇게 해야 하는데 그렇게 하면 SOI 층 전체의 벌크 전류가 저하되기 때문에, 결국 게이트 전극의 재료를 SOI 층과의 일함수차가 보다 큰 것으로 해야 한다. 그 결과 트랜지스터의 임계값 전압이 커져, 저전원 전압으로 구동시키기가 곤란해져 버린다.
본 발명의 목적은, 임계값 전압을 낮게 할 수 있고, 소형화가 가능한 반도체 장치를 제공하는 것이다.
본 발명의 구체적인 목적은, SOI 층과의 일함수차가 크지 않은 게이트 전극을 사용하여도 노멀리 오프로 할 수 있는 어큐뮬레이션형 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은, SOI 층의 불순물 농도를 높게 하여도 임계값 전압을 높게 하지 않고 노멀리 오프로 할 수 있는 어큐뮬레이션형 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은, 게이트 전극과 SOI 층의 일함수차에 의한 것 이외에 SOI 층의 공핍층의 두께를 제어할 수 있는 새로운 수법을 제공하는 것에 있다.
본 발명의 다른 목적은, 임계값 전압을 낮게 할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
과제를 해결하기 위한 수단
본 발명의 제 1 양태에 의하면, 제 1 반도체 영역과, 그 위에 형성된 매립 절연물층과, 그 위에 형성된 제 2 반도체 영역을 적어도 갖는 기판을 사용하여 형성되고, 상기 제 2 반도체 영역의 적어도 일부를 채널 영역으로 하고, 그 위에 게이트 절연막 및 게이트 전극을 갖는 반도체 장치에 있어서, 상기 매립 절연물층의 두께 및 상기 제 1 반도체 영역의 불순물 농도에 의해 상기 채널 영역의 공핍층의 두께를 제어한 것을 특징으로 하는 반도체 장치가 얻어진다.
본 발명의 제 2 양태에 의하면, 상기 매립 절연물층의 두께 및 상기 제 1 반도체 영역의 불순물 농도에 의존하는 임계값을 갖고 있는 것을 특징으로 하는 반도체 장치가 얻어진다.
본 발명의 제 3 양태에 의하면, 상기 채널 영역에 전기적으로 접속하는 소스 영역 및 드레인 영역을 구비하고, 상기 게이트 전극은 상기 채널 영역과는 상이한 일함수를 갖는 재료를 적어도 일부에 사용하여 구성되고, 또한, 상기 채널 영역의 공핍층의 두께는, 상기 게이트 전극 및 상기 채널 영역의 일함수의 차이와, 상기 제 1 반도체 영역의 불순물 농도와, 상기 매립 절연물층의 두께를 조정하여 결정되어 있는 것을 특징으로 하는 반도체 장치가 얻어진다. 이 때, 상기 제 2 반도체 영역의 불순물 농도는 바람직하게는 1017㎝-3 이상, 더욱 바람직하게는 2 × 1017㎝-3 이상이다.
본 발명의 제 4 양태에 의하면, 상기 임계값은 상기 게이트 전극 및 상기 채널 영역의 일함수의 차이에 의해 결정되는 임계값보다 작은 것을 특징으로 하는 반도체 장치가 얻어진다.
본 발명의 제 5 양태에 의하면, 상기 제 1 반도체 영역과 상기 제 2 반도체 영역은 반대 도전형의 실리콘인 것을 특징으로 하는 반도체 장치가 얻어진다.
본 발명의 제 6 양태에 의하면, 상기 채널 영역, 상기 소스 영역 및 상기 드레인 영역이 동일한 도전형의 어큐뮬레이션형인 것을 특징으로 하는 반도체 장치가 얻어진다.
본 발명의 제 7 양태에 의하면, 노멀리 오프형인 것을 특징으로 하는 반도체 장치가 얻어진다.
본 발명의 제 8 양태에 의하면, 상기 매립 절연물층의 두께가 20㎚ 이하이고, 바람직하게는 다음 식을 만족하는 것을 특징으로 하는 반도체 장치가 얻어진다.
0.56TSOI < TBOX < 1.17TSOI
여기서, TBOX 는 상기 매립 절연물층의 EOT (Effective Oxide Thickness, 즉 SiO2 환산 막두께) 를, TSOI 는 상기 제 2 반도체 영역의 두께를, 각각 나타낸다.
본 발명의 제 9 양태에 의하면, 매립된 산화물층을 갖는 기판 상에 형성되고, 게이트 전극 및 임계값을 갖는 반도체 장치의 제조 방법에 있어서, 상기 기판의 불순물 농도를 조정함으로써, 임계값을 제어하는 것을 특징으로 하는 반도체 장치의 제조 방법이 얻어진다.
본 발명의 제 9 양태에 의하면, 상기 기판의 불순물 농도는 이온 주입에 의해 조정되는 것을 특징으로 하는 반도체 장치의 제조 방법이 얻어진다.
본 발명의 다른 양태에 의하면, 두 개의 주면을 갖는 반도체층의 일방의 주면에 게이트 절연막을 개재하여 형성된 게이트 전극을 갖는 반도체 장치에 있어서, 상기 반도체층의 타방의 주면에 매립 절연물층을 개재하여 형성된 도전물층을 갖고, 상기 반도체층의 적어도 일부를 채널 영역으로 하고, 상기 매립 절연물층의 두께를 20㎚ 이하로 하고, 상기 매립 절연물층의 두께, 상기 게이트 전극 재료와 상기 반도체층의 일함수의 차이, 및 상기 도전물층과 상기 반도체층의 일함수의 차이에 의해 상기 채널 영역의 공핍층의 두께를 상기 반도체층의 두께보다 커지도록 한 것을 특징으로 하는 반도체 장치가 얻어진다.
발명의 효과
본 발명에 의하면, 채널 영역의 공핍층의 두께를, 매립 절연물층 막두께를 얇게 함으로써 얇게 하고, 기판측의 반도체 영역의 불순물 농도로 제어하는 새로운 반도체 장치가 얻어진다. 특히, 어큐뮬레이션형의 MOSFET 에 있어서 기판의 불순물 농도를 조정함으로써, 게이트 전극과 채널 영역의 일함수의 차이에 의한 제어를 하지 않아도, 혹은 제어와 상승 (相乘) 되어, 임계값을 높이지 않고 노멀리 오프를 실현할 수 있다. 본 발명에서는, 낮은 임계값 전압을 갖고, 또한 소형화된 반도체 장치를 얻을 수 있다는 이점이 있다. 즉, 본 발명에서는, 고속이며 저전원 전압인 반도체 장치를 구성할 수 있다.
도 1(a), 1(b), 1(c) 및 1(d) 는 각각 본 발명을 적용할 수 있는 NMOS 및 PMOS 트랜지스터의 개략 구성을 나타내는 단면도이다.
도 2(a), 2(b), 2(c) 및 2(d) 는 본 발명에 관련된 NMOS 트랜지스터의 동작 원리를 설명하는 도면이다.
도 3(a) 및 3(b) 는 어큐뮬레이션형 NMOS 트랜지스터에 있어서의 밴드 구조를 그 단면과 관련지어 설명하는 도면이다.
도 4 는 앞서 제안한 트랜지스터에 있어서의 밴드 구조를 설명하는 도면이다.
도 5 는 본 발명에 의한 트랜지스터에 있어서의 밴드 구조를 설명하는 도면이다.
도 6 은 매립 절연물층의 두께 (TBOX) 및 실리콘 기판의 불순물 농도를 변화시킨 경우에 있어서의 게이트 전압 (Vg)-드레인 전류 (Id) 특성의 변화를 나타내는 그래프이다.
도 7 은 SOI 층의 불순물 농도 (Nsub) 와 매립 절연물층의 두께 (TBOX) 를 변화시킨 경우에 있어서의 게이트 전압 (Vg)-드레인 전류 (Id) 특성의 변화를 나타내는 그래프이다.
도 8 은 본 발명의 실시형태에 관련된 어큐뮬레이션형 NMOS 트랜지스터의 구조를 나타내는 단면도이다.
발명을 실시하기 위한 최선의 형태
이하, 본 발명의 반도체 장치에 대해 도면을 참조하여 설명한다.
도 1 을 참조하면, 본 발명을 적용할 수 있는 어큐뮬레이션 (Accumulation) 형 MOS 트랜지스터 및 인버젼 (Inversion) 형 MOS 트랜지스터를 나타내고 있다. 여기서, 도 1(a) 및 1(b) 는 각각 n 및 p 채널·어큐뮬레이션형 MOS 트랜지스터 (NMOS 트랜지스터 및 PMOS 트랜지스터) 를 나타내고, 도 1(c) 및 1(d) 는 각각 n 및 p 채널 인버젼형 MOS 트랜지스터를 나타내고 있다.
도 1(a) 에 나타낸 NMOS 트랜지스터의 경우, p 형 실리콘 기판의 표면 영역에 매립 절연물층 (BOX) 이 형성되고, 당해 매립 절연물층 (BOX) 상에 n 형의 SOI (Silicon On Insulator) 층이 형성되어 있다. 또한 n 형의 SOI 층은, 소스, 드레인 및 채널 영역을 형성하고 있다. 이 중, 소스 및 드레인 영역은 채널 영역보다 고불순물 농도를 갖고 있다. 또한, 소스 및 드레인 영역에는 소스 전극 (S) 및 드레인 전극 (D) 이 각각 접속되어 있다. 여기서, 채널 영역 상에는 게이트 절연막이 형성되고, 당해 게이트 절연막 상에는 p 형 다결정 실리콘의 게이트 전극이 형성되어 있다.
한편, 도 1(b) 에 나타낸 PMOS 트랜지스터의 경우, n 형 실리콘 기판 상에 매립 절연물층 (BOX) 이 형성되고, 당해 매립 절연물층 (BOX) 상에, 소스, 드레인 및 채널 영역을 구성하는 p 형의 SOI 층이 형성되고, 소스 영역 및 드레인 영역은 채널 영역보다 높은 불순물 농도를 갖고 있다. 또한, 채널 영역 상에는, 게이트 절연막을 개재하여 n 형 다결정 실리콘의 게이트 전극이 형성되어 있다. 도 1(c) 및 1(d) 에 대해서도 동일하게 도시한 바와 같다.
도 1(a) 및 1(b) 의 NMOS 트랜지스터 및 PMOS 트랜지스터는, 게이트 전압 (Vg) 이 제로일 때, 공핍층이 SOI 층 전체에 퍼져 있고, 게이트 전압 (Vg) 이 인가되면, 공핍층이 채널 영역의 상면까지 후퇴하고, 또한, 게이트 전압 (Vg) 이 높아지면, 벌크 전류 외에 축적 전류도 흐르는 동작을 실시한다. 도 1(c) 및 1(d) 의 NMOS 트랜지스터 및 PMOS 트랜지스터는, 게이트 전압 (Vg) 이 제로일 때에는 오프이고, 게이트 전압 (Vg) 이 인가되면, 반전층이 채널 영역 상면에 형성되어 소스, 드레인 사이에 전류가 흐른다.
도 2(a) ∼ 2(d) 에는, 상기한 어큐뮬레이션형 NMOS 트랜지스터의 동작 원리가 나타나 있다. 먼저, 도 2(a) 에 나타내는 바와 같이, 게이트 전압 (Vg) 이 제로인 경우, 공핍층 (depletion-layer) 이 SOI 층의 전체에 퍼져 있다. 도 2(b) 에 나타내는 바와 같이, 게이트 전압 (Vg) 이 인가되면, 공핍층이 채널 상면까지 후퇴하여 벌크 전류 (Ibulk) 가 흘러나온다. 또한, 게이트 전압 (Vg) 이 증가하면, 도 2(c) 및 2(d) 에 나타내는 바와 같이, 축적 전류 (Iacc) 도 흘러나온다.
이 현상을, NMOS 트랜지스터를 예로 들어, 도 3(a) 및 3(b) 를 이용하여 추가로 설명하면, SOI 구조를 취하고, 게이트 전극과 SOI 층의 일함수차에서 발생하는 공핍층을 SOI 층의 두께보다 커지도록 하면, 도 3(a) 에 나타내는 바와 같은 어큐뮬레이션 구조에서 노멀리 오프형의 MOS 트랜지스터가 가능해진다. 여기서, 도시한 바와 같은 NMOS 트랜지스터에서는 p+ 폴리실리콘 (일함수 5.2eV) 을 게이트 전극에 사용하고, p 채널·트랜지스터에서는 n+ 폴리실리콘 (일함수 4.1eV) 을 게 이트 전극에 사용함으로써 SOI 층과의 일함수차를 발생시키게 할 수 있다.
공핍층을 SOI 층보다 두껍게 하고, 게이트 전압 (Vg) 이 제로일 때, 오프 상태 (즉, 노멀리 오프인 상태) 를 실현하기 위해서는, 게이트 전극의 일함수를 SOI 층의 일함수에 비해 크게 변화시킬 필요가 있다. 그러나, 이 수법에서는 앞서 서술한 바와 같은 문제가 발생한다. 특히, SOI 층의 불순물 농도를 높게 하면 임계값 전압이 높아져 버린다는 결점이 있다. 바꿔 말하면, 통상적인 어큐뮬레이션형 NMOS 트랜지스터의 제조 방법에서는, 임계값 전압이 높은 트랜지스터밖에 제조할 수 없고, 이 결과, 트랜지스터를 소형화할 수 없을 뿐만 아니라, 집적 회로의 저전압 전원화가 불가능하다. 또한, 게이트 전극으로서, 일함수차가 작은 Ta (4.6V) 를 사용할 수 없다.
본 발명자들은, 도 1(a) 및 1(b) 에 나타낸 MOS 트랜지스터 (특히, NMOS 트랜지스터) 와 같이, 실리콘 기판과 SOI 층이 역도전형이고, 매립 절연물층 (BOX) 의 두께가 100㎚ 인 어큐뮬레이션형 NMOS 트랜지스터를 제조하여 실험을 실시하였다. 이 실험에 사용한 NMOS 트랜지스터의 구성은 특허 문헌 1 과 동일하다. 또한, 실험에서는, 실효 채널 길이 (Leff) 45㎚, 채널 폭 1㎛ 이고, 채널 영역에 있어서의 불순물 농도가 2 × 1017㎝-3 인 NMOS 트랜지스터를 사용하고, 실리콘 기판으로서, 1 × 1015㎝-3 인 P 형 실리콘 기판을 사용하였다.
게이트 절연막의 두께는 EOT = 1㎚, 게이트 전극에는 p+ 폴리실리콘 (일함수 5.1eV) 을 사용하였다. SOI 층의 두께를 17㎚ 정도 이하까지 얇게 하면, 실리 콘 기판의 불순물 농도가 일정한 경우 (예를 들어 1 × 1015㎝-3) 에도 NMOS 트랜지스터의 임계값을 제어할 수 있는 것을 알 수 있었다.
또한, SOI 층의 두께를 실효 채널 길이 (Leff) 의 1/3 (15㎚) 정도까지 얇게 하면, 단채널 현상도 유효하게 억제할 수 있는 것도 판명되었다. 즉, SOI 층의 두께를 제어함으로써, 어큐뮬레이션형 NMOS 트랜지스터의 임계값을 0.4 ∼ 0.5V 로 변화시킬 수 있었다.
그러나, 상기한 구성의 NMOS 트랜지스터에 있어서의 임계값은, 게이트 전극과 SOI 층의 일함수차에만 의존하고 있기 때문에, 저전압 전원에 적용할 수 있는 정도의 임계값 전압까지 임계값 전압을 저하시킬 수는 없었다. 즉, 100㎚ 정도의 매립 절연물층 (BOX) 을 사용한 어큐뮬레이션형 NMOS 트랜지스터에서는, 실리콘 기판의 불순물 농도를 변화시켜도 일함수차에 의해 결정되는 임계값 전압을 변화시킬 수는 없고, 또한 Ta (일함수 4.6V) 를 게이트 전극에 사용하면 노멀리 오프의 트랜지스터는 실현할 수 없었다.
즉, 앞서 제안한 트랜지스터와 같이, 100㎚ 정도의 매립 절연물층 (BOX) 을 구비하고 있는 경우, 도 4 에 나타내는 바와 같이, 매립 절연물층 (BOX) 이 두껍기 때문에 SOI 층의 제어는 게이트 전극측에서만 실시되었다.
이에 대해 본 발명자는, 도 5 에 나타내는 바와 같이 매립 절연물층 (BOX) 의 두께를 얇게 함으로써, 기판 (Base Substrate) 측으로부터도 SOI 층의 전위를 제어할 수 있다는 현상을 알아내었다.
즉, 매립 절연물층 (BOX) 의 두께 (TBOX) 를 20㎚ 보다 얇게 하여, 지지 기판인 실리콘 기판에 표면 (후에 게이트 전극을 구성하는 측) 으로부터 이온 주입을 실시하여, 실리콘 기판의 불순물 농도 (NBase) 를 변화시킨 NMOS 트랜지스터를 얻고, 당해 트랜지스터에 1V 의 드레인 전압 (Vd) 을 인가하여 드레인 전류의 변화를 관측한 결과, 실리콘 기판의 불순물 농도 (NBase) 에 의해 NMOS 트랜지스터의 임계값이 변화하는 것이 판명되었다.
도 5 에 나타내는 바와 같이, SOI 층과 기판은 역도전형이고, 매립 절연물층 (BOX) 을 얇게 함으로써 기판과 SOI 층의 일함수차에 의해 SOI 층을 공핍화시키고, 결과적으로, Ta 게이트 전극과 같은 SOI 층과의 일함수차가 작은 게이트 전극을 사용하여도 노멀리 오프를 실현할 수 있고, 고속이며 저전원 전압화를 실현할 수 있다. 이 구조에 의하면, 매립 절연물층 (BOX) 의 두께 및/또는 SOI 층의 불순물 농도를 조정함으로써 임계값을 효과적으로 제어할 수 있고, 지지 기판 농도를 제어함으로써 임계값을 미 (微) 조정할 수 있다. 또한, 기판 재료에 SOI 층에 대한 일함수차가 큰 도전 재료를 사용할 수도 있다.
여기서, 기판을 소정의 불순물 농도 (NBase) 의 실리콘으로 하고, 불순물을 이온 주입에 의해 도입한 경우, 기판의 깊이 방향 (x) 의 불순물 농도 N(x) 는 하기 수학식 1 로 주어진다.
Figure 112009002384932-PCT00001
단, Q 는 주입량, Rp 는 투영 비정, ΔRp 2 는 표준 편차이다.
상기 식에 있어서, 농도의 최대값은 하기 수학식 2
Figure 112009002384932-PCT00002
로 나타낼 수 있고, N(x) 는 0.2Nmax ∼ 0.5Nmax 로 제어할 필요가 있다. 이 디바이스에서의 이온 주입 조건에서는, ΔRp 는 0.3Rp 에 근사할 수 있으므로, 0.36Rp < x < 0.46Rp 라는 관계가 구해진다. 따라서, (0.36/0.64)TSOI < TBOX < (0.46/0.54)TSOI 로부터 0.56TSOI < TBOX < 0.85TSOI 라는 식이 유도된다. 여기서, TBOX 는 매립 절연물층의 EOT (Effective Oxide Thickness, 즉 SiO2 환산 막두께) 를, TSOI 는 SOI 층의 두께를 각각 나타낸다.
도 6 을 참조하면, 실리콘 기판의 (100) 면에 SOI 층을 형성한 어큐뮬레이션형 NMOS 트랜지스터의 게이트 전압 (Vg)-드레인 전류 (Id) (A) 의 특성이 나타나 있다. 이 경우, 당해 트랜지스터의 실효 채널 길이 (Leff) 및 채널 폭 (W) 은 각각 45㎚ 및 1㎛ 이고, 게이트 절연막의 SiO2 환산 두께 (EOT) 는 1㎚, SOI 층의 두께 (TSOI) 를 15㎚ 로 하고, 또한 SOI 층 중, 채널 영역의 불순물 농도 (Nsub) 는 2 × 1017㎝-3 으로 하였다. 또한, 게이트 전극으로서, 일함수 (WF) 가 4.6V 인 탄탈 (Ta) 을 사용하고, 드레인 전극에 드레인 전압 (Vd) 으로서 1V 의 전압을 인가한 경우의 특성이 도 6 에 나타나 있다.
도 6 에서는, 상기한 조건하에, 매립 절연물층의 두께 (TBOX) 와 실리콘 지지 기판의 불순물 농도 (NBase) 를 변화시키고 있다. 즉, 곡선 C1 은 NBase 가 1 × 1018㎝-3 이고, 또한 TBOX 가 12㎚ 일 때의 게이트 전압-드레인 전류 특성이며, 한편, 곡선 C2 는 NBase 가 1 × 1018㎝-3 이고, 또한 TBOX 가 15㎚ 일 때의 게이트 전압-드레인 전류 특성이다.
한편, 곡선 C3 은 NBase 가 1 × 1018㎝-3 이고, 또한 TBOX 가 20㎚ 일 때의 게이트 전압-드레인 전류 특성이며, 마찬가지로 곡선 C4 및 C5 는 TBOX 가 20㎚ 이고, 또한 NBase 가 각각 1 × 1017㎝-3 및 1 × 1016㎝-3 일 때의 게이트 전압-드레인 전류 특성이다.
곡선 C1 ∼ C5 로부터도 분명한 바와 같이, 매립 절연물층의 두께 (TBOX) 가 20㎚ 이하인 범위에서는, 지지 기판인 실리콘 기판의 불순물 농도 (NBase) 에 의해서도 게이트 전압-드레인 전류 특성이 변화되어 있다. 이 결과, Ta 게이트 전극에서도 노멀리 오프를 실현할 수 있다. 또한, 매립 절연물층의 두께 (TBOX) 에 의존하여, 게이트 전압-드레인 전류 특성 및 임계값 전압 (정전류법에 의해, 1μA 의 전류가 흐를 때의 게이트 전압이 임계값 전압으로 정의된다) 을 0.05 ∼ 0.2V 로 제어할 수 있다. 또한, 곡선 C1 및 C5 로부터, 20㎚ 이하의 매립 절연물층 (TBOX) 일 때, 실리콘 기판의 불순물 농도 (NBase) 에 의존하여 NMOS 트랜지스터의 임계값 전압을 변화시킬 수 있는 것, 곡선 C1 ∼ C3 으로부터, 매립 절연물층의 두께 (TBOX) 를 변화시킴으로써 임계값 전압을 가변시킬 수 있는 것을 알 수 있다. 지지 기판의 농도를 조정함으로써 임계값의 미조정이 가능하다.
한편, 매립 절연물층의 두께 (TBOX) 가 20㎚ 일 때, 곡선 C3 ∼ C5 로부터도 분명한 바와 같이, 임계값 전압을 실리콘 기판의 불순물 농도 (NBase) 로 미조정할 수 있으나, 그보다 두꺼워지면 실리콘 기판의 불순물 농도에 의존하지 않게 된다.
이상 설명한 바와 같이, 실리콘 기판의 불순물 농도 (NBase) 를 조정함으로써 임계값 전압을 미조정할 수 있다.
또한, 도 7 을 참조하면, 실리콘 기판의 불순물 농도 (NBase) 를 일정하게 한 상태에서, SOI 층의 불순물 농도 (Nsub) 및 매립 절연물층 두께 (TBOX) 를 변화시킨 경우에 있어서의 게이트 전압-드레인 전류 특성이 나타나 있다. 여기서, 대상이 되는 어큐뮬레이션형 NMOS 트랜지스터는, 도 6 과 마찬가지로 각각 45㎚ 및 1㎛ 의 실효 채널 길이 (Leff) 및 채널 폭 (W) 을 가짐과 함께, 1㎚ 의 게이트 절연막의 SiO2 환산 두께 (EOT), 15㎚ 의 SOI 층의 두께 (TSOI) 를 구비하고 있다. 또한, 실리콘 기판의 불순물 농도 (NBase) 는 1 × 1018㎝- 3 이고, 게이트 전극으로 서 일함수 (WF) 가 4.6V 인 탄탈 (Ta) 을 사용하였다. 도 7 에 있어서도, 드레인 전극에 드레인 전압 (Vd) 으로서 1V 의 전압을 인가하였다.
도 7 에 나타낸 곡선 C6 및 C7 은 매립 절연물층의 두께 (TBOX) 가 12㎚ 인 경우의 특성이고, 한편, 곡선 C8 및 C9 는 매립 절연물층의 두께 (TBOX) 가 15㎚ 인 경우의 특성이다. 또한, 곡선 C6 및 C8 은 SOI 층의 불순물 농도 (Nsub) 가 5 × 1017㎝-3 일 때의 특성이고, 곡선 C7 및 C9 는 SOI 층의 불순물 농도 (Nsub) 가 2 × 1017cm-3 일 때의 특성이다.
곡선 C6 및 C7, 곡선 C8 및 C9 를 비교하여도 분명한 바와 같이, 매립 절연물층의 두께 (TBOX) 가 일정할 때에, SOI 층의 불순물 농도 (Nsub) 가 높을수록 낮은 게이트 전압 (Vg) 에서 큰 드레인 전류 (Id) 가 흐른다. 한편, SOI 층의 불순물 농도 (Nsub) 가 일정할 때에는, 매립 절연물층 두께 (TBOX) 의 두께가 두꺼울수록 큰 전류가 흐른다.
이런 점에서, SOI 층에 있어서의 불순물 농도 (Nsub) 를 조정함으로써, 혹은 매립 절연물층의 두께 (TBOX) 를 조정함으로써도, 임계값 전압을 제어할 수 있는 것을 알 수 있다.
도 8 을 참조하여, 본 발명에 관련된 반도체 장치의 구체예를 설명한다. 도시된 반도체 장치는, P 형 실리콘 기판 (20) 상에 매립 절연물층 (24) 을 개재하여 형성된 SOI 층 (22) 을 사용한 어큐뮬레이션형 NMOS 트랜지스터로서, P 형 실리콘 기판 (20) 표면에는, 12㎚ 의 두께 (TBOX) 를 갖는 SiO2 로 이루어지는 매립 절 연물층 (24) 이 형성되어 있다. 또한, P 형 실리콘 기판 (20) 에는, 매립 절연물층 (24) 을 개재하여 이온 투입에 의해 불순물이 도핑되고, 그 표면 불순물 농도 (Nbase) 는 1018㎝-3 으로 조정되어 있다. 즉, 도시된 반도체 장치는, 매립 절연물층 (24) 을 개재하여 이온을 투입하는 공정을 추가함으로써 제조할 수 있다.
한편, SOI 층 (22) 은, 15㎚ 의 두께 (TSOI) 를 갖는 실리콘 기판 (20) 과는 역도전형의 N 형층으로서, 당해 SOI 층 (22) 에는 소스 영역 (221), 드레인 영역 (222) 및 채널 영역 (223) 이 형성되어 있다. 이 중, 채널 영역 (223) 의 불순물 농도 (Nsub) 는 2 × 1017㎝-3 이고, 소스 영역 (221) 및 드레인 영역 (222) 은 채널 영역 (223) 보다 높은 불순물 농도를 갖고 있다. 또한, 채널 영역 (223) 의 실효 길이 (Leff) 및 폭 (W) 은 각각 45㎚ 및 1㎛ 이다.
또한, 채널 영역 (223) 상에는, SiO2 환산 두께 (EOT) 1㎚ 의 게이트 절연막 (26) 이 형성되어 있고, 당해 게이트 절연막 (26) 상에는, 일함수 (WF) 4.6V 의 Ta 재료에 의해 형성된 게이트 전극 (28) 이 형성되어 있다. 당해 게이트 전극 (28) 의 길이 (L) 는 0.045㎚, 폭 (W) 은 1㎛ 이다. 또한, 매립 절연물층 (24) 은 EOT 가 12㎚ 두께인 다른 재료, 예를 들어 Si3N4 로 구성해도 된다.
도 8 에 나타낸 어큐뮬레이션형 NMOS 트랜지스터는, 도 6 의 곡선 C1 로 나타낸 바와 같은 게이트 전압-드레인 전류 특성을 나타내기 때문에, 일함수 (WF) 가 낮은 Ta 를 사용하여 게이트 전극 (28) 을 형성할 수 있고, 결과적으로 임계값 전 압이 낮은 트랜지스터를 얻을 수 있다. 따라서, 도시된 NMOS 트랜지스터는 저전압원을 갖는 회로에도 적용할 수 있다.
상기에 서술한 실시형태는, 어큐뮬레이션형 NMOS 트랜지스터에 대해서만 설명하였으나, 동일하게 어큐뮬레이션형 PMOS 트랜지스터에도 적용할 수 있다.
또한, 도 1(c) 및 1(d) 에 나타낸 n 및 p 채널 인버젼 (Inversion) 형 MOS 트랜지스터에 본 발명을 적용하여도, BOX 층의 두께, 기판 불순물 농도, SOI 층의 불순물 농도를 제어함으로써, SOI 층의 채널 영역의 공핍층을 아래부터 제어할 수 있어, 임계값을 조정할 수 있다. 즉 기판 불순물 농도에 의한 기판 바이어스 효과를 이용할 수 있다.
본 발명은, 단일한 어큐뮬레이션형 MOS 트랜지스터에 대해서만 설명하였으나, 서로 도전형이 상이한 어큐뮬레이션형 MOS 트랜지스터를 서로 조합하여 CMOS 를 구성할 수도 있고, 본 발명을 인버젼형 MOS 트랜지스터에 적용하는 것도, 어큐뮬레이션형 MOS 트랜지스터와 인버젼형 MOS 트랜지스터의 조합에 있어서 어느 것 또는 양방에 적용할 수도 있다.

Claims (14)

  1. 제 1 반도체 영역과, 그 위에 형성된 매립 절연물층과, 그 위에 형성된 제 2 반도체 영역을 적어도 갖는 기판을 사용하여 형성되고, 상기 제 2 반도체 영역의 적어도 일부를 채널 영역으로 하고, 그 위에 게이트 절연막 및 게이트 전극을 갖는 반도체 장치에 있어서, 상기 매립 절연물층의 두께, 상기 제 1 반도체 영역의 불순물 농도 및 상기 제 2 반도체 영역의 불순물 농도 중 적어도 하나에 의해 임계값을 제어한 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 매립 절연물층의 두께 및 상기 제 1 반도체 영역의 불순물 농도에 의존하는 상기 채널 영역의 공핍층의 두께를 갖고 있는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 채널 영역에 전기적으로 접속하는 소스 영역 및 드레인 영역을 구비하고, 상기 게이트 전극은 상기 채널 영역과는 상이한 일함수를 갖는 재료를 적어도 일부에 사용하여 구성되고, 또한, 상기 채널 영역의 공핍층의 두께는, 상기 게이트 전극 및 상기 채널 영역의 일함수의 차이와, 상기 제 1 반도체 영역의 불순물 농도와, 상기 매립 절연물층의 두께를 조정하여 결정되어 있는 것을 특징으로 하는 반 도체 장치.
  4. 제 3 항에 있어서,
    상기 임계값은 상기 게이트 전극 및 상기 채널 영역의 일함수의 차이에 의해 결정되는 임계값보다 작은 것을 특징으로 하는 반도체 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 반도체 영역과 상기 제 2 반도체 영역은 반대 도전형의 실리콘인 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 채널 영역, 상기 소스 영역 및 상기 드레인 영역이 동일한 도전형의 어큐뮬레이션형인 것을 특징으로 하는 반도체 장치.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 반도체 장치는 노멀리 오프형인 것을 특징으로 하는 반도체 장치.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 제 2 반도체 영역의 불순물 농도가 1017㎝-3 이상인 것을 특징으로 하는 반도체 장치.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 매립 절연물층의 두께가 20㎚ 이하인 것을 특징으로 하는 반도체 장치.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 매립 절연물층의 두께가 다음 식을 만족하는 것을 특징으로 하는 반도체 장치.
    0.56TSOI < TBOX < 0.85TSOI
    여기서, TBOX 는 상기 매립 절연물층의 EOT 를, TSOI 는 상기 제 2 반도체 영역의 두께를, 각각 나타낸다.
  11. 제 10 항에 있어서,
    상기 드레인 영역에 전원 전압이 부여되고, 게이트 전극이 0 볼트일 때, 상기 채널 영역의 소스 영역측 단부가 두께 방향의 전체에 걸쳐 공핍화되어 있는 것을 특징으로 하는 반도체 장치.
  12. 두 개의 주면을 갖는 반도체층의 일방의 주면에 게이트 절연막을 개재하여 형성된 게이트 전극을 갖는 반도체 장치에 있어서, 상기 반도체층의 타방의 주면에 매립 절연물층을 개재하여 형성된 도전물층을 갖고, 상기 반도체층의 적어도 일부를 채널 영역으로 하고, 상기 매립 절연물층의 두께를 20㎚ 이하로 하고, 상기 매립 절연물층의 두께, 상기 게이트 전극 재료와 상기 반도체층의 일함수의 차이, 및 상기 도전물층과 상기 반도체층의 일함수의 차이에 의해 상기 채널 영역의 공핍층의 두께를 상기 반도체층의 두께보다 커지도록 한 것을 특징으로 하는 반도체 장치.
  13. 매립된 절연물층을 갖는 기판을 사용하여 형성되고, 게이트 전극 및 임계값을 갖는 반도체 장치의 제조 방법에 있어서, 상기 기판의 불순물 농도를 조정함으로써, 임계값을 제어하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제 13 항에 있어서,
    상기 기판의 불순물 농도는 이온 주입에 의해 조정되는 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1020097000769A 2006-06-27 2007-06-21 반도체 장치 KR20090032081A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006176945A JP5329024B2 (ja) 2006-06-27 2006-06-27 半導体装置
JPJP-P-2006-176945 2006-06-27

Publications (1)

Publication Number Publication Date
KR20090032081A true KR20090032081A (ko) 2009-03-31

Family

ID=38845446

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020097000769A KR20090032081A (ko) 2006-06-27 2007-06-21 반도체 장치

Country Status (7)

Country Link
US (1) US8643106B2 (ko)
EP (1) EP2040302A4 (ko)
JP (1) JP5329024B2 (ko)
KR (1) KR20090032081A (ko)
CN (1) CN101512774B (ko)
TW (1) TWI453914B (ko)
WO (1) WO2008001680A1 (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7812397B2 (en) * 2005-09-29 2010-10-12 International Business Machines Corporation Ultra thin channel (UTC) MOSFET structure formed on BOX regions having different depths and different thicknesses beneath the UTC and source/drain regions and method of manufacture thereof
US8985883B2 (en) 2007-07-30 2015-03-24 The Procter & Gamble Company Control surfaces for applicator with moveable applicator head
JP5299752B2 (ja) * 2008-04-28 2013-09-25 国立大学法人東北大学 半導体装置
JP5856827B2 (ja) 2010-12-09 2016-02-10 株式会社半導体エネルギー研究所 半導体装置
US8513773B2 (en) 2011-02-02 2013-08-20 Semiconductor Energy Laboratory Co., Ltd. Capacitor and semiconductor device including dielectric and N-type semiconductor
US9001564B2 (en) 2011-06-29 2015-04-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and a method for driving the same
CN103367141B (zh) * 2012-04-09 2016-06-01 中芯国际集成电路制造(上海)有限公司 功函数测试方法
JP2013012768A (ja) * 2012-09-05 2013-01-17 Tohoku Univ 半導体装置
JP6041281B2 (ja) * 2013-10-22 2016-12-07 国立研究開発法人産業技術総合研究所 電界効果トランジスタ
CN103560144B (zh) * 2013-11-13 2016-02-17 北京大学 抑制隧穿晶体管泄漏电流的方法及相应的器件和制备方法
US9252228B2 (en) 2013-11-29 2016-02-02 Qualcomm Incorporated Threshold voltage adjustment in metal oxide semiconductor field effect transistor with silicon oxynitride polysilicon gate stack on fully depleted silicon-on-insulator
EP3799765B1 (en) 2016-06-30 2023-06-28 Braun GmbH Epilation device measuring contact force and comprising a feedback unit

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5111260A (en) * 1983-06-17 1992-05-05 Texax Instruments Incorporated Polysilicon FETs
JPS63198374A (ja) * 1987-02-13 1988-08-17 Fujitsu Ltd 半導体装置
JPH05235350A (ja) * 1992-02-26 1993-09-10 Fujitsu Ltd 半導体装置
JP3488730B2 (ja) * 1993-11-05 2004-01-19 株式会社ルネサステクノロジ 半導体集積回路装置
JP3470133B2 (ja) 1994-06-03 2003-11-25 セイコーインスツルメンツ株式会社 半導体装置の製造方法
US6498376B1 (en) * 1994-06-03 2002-12-24 Seiko Instruments Inc Semiconductor device and manufacturing method thereof
JPH08222705A (ja) * 1995-02-14 1996-08-30 Hitachi Ltd 相補型半導体装置
JP3462301B2 (ja) * 1995-06-16 2003-11-05 三菱電機株式会社 半導体装置及びその製造方法
JP3315356B2 (ja) * 1997-10-15 2002-08-19 株式会社東芝 高耐圧半導体装置
JP3699823B2 (ja) * 1998-05-19 2005-09-28 株式会社東芝 半導体装置
JP3174852B2 (ja) * 1999-03-05 2001-06-11 東京大学長 しきい値電圧を制御しうるｍｏｓトランジスタを有する回路及びしきい値電圧制御方法
JP2001036037A (ja) * 1999-07-21 2001-02-09 Nec Corp 半導体装置及び半導体装置の製造方法
JP3437132B2 (ja) * 1999-09-14 2003-08-18 シャープ株式会社 半導体装置
JP2003332582A (ja) * 2002-05-13 2003-11-21 Toshiba Corp 半導体装置及びその製造方法
JP2004146550A (ja) * 2002-10-24 2004-05-20 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
US20040079997A1 (en) * 2002-10-24 2004-04-29 Noriyuki Miura Semiconductor device and metal-oxide-semiconductor field-effect transistor
JP4394522B2 (ja) 2004-06-08 2010-01-06 本田技研工業株式会社 チューブレスタイヤ用ホイール
JP4664631B2 (ja) * 2004-08-05 2011-04-06 株式会社東芝 半導体装置及びその製造方法
JP5128064B2 (ja) 2005-06-17 2013-01-23 国立大学法人東北大学 半導体装置
JP2007149853A (ja) * 2005-11-25 2007-06-14 Nec Electronics Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US8643106B2 (en) 2014-02-04
US20090250755A1 (en) 2009-10-08
WO2008001680A1 (fr) 2008-01-03
JP2008010498A (ja) 2008-01-17
CN101512774A (zh) 2009-08-19
EP2040302A4 (en) 2011-05-18
JP5329024B2 (ja) 2013-10-30
CN101512774B (zh) 2013-01-09
TWI453914B (zh) 2014-09-21
EP2040302A1 (en) 2009-03-25
TW200824129A (en) 2008-06-01

Similar Documents

Publication Publication Date Title
KR20090032081A (ko) 반도체 장치
KR0180066B1 (ko) 반도체장치 및 그 제조방법
KR100545161B1 (ko) 반도체 장치
KR101247876B1 (ko) 반도체 장치
US6512252B1 (en) Semiconductor device
US20080303095A1 (en) Varying mugfet width to adjust device characteristics
US20060027877A1 (en) Semiconductor device with triple-well region
KR100532208B1 (ko) 얇은 게이트 산화물용 감결합 커패시터
US7663189B2 (en) Silicon-on-sapphire semiconductor device with shallow lightly-doped drain
US20090096507A1 (en) Integrated Semiconductor Metal-Insulator-Semiconductor Capacitor
EP1959492A1 (en) Semiconductor device
US6989569B1 (en) MOS transistor with a controlled threshold voltage
WO2005055326A1 (ja) 二重ゲート電界効果トランジスタ
US8648393B2 (en) Transistor and semiconductor device
JP5299752B2 (ja) 半導体装置
JP4389065B2 (ja) Ｓｏｉ−ｍｏｓｆｅｔ
US6246093B1 (en) Hybrid surface/buried-channel MOSFET
US20070023836A1 (en) Semiconductor device
US20060286759A1 (en) Metal oxide semiconductor (MOS) device having both an accumulation and a enhancement mode transistor device on a similar substrate and a method of manufacture therefor
US7279734B2 (en) MOS transistor
Xiong et al. MuGFET CMOS process with midgap gate material
KR20020079267A (ko) 극소 채널 모스 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right