TWI453914B - 半導體裝置及其製造方法 - Google Patents

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Tadahiro Ohmi
Akinobu Teramoto
Weitao Cheng
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Univ Tohoku Nat Univ Corp
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Description

半導體裝置及其製造方法
本發明係有關於IC、LSI等之半導體裝置，尤關於累積型MOS電晶體。
有關上述的半導體裝置，在本案發明人等已提出的日本發明專利申請案第2005－349857號(專利文獻1)中有記載此種半導體裝置。在專利文獻1中提議一種半導體裝置，其包含具有至少一對不同導電型之電晶體的電路，此對電晶體中的至少一者，係至少包含設於SOI基板上的半導體層、覆蓋著該半導體層的表面之至少一部份的閘極絕緣膜、及形成於該閘極絕緣膜上之閘極電極，以形成為常關型(normally－off型)之累積型(Accumulation)，此半導體裝置中，適當選擇閘極電極之材料以及半導體層的雜質濃度，以使藉由閘極電極與半導體層兩者間的功函數差，而形成於半導體層上的空乏層厚度大於半導體層之厚度。
並且，專利文獻1中揭露：為使構成CMOS電晶體的p通道電晶體與n通道電晶體之電流驅動能力為相等，藉由使用矽之(110)面，能將p通道電晶體之電流驅動能力提高。依此構造，可將n通道電晶體與p通道電晶體之切換速度為實質相等，同時使通道區域上所形成電極之佔有面積為實質相等。
【專利文獻1】日本發明專利申請案第2005－349857號
專利文獻1中揭露，藉由閘極電極與SOI層之功函數差，使累積型MOS電晶體成為常關型。例如，在含有1020 cm－3 以上硼之多晶矽上形成閘極電極時，P＋多晶矽之功函數約為5.15eV，且若將SOI層係雜質濃度1017 cm－3 的n型矽層，其功函數約為4.25eV，因此產生約0.9eV的功函數差。此時，空乏層之厚度約為90nm，假設將SOI層之厚度設為45nm，SOI層則完全空乏化而可得常關型的電晶體。
然而，此構造具有一個缺點，則閘極電極所能使用的材料會受限制。例如，欲將Ta作為閘極電極之原料，由於其功函數為4.6eV，與SOI層的功函數之差為微小，因此難適用之。加上，在累積型MOS電晶體中，在電晶體係On時，除在累增層的電流外，於SOI層整體內會有基板電流流過，因此為使電晶體的電流驅動能力提高，需要將SOI層中雜質濃度提高。SOI層的雜質濃度愈高，則SOI層整體的基板電流愈大，且1/f雜訊也愈低。如此，對累積型MOS電晶體而言，使SOI層為高雜質濃度為較佳，但是，假設將SOI層的雜質濃度增大1個位數，空乏層的厚度則會變成1/4~1/7。所以，必須將SOI層的膜厚減薄，如此又使SOI層整體的基板電流降低，結果將閘極電極之材料改為其與SOI層之間的功函數差為更大者。如此會使電晶體之閾值電壓為增大，以致難以低電源電壓之下驅動。
本發明係鑑於上述情形而完成的，其目的在於：提供可降低閾值電壓，且可小型化之半導體裝置。
本發明之具體的目的在於：提供累積型半導體裝置，即使使用了其與SOI層之間的功函數差不大的閘極電極，仍可使其為常關型之半導體裝置。
本發明的另一個目的在於：提供累積型半導體裝置，其為即使提高了SOI層之雜質濃度，也不需要提高閾值電壓而使其為常關型。
本發明的另一個目的在於：提供藉由閘極電極與SOI層之間的功函數差除外，能控制SOI層之空乏層厚度的新穎方法。
本發明的另一個目的在於：提供能降低閾值電壓之半導體裝置之製造方法。
依本發明的第一實施態樣，提供一種由一基板所形成之半導體裝置，該基板至少包含，第一半導體區域、形成於前述第一半導體區域上的嵌入絕緣層、形成於前述嵌入絕緣層上的第二半導體區域，前述第二半導體區域的至少一部份為通道區域，其上面具備閘極絕緣膜以及閘極電極，其中，藉由前述嵌入絕緣層之厚度以及前述第一半導體區域之雜質濃度，以控制前述通道區域的空乏層之厚度。
依本發明之第二實施態樣，提供一種半導體裝置，其具備閾值電壓，該閾值電壓得依賴前述嵌入絕緣層之厚度以及前述第一半導體區域之雜質濃度。
依本發明之第三實施態樣，提供一種半導體裝置，包含源極區域以及汲極區域，其與前述通道區域電連接，其中，前述閘極電極的至少一部份係由與前述通道區域具有不同功函數的材料所構成，且前述通道區域之空乏層的厚度，係取決於前述閘極電極與通道區域的功函數差、前述第一半導體區域的雜質濃度以及由前述嵌入絕緣層之厚度的調整。此時，前述第二半導體區域之雜質濃度為1017 cm－3 以上為較佳，更佳為2×1017 cm－3 以上。
依本發明之第四實施態樣，提供一種半導體裝置，其中，前述閾值電壓小於藉由前述閘極電極以及前述通道區域之間功函數差所決定之閾值電壓。
依本發明之第五實施態樣，提供一種半導體裝置，其中，前述第一半導體區域與第二半導體區域互為相反導電型的矽。
依本發明之第六實施態樣，提供一種半導體裝置，其中，前述通道區域、前述源極區域以及前述汲極區域，係由相同導電型之累積型。
依本發明之第七實施態樣，提供一種常關型之半導體裝置。
依本發明的第八實施態樣，提供一種半導體裝置，其中，前述嵌入絕緣層的厚度為20nm以下，並且滿足如下式者為較佳。
0.56TSOI <TBOX <1.17TSOI
在此，TBOX 表示前述嵌入絕緣層的EOT(Effective Oxide Thickness,即是SiO2 換算膜厚)，TSOI 則表示前述第二半導體區域之厚度。
依本發明之第九實施態樣，提供一種半導體裝置之製造方法，此半導體裝置形成於具有被嵌入的氧化層之基板上，且具備閘極電極與閾值電壓，其中，藉由調整基板的雜質濃度，以控制前述閾值電壓。
依本發明之第十實施態樣，提供一種半導體裝置之製造方法，其中，前述基板的雜質濃度係藉由離子注入以調整之。
依本發明之其他實施態樣，提供一種半導體裝置，包含閘極電極，其係隔著閘極絕緣膜而形成於具有兩個主面之半導體層的其中一方之主面上，在前述半導體層的另一方主面上，包含隔著嵌入絕緣層所設置之導電層，其中，前述半導體層的至少一部份為通道區域，且前述嵌入絕緣層之厚度為20nm以下，藉由前述閘極電極材料與前述半導體層之間的功函數差，以及前述導電層與前述半導體層之間的功函數差，以使前述通道區域之空乏層的厚度大於前述半導體層之厚度。
依本發明，提供半導體裝置，其係將嵌入絕緣層的膜厚減薄，使以通道區域之空乏層之厚度減薄，並藉由基板側之半導體區域的雜質濃度予以控制的新穎的半導體裝置。尤其，在累積型的MOSFET中，藉由調整基板的雜質濃度，即使未由閘極電極與通道區域之間功函數差以控制，或者與此控制相乘其效果，可以不提高閾值電壓而實現常關型。本發明的優點在於，可提供具備較低的閾值電壓且小型化的半導體裝置。亦即，依本發明能構成高速又低電源電壓之半導體裝置。
以下將參照圖式詳細說明依本發明的較佳實施形態。
參照圖1，顯示可適用本發明的累積型MOS電晶體以及反型(Inversion)MOS電晶體。圖1中(a)、(b)分別顯示n及p通道．累積型MOS電晶體(NMOS電晶體以及PMOS電晶體)，而圖1中(c)、(d)分別顯示n及p通道/反型MOS電晶體。
就圖1(a)所示的NMOS電晶體而言，在p型矽基板的表面區域內形成嵌入絕緣層(BOX)，而在該嵌入絕緣層(BOX)上形成有n型之SOI(Silicon On Insulator)層。並且，n型SOI層形成了源極區域、汲極區域以及通道區域。其中，源極區域以及汲極區域具備相較通道區域為高的雜質濃度。又，在源極區域以及汲極區域分別與源極S以及汲極D相連接。在此，於通道區域上形成有閘極絕緣膜，而在此閘極絕緣膜上設有p型多晶矽之閘極電極。
另一方面，就圖1(b)所示之PMOS電晶體而言，在n型矽基板上形成有嵌入絕緣層(BOX)，而在此嵌入絕緣層(BOX)上形成了構成源極區域、汲極區域以及通道區域之p型SOI層，此源極區域以及汲極區域具備相較通道區域為高的雜質濃度。另外，於通道區域上，隔著閘極絕緣膜設置n型多晶矽之閘極電極。圖1(c)、(d)也如圖所示。
圖1(a)及(b)所示的NMOS電晶體與PMOS電晶體在閘極電壓Vg為零的時候，空乏層則擴散於SOI層整體，其作動係：當對閘極電壓Vg加壓，空乏層則縮小到通道區域之上面，並且，當閘極電壓Vg更高時，除了基板電流以外，也流儲蓄電流。
圖2(a)~(d)顯示上述累積型NMOS電晶體之作動原理。首先，如圖2(a)所示，當閘極電壓Vg為零時，空乏層(depletion－layer)則擴散於SOI層整體。接著，如圖2(b)所示，施加閘極電壓Vg後，空乏層則縮小到通道區域上面，並流基板電流Ibulk。加上，當閘極電壓Vg增加時，如圖2(c)以及(d)所示，儲蓄電流Iacc也開始流動。
以NMOS為例，並參照圖3(a)以及(b)對上述的現象詳細地加以說明，則其採用SOI構造，使以閘極電極與SOI層之間功函數差所產生之空乏層的厚度相較SOI層之厚度為大，則能實現如圖3(a)的具有累積型之構造，且常關型之MOS電晶體。在此，於圖所示的NMOS電晶體中，將P＋ 多晶矽(功函數為5.2eV)用於閘極電極，於p通道電晶體中，則將n＋ 多晶矽(功函數為4.1eV)用於閘極電極，藉此產生與SOI層之間功函數之差。
為使空乏層相較SOI層為厚，而在閘極電壓Vg為零時實現off狀態(即是常關型之狀態)，需要將閘極電極之功函數的變化相較SOI層之功函數為大。但是，依此種方法會產生如上述的問題，尤其，提高SOI層的雜質濃度，則有使閾值電壓提昇之缺點。換言之，依通常的累積型NMOS電晶體之製造方法，只能製造閾值電壓頗高的電晶體，這樣的結果，不僅無法使電晶體小型化，亦無法使集積電路低電壓電源化。又，閘極電極不能使用其功函數差為較小的Ta(4.6 eV)。
本案發明人等製作如圖1(a)及(b)所示的MOS電晶體(特別為NMOS電晶體)，係一個矽基板與SOI層互為逆導電型的，且嵌入絕緣層(BOX)的厚度為100nm之累積型NMOS電晶體，並進行了實驗。此實驗所使用的NMOS電晶體的構造，係與專利文獻1所載為相同。另外，在實驗中所使用NMOS電晶體，其有效通道長度(Leff)為45nm，通道寬度為1 μm，在通道區域中雜質濃度為2×1017 cm－3 ，作為矽基板，使用了1×1015 cm－3 的p型矽基板。
閘極絕緣膜的厚度係EOT＝1nm、使用了p＋ 多晶矽(其功函數為5.1eV)作為閘極電極之用。結果發現，若使SOI層之厚度減薄至17nm左右以下，即使矽基板的雜質濃度為一定之情況下(如1×1015 cm－3 )，也可控制NMOS電晶體之閾值電壓。
另外發現，假如使SOI層之厚度減薄至有效通道長度Leff的1/3(15nm)程度時，亦可有效地控制短通道效應。即是，藉由控制SOI層之厚度，能使累積型NMOS電晶體之閾值電壓變化至0.4~0.5V。
然而，上述構造的NMOS電晶體之閾值電壓只依賴閘極電極與SOI層之間功函數差，因此，無法將閾值電壓降低到可適用於低電壓電源之程度。也就是說，對使用了100nm左右的嵌入絕緣層(BOX)的累積型NMOS電晶體而言，即使變更矽基板之雜質濃度，也無法變更取決於功函數差的閾值電壓，並且，使用Ta(其功函數為4.6 eV)作為閘極電極，則不能實現常關型的電晶體。
亦即，如先前提議之電晶體般，具備100nm左右的嵌入絕緣層(BOX)的情況下，如圖4所示般，由於嵌入絕緣層之厚度大，故僅於閘極電極側進行SOI層的控制。
相較於此，本案發明人發現一個現象：如圖5所示，藉由使嵌入絕緣層(BOX)之厚度減薄，由基板(Base Substrate)側也能控制SOI層之電位。
亦即，將嵌入絕緣層(BOX)的厚度(TBOX )減薄至20nm以下，對於支持基板亦即矽基板從其表面(其後構成閘極電極的一側)注入離子，並獲致使矽基板的雜質濃度(NBase)變化之NMOS電晶體，接著對此電晶體施加1V之汲極電壓(Vd)，且檢測汲極電流之變化，結果發現，依矽基板的雜質濃度(NBase)之不同，NMOS電晶體之閾值電壓也隨此變化。
如圖5所示，SOI層與基板互為逆導電型，使嵌入絕緣層(BOX)減薄，藉以基板與SOI層之間功函數差使SOI層空乏化，其結果，如Ta閘極電極般，即使使用與SOI層之間功函數差為小的閘極電極也能實現常關狀態(normally－off)，又能實現高速以及低電源電壓化。依此構造，藉由調整嵌入絕緣層(BOX)之厚度以及/或SOI層之雜質濃度，以有效地控制閾值電壓，又藉由控制支持基板的濃度以對閾值電壓進行微調整。另外，就基板材料而言，亦可使用對SOI層之功函數差為較大的導電材料。
在此，假設基板為既定雜質濃度(NBase)的矽，以離子注入之方式導入不純物(雜質)的情況下，在基板的深度方向(x)的雜質濃度N(x)係由如下式(1)可求得。
在此，Q係注入量，RP 是投射距離，△R2 P 是標準差。
在上式中，濃度的最大值可由如下的數2以表示，且N(x)需要在0.2NMAX ~0.5 NMAX 的範圍內控制。
依此裝置的離子注入條件，△RP 可近似於0.3RP ，因此，可求得0.36RP <x<0.46RP 之關係。由於(0.36/0.64)TSOI <TBOX <(0.46/0.54)TSOI ，因此可導出0.56TSOI <TBOX <0.85TSOI 之式。在此，TBOX 表示嵌入絕緣層的EOT(Effective Oxide Thickness，即是SIO2 換算膜厚)，TSOI 則表示SOI層的厚度。
圖6顯示，在矽基板的(100)面上形成有SOI層之累積型NMOS電晶體之閘極電壓(Vg)－汲極電流(Id)(A)的特性。在此，前述電晶體的有效通道長(Leff)以及通道寬度(W)分別係45nm以及1 μm，閘極絕緣膜的SiO2 換算厚度(EOT)為1nm，SOI層的厚度(TSOI)為15nm，又SOI層之中，使通道區域之雜質濃度(Nsub)為2×1017 cm－3 。另外，圖6亦顯示使用其功函數(WF)為4.6V的鉭(Ta)作為閘極電極,並且對汲極施加1V的汲極電壓Vd時的特性。
圖6中，於上述的條件下，使嵌入絕緣層的厚度(TBOX)及矽支持基板的雜質濃度(NBase)變化。亦即，曲線C1表示NBase為1×1018 cm－3 ，且TBOX為12nm的情況下的閘極電壓－汲極電流之特性，另外，曲線C2表示在NBase為1×1018 cm－3 ，且在TBOX為15nm的情況下的閘極電壓－汲極電流之特性。
又，曲線C3表示NBase為1×1018 cm－3 ，且TBOX為20nm的情況下的閘極電壓－汲極電流之特性，同樣地，曲線C4以及C5表示TBOX為20nm，N Base分別為1×1017 cm－3 ，1×1016 cm－3 的情況下的閘極電壓－汲極電流之特性。
由曲線C1~C5得知，在嵌入絕緣層的厚度(TBOX)為20nm以下的範圍內，隨著支持基板的矽基板之雜質濃度(NBase)，也會使閘極電壓－汲極電流之特性變化。結果，使用Ta閘極電極的情況下，也能實現常關型。又依賴嵌入絕緣層的厚度(TBOX)，將閘極電壓－汲極電流特性以及閾值電壓(以定電流法，將電流為1 μ A時的閘極電壓定義為閾值電壓)控制於0.05~0.2V之範圍內。另外，由曲線C1以及C5得知，當嵌入絕緣層(TBOX)為20nm以下時，依矽基板的雜質濃度(NBase)，可使NMOS電晶體的閾值電壓變化，且由C1~C3得知，使嵌入絕緣層的厚度(TBOX)變化，藉以使閾值電壓可變化。另外，藉由調整支持基板的濃度，可對閾值電壓進行微調整。
另一方面，當嵌入絕緣層的厚度(TBOX)為20nm時，如曲線C3~C5顯示，依矽基板的雜質濃度(NBase)來對閾值電壓進行微調整，但若相較上述厚度為厚時，則不再依賴矽基板之雜質之濃度。
總而言之，如上述說明，藉由調整矽基板之雜質濃度(NBase)，以對閾值電壓進行微調整。
另外，如圖7顯示，當矽基板之雜質濃度(NBase)為一定的狀態下使SOI層的雜質濃度(Nsub)以及嵌入絕緣層厚度(TBOX)變化時的閘極電壓－汲極電流特性。在此，對象累積型NMOS電晶體，係如同圖6，分別具有45nm以及1 μm的有效通道長度(Leff)以及通道寬度(W)，同時，具備1nm的閘極絕緣膜之SiO2 換算厚度(EOT)、15nm的SOI層厚度(TSOI)。又，矽基板的雜質濃度(NBase)為1×1018 cm－3 ，且使用其功函數(WF)為4.6V的鉭(Ta)以做為閘極電極。在圖7中，對汲極施加1V的汲極電壓Vd。
圖7所示的曲線C6以及C7表示，嵌入絕緣層厚度(TBOX)係12nm時的特性，另外，曲線C8以及C9表示，嵌入絕緣層厚度(TBOX)係15nm時的特性。又，曲線C6以及C8表示SOI層之雜質濃度(Nsub)係5×1017 cm－3 時的特性，而曲線C7以及C9表示SOI層之雜質濃度(Nsub)係為2×1017 cm－3 時的特性。
將曲線C6及C7，和曲線C8及C9做比較得知，當嵌入絕緣層厚度(TBOX)為一定時，SOI層的雜質濃度(Nsub)愈高，則在低閘極電壓Vg之下具有較大的汲極電流Id。另一方面，當SOI層的雜質濃度(Nsub)為一定時，嵌入絕緣層厚度(TBOX)愈厚，電流則愈大。
因此，藉由對SOI層之雜質濃度(Nsub)做調整，或對嵌入絕緣層厚度(TBOX)做調整，均能控制閾值電壓。
接著，參照圖8依本發明之半導體裝置的具體例子加以說明。圖所示的半導體裝置係，使用在P型矽基板20上隔著嵌入絕緣層24所形成之SOI層22的累積型NMOS電晶體，其中，於P型矽基板20表面上形成了厚度(TBOX)為12nm，由SiO2 所構成的嵌入絕緣層24。又，對P型矽基板20中，經由嵌入絕緣層24，打入離子以摻雜雜質，並且將其表面雜質濃度(Nbase)調整在1×1018 cm－3 。亦即，圖所示的半導體裝置，係藉由追加經由嵌入絕緣層24打入離子的步驟來製造的。
另一方面，SOI層22係與其厚度(TSOI)為15nm的矽基板20為相反導電型的N型層，而在此SOI層22上形成有源極區域221、汲極區域222以及通道區域223。其中，通道區域223的雜質濃度(Nsub)為2×1017 cm－3 ，源極區域221及汲極區域222則具有相較通道區域223為高的雜質濃度。又，通道區域223之有效長度(Leff)以及寬度(W)分別係45nm以及1 μm。
進一步，於通道區域223上形成有其SiO2 換算厚度(EOT)為1nm的閘極絕緣膜26，此閘極絕緣膜26上設有閘極電極28，其係由功函數(WF)為4.6V的Ta材料所形成的。前述閘極電極28之長度(L)係0.045nm，寬度(W)係1 μm。另外，嵌入絕緣層24亦可以由其EOT為12nm的，如Si3 N4 等之其他材料所構成。
圖8所示的累積型NMOS電晶體會顯示如圖6中曲線C1所示的閘極電壓－汲極電流特性，因此，可使用其功函數(WF)為較低的Ta以形成閘極電極28，其結果能獲致閾值電壓為較低的電晶體。如此，圖所示的NMOS電晶體亦可適用於具備低電壓源之電路。
上述所說明的實施態樣，係僅對於累積型NMOS電晶體加以說明，但亦可以適用於累積型PMOS電晶體。
另外，假如將本發明適用在圖1(c)及(d)所示的n及P通道反型MOS電晶體，藉由控制BOX層的厚度、基板雜質濃度、SOI層的雜質濃度，亦可從下方將SOI層的通道區域之空乏層予以控制，以調整閾值電壓。亦即，可利用基板雜質濃度所引起的基板偏壓效果。
產業上利用可能性
在本發明中僅對於單一的累積型MOS電晶體加以說明，亦可將其導電型為相反的不同累積型MOS電晶體加以組合，以構成CMOS，本發明亦可以適用於反型MOS電晶體，或在累積型MOS電晶體與反型MOS電晶體的組合中，將本發明適用於其中之一或兩者。
20．．．P型矽基板
22．．．SOI層
24．．．嵌入絕緣層
26．．．閘極絕緣膜
28．．．閘極電極
221．．．源極區域
222．．．汲極區域
223．．．通道區域
圖1中(a)、(b)、(c)以及(d)分別顯示適用本發明之NMOS以及PMOS電晶體之構造剖面的示意圖。
圖2中(a)、(b)、(c)以及(d)說明依本發明之NMOS電晶體之作動原理。
圖3中(a)及(b)說明累積型NMOS電晶體中的能帶構造與其剖面之間關係。
圖4說明習知電晶體中的能帶構造圖。
圖5說明本發明的電晶體的能帶構造圖。
圖6顯示在使嵌入絕緣層之厚度(TBOX)以及矽基板中雜質濃度變化時，閘極電壓(Vg)－汲極電流(Id)特性之變化的圖表。
圖7顯示在使SOI層中雜質濃度(Nsub)以及嵌入絕緣層之厚度(TBOX)變化時，閘極電壓(Vg)－汲極電流(Id)特性之變化的圖表。
圖8顯示依本發明之實施態樣的累積型NMOS電晶體之構造的剖面圖。
20．．．P型矽基板
22．．．SOI層
24．．．嵌入絕緣層
26．．．閘極絕緣膜
28．．．閘極電極
221．．．源極區域
222．．．汲極區域
223．．．通道區域

Claims (8)

  1. 一種半導體裝置，藉由一基板所形成，該基板至少包含第一半導體區域、及形成於該第一半導體區域之上方的嵌入絕緣層、以及形成於該嵌入絕緣層之上方的第二半導體區域，以該第二半導體區域的至少一部份為通道區域，並在該通道區域上具有閘極絕緣膜以及閘極電極，其特徵為：在該嵌入絕緣層的厚度為20nm以下時，至少藉由該第一半導體區域的雜質濃度，以控制電晶體閾值電壓；具有該通道區域之空乏層之厚度，係取決於該嵌入絕緣層的厚度以及該第一半導體區域的雜質濃度；該半導體裝置係常關型。
  2. 如申請專利範圍第1項的半導體裝置，更包含與該通道區域電連接的源極區域以及汲極區域，其中，該閘極電極的至少一部份係使用具有與該通道區域不同功函數的材料所構成，並且該通道區域之空乏層的厚度係就該閘極電極與該通道區域之間的功函數之差、該第一半導體區域之雜質濃度以及該嵌入絕緣層的厚度加以調整而決定。
  3. 如申請專利範圍第2項之半導體裝置，其中，該閾值電壓小於由該閘極電極與該通道區域兩者之功函數差所決定之閾值電壓。
  4. 如申請專利範圍第1項之半導體裝置，其中，該第一半導體區域和第二半導體區域係為相反導電型之矽。
  5. 如申請專利範圍第4項之半導體裝置，其中，該通道區域、該源極區域以及該汲極區域，係相同導電型之累積型。
  6. 如申請專利範圍第1項之半導體裝置，其中，該第二半導體區域之雜質濃度為1×1017 cm-3 以上。
  7. 如申請專利範圍第1項之半導體裝置，其中，該嵌入絕緣層之厚度係滿足下式： 0.56TSOI <TBOX <0.85TSOI 於此，TBOX 係指該嵌入絕緣層的EOT，TSOI 係指該第二半導體區域之厚度。
  8. 如申請專利範圍第7項之半導體裝置，其中，在施加電源電壓於該汲極區域，且閘極電極為0V時，該通道區域的源極區域側端部，係在厚度方向整體空乏化。
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