KR0180066B1 - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법 Download PDF

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Abstract

본 발명은 SOI형 MOSFET에 있어서의 단채널 효과 등의 미세화 형상에 따른 결점을 절감한다.
p형 반도체 기판(101) 상에 절연막인 실리콘 산화막(102)이 형성되어 있다. 이 실리콘 산화막(102) 상에는 p형의 기판(110)에 소정의 거리를 두어 n+층의 소스(103)와 동일하게 n+층의 드레인(104)이 설치되어 있다. 이 소스(103)와 드레인(104) 사이의 채널부(105) 상에는 절연막인 실리콘 산화막(106)이 형성되고, 더욱이 이 실리콘 산화막 상에 게이트전극(107)이 형성된다. p형의 기판(110: SOI층)에 형성되는 소스(103) 및 드레인(104) 아래의 p형 반도체 기판(101)에 고농도 p형 영역(108, 109)을 각각 형성한다.

Description

반도체장치 및 그 제조방법
제1도는 본 발명에 따른 각 실시의 형태에 있어서의 SOI형 MOSFET의 공핍층의 형상을 나타낸 도면.
제2도는 본 발명에 따른 각 실시의 형태에 있어서의 SOI형 MOSFET 내의 등전위 분포를 나타낸 도면.
제3도는 본 발명에 따른 제1실시의 형태에 있어서의 SOI형 MOSFET의 구조를 나타낸 단면도.
제4도는 상기 제1실시의 형태에 있어서의 SOI형 MOSFET의 등전위 분포를 나타낸 도면.
제5도는 상기 제1실시의 형태에 있어서의 SOI형 MOSFET의 제조공정을 설명하기 위한 도면.
제6도는 상기 제1실시의 형태에 따른 SOI형 MOSFET에 있어서, 임계치 전압의 채널길이 의존성을 종래의 SOI형 MOSFET와 비교한 도면.
제7도는 상기 제1실시의 형태에 따른 SOI형 MOSFET에 있어서, 게르마늄의 이온주입을 적용한 제조공정을 설명하기 위한 도면.
제8도는 상기 제1실시의 형태에 따른 SOI형 MOSFET에 있어서, 게르마늄의 이온주입을 적용한 SOI형 MOSFET의 P형 반도체 기판의 밴드도.
제9도는 본 발명에 따른 제2실시의 형태에 있어서의 SOI형 MOSFET의 구조를 나타낸 단면도.
제10도는 상기 제2실시의 형태에 있어서의 SOI형 MOSFET의 등전위 분포를 나타낸 도면.
제11도는 상기 제2실시의 형태에 있어서의 SOI형 MOSFET의 제조공정을 설명하기 위한 도면.
제12도는 상기 제2실시의 형태에 따른 SOI형 MOSFET에 있어서, 임계치의 채널 의존성을 종래의 SOI형 MOSFET와 비교한 도면.
제13도는 상기 제2실시의 형태에 따른 SOI형 MOSFET에 있어서, 박막성장 기술을 이용하여 제조하는 공정을 설명하기 위한 도면.
제14도는 본 발명에 따른 제3실시의 형태에 있어서의 SOI형 MOSFET의 구조를 나타낸 단면도.
제15도는 상기 제3실시의 형태에 있어서의 SOI형 MOSFET의 매립 절연막의 비유전율과 임계치 전압 및 소스·드레인 용량의 관계를 나타낸 도면.
제16도는 상기 제3실시의 형태에 있어서의 SOI형 MOSFET의 매립 절연막의 비유전율과 단채널 효과의 관계를 나타낸 도면.
제17도는 상기 제3실시의 형태에 따른 SOI형 MOSFET에 있어서, 매립 절연막의 비유전율을 변경한 경우의 등전위 분포를 설명하기 위한 도면.
제18도는 상기 제3실시의 형태에 있어서의 SOI형 MOSFET의 제조공정을 설명하기 위한 도면.
제19도는 상기 제3실시의 형태에 있어서의 SOI형 MOSFET의 제조공정을 설명하기 위한 도면.
제20도는 상기 제3실시의 형태에 있어서의 SOI형 MOSFET의 제조공정을 설명하기 위한 도면.
제21도는 상기 제3실시의 형태에 있어서의 SOI형 MOSFET의 등전위 분포를 설명하기 위한 도면.
제22도는 상기 제1실시의 형태에 따른 구조와 상기 제2실시의 형태에 따른 구조를 조합시킨 SOI형 MOSFET의 구조를 나타낸 단면도.
제23도는 상기 제1실시의 형태에 따른 구조와 상기 제3실시의 형태에 따른 구조를 조합시킨 SOI형 MOSFET의 구조를 나타낸 단면도.
제24도는 상기 제2실시의 형태에 따른 구조와 상기 제3실시의 형태에 따른 구조를 조합시킨 SOI형 MOSFET의 구조를 나타낸 단면도.
제25도는 상기 제1, 제2 및 제3실시의 형태에 따른 구조를 조합시킨 SOI형 MOSFET의 구조를 나타낸 단면도.
제26도는 종래의 MOSFET에 있어서, 단채널 효과가 발생한 때의 공핍층의 형상을 나타낸 도면.
제27도는 종래의 MOSFET에 있어서, 단채널 효과가 발생한 때의 등전위선의 형상을 나타낸 도면.
제28도는 종래의 SOI형 MOSFET의 구성을 나타낸 단면도.
제29도는 종래의 SOI형 MOSFET의 등전위 분포를 나타낸 도면이다.
* 도면의 주요부분에 대한 부호의 설명
100 : SOI형 MOSFET 101 : p형 반도체 기판
102 : 절연막(실리콘 산화막) 103 : 소스(소스영역)
104 : 드레인(드레인영역) 105 : 채널부
106 : 게이트 절연막(실리콘 산화막) 107 : 게이트
108,109 : 고농도 p형 영역.
[산업상의 이용분야]
본 발명은 MIS(Metal-Insulator-Semiconductor)형 반도체장치 및 그 제조 방법에 관한 것으로, 특히 SOI(Silicon-On-Insulator) 구조의 MOSFET 및 그 제조방법에 관한 것이다.
[종래의 기술 및 그 문제점]
LSI(Large Scale Integration) 이나 VLSI(Very Large Scale Integration), 또는 파워소자나 CCD(Charge Coupled Device) 등에 사용된다. MIS(Metal-Insulator-Semiconductor) 구조를 이용한 전계효과 트랜지스터(FET: Field Effect Transistor), 소위 MISFET는 미세화의 한 방법을 찾고 있다. 그러나, MISFET에서는 이와 같은 미세화 경향에 따른 각종 결함이 생기고, 특히 단채널 효과(Short Channel Effect) 등에 의한 임계치 전압(Vth)의 저하가 문제로 된다.
채널길이가 짧아져, 소스 및 드레인의 공핍층(Depletion Layer) 폭과 같은 정도로 되면, 소자 내 전위분포가 종방향의 게이트 전압과 횡방향의 드레인 전계의 양방의 영창(2차원적인 효자)을 받는다. 이 때문에, 종방향의 전계가 횡방향의 전계보다 충분히 크다는 판정, 소위 점진적 채널 근사(Gradual Channel Approximation)가 성립하지 않고, 단채널 효과가 나타난다.
MISFET의 채널길이가 짧게되면, 상술한 바와 같은 2차원적인 효과에 의해 채널측의 전하는 게이트의 전하를 담당할 뿐만 아니라, 그 일부를 소스 드레인 측의 전하가 담당하는 것으로 된다. 그 결과, 보다 적은 게이트 전하, 즉 게이트 전압에서 반전층(Inversion Layer)이 형성되는 것으로 되고, 임계치 전압(Vth)은 작게된다. 단채널 효과가 발생한 때의 MISFET의 공핍층의 넓어짐을 제26도에 나타냈다. 제26도에 나타낸 QG가 게이트의 담당전하, QS가 소스의 담당전하, 그리고 QD가 드레인의 담당전하이다. 더욱이, 단채널 효과 발생시의 반도체 내부의 등전위선의 전형을 제27도의 모식도로 나타냈다.
또한, MISFET의 임계치 전압(Vth)을 하기의 식으로 나타낸 경우,
Vth = VFB+ φS+ QB/COX
VFB: 플랫트밴드 전압
φS: 소스측의 표면전위
QB: 단채널 효과를 무시한 때의 공핍층 전하
COX: 게이트 절연막 용량
미세화에 의해 저하한 임계치 전압의 변화 △Vth는, △Vth = △φS+ △QB/COX라는 식으로 나타낸다. △φS는 DIBL로 부르는 드레인 유기장벽 저하 현상(Drain Induced Barrier Loweing)에 의한 임계치 전압의 저하를 나타낸다. 이 드레인 유기장벽 저하 현상은 소스측의 전위장벽이 드레인 전압에 의해 변하게 되는 현상이다. △QB/COX는 전하분배(Charge Sharing)로 칭한다. 상술한 단채널 효과에 의해 게이트의 담당전하가 적게 되는 것에 의한 임계치 전압의 저하를 나타내고 있다.
한편, 최근에는 상술한 MISFET에 있어서 절연성의 기판 상에 실리콘 박막을 형성하고, 완전한 소자분리 구조를 실현하는 SOI(Silicon-On-Insulator) 구조의 MISFET가 주목되고, 특히 완전 공핍화 형의 박막 SOI소자는 0.1㎛에 향한 팁서브미크론 디바이스로서 활발하게 검토되고 있다.
박막 SOI소자의 큰 이점은 3개 있다. 채널영역에 있어서 수직전계의 완화에 의한 이동도의 증대와, 소스·드레인영역의 정전용량의 절감, 단채널 효과의 억제이다. 이들에 의해 비약적인 고속동작을 기대할 수 있다.
또한, 절연막 강에 형성한 SOI트랜지스터는 기생용량이 작고, 소프트에러에 강함 등의 이점이 있는 것이 알려져 있다. 더욱이, SOI층의 박막화에 의해 SOI층이 완전히 공핍화하고, 전자 또는 정공의 이동도의 증가나 스위칭 특성이 개선되고, 또한 채널길이의 미세화에 따른 임계치 전압의 저하(소위, 단채널 효과)도 벌크에 형성한 MISFET 보다도 작은 것이 보고되어 있다(N.Yoshiml et al., IEICE Trans. ,vol,E74,p.337, 1991).
여기서, 종래의 SOI형 MOSFET의 단면도를 제28도에 나타낸다. SOI형 MISFET에서는 제28도에 나타낸 바와 같이 P형 반도체 기판(1) 상에 절연막인 실리콘 산화막(2)이 형성되어 있다. 이 실리콘 산화막(2) 상에는 p형의 기판에 소정의 거리를 두어 n+층의 소스(3)와 동일하게 n+층의 드레인(4)이 설치되어 있다. 이 소스(3)와 드레인(4) 사이의 채널부(5) 상에는 절연막인 실리콘 산화막(6)이 형성되고, 더욱이 이 실리콘 산화막 상에 게이트전극(7)이 형성되어 있다.
이 종래의 SOI형 MISFET 구조의 게이트 전압(VG)을 Vth, 드레인 전압(VD)을 0.05V로 한 때의 전위분포를 제29도에 나타냈다. 제29도에 나타낸 바와 같이, 공핍층이 반도체 기판까지 연장되어 있으며, 등전위선은 산등성이(凸) 형으로 되어 있다. 이와 같은 산등성이 형의 전위분포에서는 채널길이의 미세화에 따른 임계치 전압(Vth)이 저하해 버린다.
SOI형 MISFET에서는 단채널 효과가 벌크에 형성된 MOSFET 보다도 작은 바, 채널길이의 미세화에 따라 임계치 전압(Vth)이 저하된다. 또한, 상기한 DIBL도 마찬가지로 발생하고, 이와 같은 결점은 팁서브미크론 디바이스로서 회로를 설계하는 데에 무시할 수 없는 문제로 된다.
또한, 박막 SOI소자(SOI형 MISFET)에는 임계치의 설정이 어렵다는 문제가 있다. 소스·드레인영역의 정전용량을 절감하기 위해서는 소스·드레인영역과 기판영역 사이의 정전용량을 작게 할 필요가 있다. 종래 기술에서는 매립 절연막에는 실리콘 산화물을 이용하기 때문에 정전용량을 작게 하기 위해서는 매립 절연막을 두껍게 할 필요가 있다. 그런데, 매립 절연막을 두껍게 하면 채널영역과 기판영역 사이의 정전용량도 작아지게 되어, 임계치가 지나치게 작아지는 문제가 있다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 단채널 효과 등의 미세형상에 의한 결점을 절감해 얻는 반도체장치 및 반도체장치의 제조방법을 제공함에 그 목적이 있다.
또한, 임계치가 적정하게 설정 가능하면서 소스·드레인영역의 정전용량이 작고 단채널 효과도 억제된 비약적으로 고속인 SOI소자를 제공함에 그 목적이 있다.
[발명의 구성 및 작용]
상기 목적을 달성하기 위한 본 발명에 따른 제1반도체장치는 반도체 기판상의 절연막 상에 형성된 반도체 층에 소정 거리만큼 이격하여 설치된 한 쌍의 고농도 불순물 소스·드레인영역과, 이 소스·드레인영역에 끼워진 채널영역상에 게이트 절연막을 매개로 형성된 게이트전극을 갖춘 SOIMIS형 반도체장치이고, 상기 게이트전극에 임계치 전압을 인가하고, 상기 소스 드레인영역 사이에 동작전압을 인가한 경우, 상기 반도체 기판 상의 절연막 중의 등전위선이 상기 채널영역 아래의 절연막 중에서 凹형 인 것을 특징으로 한다.
본 발명에 따른 제2반도체장치는 반도체 기판 상의 절연막 상에 형성된 반도체 층에 소정 거리만큼 이격하여 설치된 한 쌍의 고농도 불순물 소스·드레인 영역과, 이 소스·드레인영역에 끼워진 채널영역 상에 게이트 절연막을 매개로 형성된 게이트전극을 갖춘 SOIMIS형 반도체장치이고, 상기 게이트전극에 임계치 전압을 인가하고, 상기 소스·드레인영역 사이에 동작전압을 인가한 경우 상기 반도체 기판에 형성되는 공핍층이 凹형 인 것을 특징으로 한다.
상기 제1 및 제2반도체장치에 있어서는 상기 게이트전극에 임계치 전압을 인가하고, 상기 소스·드레인영역에 0V를 인가한 경우 상기 등전위선이 상기 채널영역 아래의 절연막 중에서 凹형 인 것이 바람직하고, 또한 상기 공핍층이 凹형 인 것이 바람직하다.
또한, 상기 제1 및 제2반도체장치에 있어서는 상기 반도체 기판은 상기 소스·드레인영역 아래의 영역에 상기 반도체 기판보다도 불순물 농도의 높은 불순물 영역을 구비하는 것이 바람직하다.
여기서, 상기 불순물 영역은 SiχGe1-χ로 이루어진 것이 바람직하다.
또한, 상기 반도체 기판은 상기 소스·드레인영역과 역도전형인 것이 바람직하다.
또한, 상기 제1 및 제2반도체장치에 있어서는 상기 소스·드레인영역은 n형이면서 상기 반도체 기판은 p형이고, 상기 소스·드레인영역 아래의 영역에 가전자대의 상단이 그 반도체 기판의 그보다 높은 재료로 이루어진 영역을 구비하는 것이 바람직하다.
또한, 상기 제1 및 제2반도체장치에 있어서는 상기 반도체 층의 하부가 평탄하고, 상기 절연막은 상기 소스·드레인영역 아래의 두께가 상기 채널영역 아래의 두께보다도 얇은 것이 바람직하다.
또한, 상기 제1 및 제2반도체장치에 있어서는 상기 소스·드레인영역 아래의 상기 절연막의 비유전율이 상기 채널영역 아래의 상기 절연막의 비유전율보다도 낮은 것이 바람직하다.
여기서, 상기 채널영역 아래의 상기 절연막의 비유전율은 실리콘 산화막의 비유전율보다 높은 것이 바람직하다.
또한, 상기 소스·드레인영역 아래의 상기 절연막의 비유전율은 실리콘 산화막의 비유전율보다 낮은 것이 바람직하다.
본 발명에 따른 제1반도체장치의 제조방법은 반도체 기판 상에 제1절연막을 매개로 반도체 층을 형성하는 공정과, 이 반도체 층 상에 제2절연막을 형성하는 공정, 이 제2절연막 상에 게이트전극을 패터닝 형성하는 공정, 상기 게이트전극을 마스크로서 상기 반도체 기판과 동도전형의 이온주입을 행하고, 상기 반도체 기판보다도 불순물 농도의 높은 고농도 영역을 형성하는 공정 및, 상기 게이트전극을 마스크로서 상기 반도체 기판과 유도전형의 이온주입을 행하고, 상기 반도체 층에 소스·드레인영역을 형성하는 공정을 구비하는 것을 특징으로 한다.
상기 제1반도체장치의 제조방법에 대해서는 상기 고농도 영역을 형성하는 공정 대신, 상기 가전자대의 상단이 상기 반도체 기판의 그보다 높은 재료로 이루어진 영역을 형성하는 공정이어도 된다.
또한, 이 경우 상기 반도체 기판이 p형일 때 상기 재료로 이루어진 영역을 형성하는 공정은 상기 반도체 기판에 게르마늄을 이온주입하고, 상기 소스·드레인영역을 형성하는 공정은 상기 반도체 층에 n형의 도전형을 나타내는 불순물을 이온주입 하는 것이 바람직하다.
본 발명에 따른 제2반도체장치의 제조방법은 반도체 기판 상에 제1절연막을 형성하는 공정과, 상기 절연막 및 상기 반도체 기판을 에칭하고, 상기 반도체 기판에 홈을 형성하는 공정, 상기 홈에 제2절연막을 형성하고, 상기 제1 및 제2절연막의 상면을 평탄화 하는 공정, 상기 제1 및 제2절연막 상에 반도체 층을 형성하는 공정, 이 반도체 층 상에 제3절연막을 형성하는 공정, 이 제3절연막 상에 게이트전극을 패터닝 형성하는 공정 및, 상기 게이트전극을 마스크로서 상기 반도체 층과 역도전형의 이온주입을 행하고, 상기 반도체 층에 소스·드레인영역을 형성하는 공정을 구비하는 것을 특징으로 한다.
본 발명에 따른 제3반도체장치의 제조방법은 반도체 기판 상에 제1절연막을 형성하는 공정과, 이 제1절연막의 일부를 에칭하는 공정, 상기 반도체 기판상의 상기 제1절연막이 에칭된 부분에 상기 반도체 기판과 동도전형의 반도체를 에픽택셜 성장법에 의해 형성하는 공정, 상기 제1절연막 및 상기 에픽택셜 성장법에 의해 형성된 반도체 상에 제2절연막을 형성하는 공정, 상기 제2절연막 상에 반도체 층을 형성하는 공정, 이 반도체 층 상에 제3절연막을 형성하는 공정, 이 제3절연막 상에 게이트전극을 패터닝 형성하는 공정 및, 상기 게이트 전극을 마스크로서 상기 반도체 층과 역도전형의 이온주입을 행하고, 상기 반도체 층에 소스·드레인영역을 형성하는 공정을 구비하는 것을 특징으로 한다.
본 발명에 따른 제4반도체장치의 제조방법은 반도체 기판 상에 제1절연막을 매개로 반도체 층을 형성하는 공정과, 이 반도체 층 상에 제2절연막을 형성하는 공정, 이 제2절연막 상에 게이트전극을 형성하는 공정, 상기 게이트전극을 마스크로서 상기 제1절연막에 불소를 이온주입하고, 상기 제1절연막에 저유전영역을 형성하는 공정 및, 상기 게이트전극을 마스크로서 상기 반도체 층과 역도전형의 이온주입을 행하고, 상기 저유전영역 상의 상기 반도체 층에 소스·드레인영역을 형성하는 공정을 구비하는 것을 특징으로 한다.
상술한 바와 같은 제1 및 제2반도체장치에 의하면, SOI형 MISFET 내의 공핍층 또는 등전위선이 골짜기(凹, 또는 하방향에 凸)로 되도록 SOI형 MISFET가 형성된다. 이와 같은 SOI형 MISFET는 예컨대, 반도체 기판 상에 설치되는 고농도의 영역이나 반도체 기판과 반도체 층의 사이에 설치되는 절연막의 형상, 또는 비유전율을 제어함으로써 실현되고, 단채널 효과의 나타내는 방법이 반대로 되고, 최적인 제어를 행함으로써 채널길이의 미세화에 의한 임계치 전압 (Vth)의 변동을 작게할 수 있다. 더욱이, 반도체의 고농도의 영역을 설치하는 경우에는 채널부(영역)에 생기는 DIBL을 제거하는 방향에 장벽이 형성되고, DIBL에 의한 결점을 절감함과 더불어 단채널에 의한 임계치 전압(Vth)의 저하를 억제할 수 있다.
[실시예]
이하, 예시도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.
우선, 후술하는 본 발명의 실시 형태에 따른 기본적인 개념을 설명한다. 이하의 실시 형태에 나타낸 SOI형 MISFET에서는 공핍층의 형상이 제1도의 파선으로 나타낸 바와 같이 형성된다. 제1도에 나타낸 공핍층은 종래의 SOI형 MISFET에서는 산등성이 (凸)형 이었던 형상이 골짜기 (凹, 또는 하방향에 凸) 형으로서 형성되어 있다. 더욱이, 제1도에 나타낸 SOI형 MISFET는 기본적인 SOI형 MOSFET의 구조를 나타내고 있으며, p형 반도체 기판(11) 상에 절연막인 실리콘 산화막(12)이 형성되어 있다. 이 실리콘 산화막(12) 상에는 p형의 반도체 층에 소정의 거리를 두어 n+층의 소스(13)와 동일하게 n+층의 드레인(14)이 설치되어 있다. 이 소스(13)와 드레인(14) 사이의 채널부(15) 상에는 절연막인 실리콘 산화막(16)이 형성되고, 더욱이 이 실리콘 산화막 상에 게이트전극(17)이 형성되어 있다.
또한, SOI형 MISFET 내의 등전위 분포에 주목하면, 제2도에 나타낸 바와 같이 골짜기(凹, 또는 하방향에 凸) 형으로 되도록 SOI형 MISFET(10)이 형성된다. 이와 같이, 본 발명에서는 공핍층 또는 등전위 분포가 골짜기(凹, 또는 하방향에 凸) 형으로 되도록 SOI형 MISFET을 형성한다.
이하, 상기 제1도 및 제2도에 나타낸 바와 같은 공핍층 또는 등전위 분포를 실현하는 각종 실시의 형태를 설명한다.
다음에, 본 발명의 제1실시의 형태에 대하여 도면을 참조하여 설명한다.
이 제1실시의 형태에 따른 SOI형 MOS(Metal-Oxide-Semiconductor) FET(100)의 단면도를 제3도에 나타냈다. 제3도에 나타낸 SOI형 MOSFET(100)는 p형 반도체 기판(101) 상에 절연막인 실리콘 산화막(102)이 형성되어 있다. 이 실리콘 산화막(102) 상에는 p형의 기판(110)에 소정의 거리를 두어 n+층의 소스(103)와 동일하게 n+층의 드레인(104)이 설치되어 있다. 이 소스(103)와 드레인(104) 사이의 채널부(105) 상에는 게이트 절연막인 실리콘 산화막(106)이 형성되고, 더욱이 이 실리콘 산화막 상에 게이트전극(107)이 형성되어 있다. 또한 이 제1실시의 형태에서는 p형의 기판(110: SOI층)에 형성되는 소스(103) 및 드레인(104) 아래의 p형 반도체 기판(101)에 고농도 p형 영역 (108, 109)이 각각 형성된다. 반도체 기판(101)은 n형의 소스(103), 드레인(104)은 역도전형의 p형이다.
여기서, 제3도에 나타낸 SOI형 MOSFET(100)의 게이트 전압(VG)을 Vth, 드레인 전압(VD)을 0.05V로 한 때의 전위 분포를 제4도에 나타냈다. 등전위선은 골짜기(凹, 또는 하방향에 凸) 형으로 되어 있다. 이는 채널부(105)의 반도체 기판(101) 영역에서의 공핍층에 비해 소스(103) 및 드레인(104) 아래의 고농도 p형 영역 (108, 109)에서는 고농도이므로 공핍층이 늘어나지 않기 때문이다. 더욱이, 고농도 p형 영역 (108, 109)에 의한 확산전위차이기 위하여 등전위선은 골짜기형으로 된다. 골짜기의 전위분포에서는 미세화에 따른 임계치 전압(Vth)이 증가한다(原, 名取, 堀內 著, MOS트랜지스터의 동작이론, p. 135, 근대과학사, 및, K.Natori, I. Sasaki and F. Nasuoka, An analysis of the concave MOSFET IEEE Trans vol. ED-25 pp,448-456, 1978로부터). 그러나, 이 실시의 형태에서는 고농도 p형 영역 (108, 109)의 농도를 최적화, 예컨대 고농도 p형 영역 (108, 109)의 불순물 농도의 최고치를 p형 반도체 기판(101)의 불순물 농도의 최고치의 10배 이상 또는 104배 이하로 함으로써 채널길이의 미세화에 의한 임계치 전압(Vth)의 변동을 작게 할 수 있다.
즉, 본 발명과 같이 SOI형 MOSFET의 반도체 기판에 고농도 p형 영역을 형성함으로써 단채널 효과의 나타내는 방법이 반대로 되고, 고농도 p형 영역의 농도를 최적화 함으로써 채널길이의 미세화에 의한 임계치 전압(Vth)의 변동을 작게 할 수 있다. 더욱이, 이와 같은 구성에 의하면, 채널부(105)에 생기는 DIBL을 제거하는 방향에 p형 반도체 기판(101) 내에 장벽이 형성되고,DIBL에 의한 결점을 절감함과 더불어 단채널에 의한 임계치 전압(Vth)의 저하를 억제 할 수 있다.
이와 같은 SOI형 MOSFET(100)의 제조공정을 각 공정에 있어서의 SOI형 MOSFET(100)의 단면도를 나타낸 제5도(a)∼(d)를 참조하여 설명한다.
우선, p형 반도체 기판(101) 상에 주지의 SOI층 형성 기술을 이용하여 예컨대, 두께 25㎚의 SOI층을 형성한다. SOI층 형성 기술로서는 예컨대, p형 반도체 기판(101)을 열산화하여 산화막(102)을 10㎚형성하고, 다결정 실리콘 막을 25㎚ 퇴적한다. 이어서, 예컨대 레이저·빔·아닐 기술을 이용하여 상기 다결정 실리콘 막을 단결정화 시켜 SOI층을 형성한다. 다음에, 제5도(a)에 나타낸 바와 같이 열산화에 의해 산화막(111)을 20㎚형성하고, 보론을 가속전압 30kev, 도즈량 1011㎝-2로 상기 SOI층에 이온주입하여 p형 SOI층(110)을 형성한다. 다음에 제5도(b)에 나타낸 바와 같이 산화막(111)을 에칭 제거하고, 열 산화에 의해 게이트 산화막(106)을 5㎚ 형성한다. 더욱이, 게이트전극으로 되는 텅스텐막(107)을 0.4m 퇴적한 후, 텅스텐막(107) 상에 레지스트막(112)의 퇴적시켜 이 레지스트막(112)에 대하여 패터닝을 행한다. 다음에, 제5도(c)에 나타낸 바와 같이 패터닝된 레지스트막(112)을 마스크로 하고, 플라즈마 에칭에 의해 팅스텐막(107)을 패터닝하고, 게이트전극(107)을 형성한다. 다음에, 예컨대 보론을 가속전압 60kev, 도즈량 1012㎝-2로 이온주입하고, p형 반도체기판(101)에 고농도 p형 영역 (103, 109)을 형성한다. 이때, p형 SOI층(110)에도 마찬가지로 고농도 p형 영역 (113, 114)이 형성된다. 다음에, 제5도(d)에 나타낸 바와 같이 비소를 예컨대, 가속전압 15kev, 도즈량 1014㎝-2로 이온주입하고, n형 소스·드레인영역 (103, 104)을 형성한다. 이후, n형 소스·드레인영역 (103, 104)에 배선(도시하지 않았음)을 형성하여 MOSFET를 작성한다.
상기와 같은 공정을 거침으로써 제3도에 나타낸 바와 같은 SOI형 MOSFET(100)를 형성할 수 있다. 이 제1실시의 형성에 있어서의 반도체장치의 제조방법에 의해 n형 소스·드레인영역 (103, 104)은 역도전형의 p형 반도체 기판(101)에 있어서, n형 소스·드레인영역 (103, 104) 아래에 고농도의 p형 영역(108, 109)을 형성할 수 있다. 이 결과, 이 제1실시의 형태에 따른 반도체장치에 있어서는 단채널 효과를 절감할 수 있으면서 DIBL을 개선할 수 있다.
여기서, 임계치 전압(Vth)의 채널길이 의존성을 제6도를 참조하여 설명한다. 제6도에 나타낸 실선이 이 제1실시의 형태에 따른 SOI형 MOSFET(100)의 특성, 파선이 종래 구조의 SOI형 MOSFET(100)의 특성이다. 여기에서는 제3도에 있어서의 게이트 산화막(106)의 두께(TOX)가 5㎚, SOI막(110)의 두께(TSOI)가 10㎚, 매립 산화막(102)의 두께(TBOX)가 10㎚로 n형 소스·드레인영역(103, 104)의 불순물 농도가 1020cm-3, p형 반도체 기판(101)의 불순물 농도가 1016㎝-3, 고농도 p형 영역(108, 109)의 불순물 농도의 최고치가 1018cm-3의 SOI형 MOSFET(100)의 특성이다. SOI형 MOSFET의 반도체 기판에 고농도 p형 영역을 도입함으로써 채널길이의 미세화에 의한 임계치 전압(Vth)의 변동을 절감하고, 단채널 효과를 억제할 수 있다.
다음에, 상술한 고농도 p형 영역(108, 109)을 형성하는 대신으로써 게르마늄(Ge)을 이온주입하여 SiXGe1-X의 영역 형성하는 제조방법을 설명한다. 이 제조방법의 각 공정을 제7도(a)∼(d)에 나타냈지만, 제7도(c)에 나타낸 SOI형 MOSFET(100)의 제조공정을 제거한 공정은 상술한 보론의 이온주입에 의한 공정과 마찬가지의 공정을 적용할 수 있기 때문에 상세한 설명은 생략한다.
주지의 SOI층 형성기술에 의해 P형 반도체 기판(101) 상에 SOI층이 형성된 후, 제7도(a)에 나타낸 바와 같이 p형 SOI층이 형성된다. 더욱이, 실리콘 산화막(111)을 에칭 제거되고, 제7도(b)에 나타낸 바와 같이 게이트 산화막(106)이 형성되고, 더욱이 팅스텐막(107)이 퇴적되고, 이 텅스텐막 상에서 레지스터막(112)이 패터닝 된다.
다음에, 제7도(c)에 나타낸 바와 같이 패터닝된 레지스트막(112)을 마스크로서 플라즈마·에칭에 의해 텅스텐막(107)을 패터닝하고, 게이트전극을 형성한다. 이후, 게르마늄을 예컨대 가속전압 30kev, 토즈량 5×1014㎝-2로 이온 주입하고, p형 반도체 기판(101)에 SiXGe1-X영역(115, 116)을 형성한다. 게르마늄 외에 Sn(주석)을 이용할 수 있다. 또한, 이때 p형 SOI층(110)에는 동일하게 SiXGe1-X영역(117, 118)이 형성되어 있다. 다음에, 제7도(d)에 나타낸 바와 같이 비소를 예컨대, 가속전압 15kev, 도즈량 1014㎝-2로 이온주입하고, 소스·드레인영역 (103, 104)을 형성한다. 이후, 주지의 기술을 이용하여 배선을 형성하고, SOI형 MOSFET(120)를 형성한다.
상기와 같은 공정을 거침으로써, 제7도(d)에 나타낸 바와 같은 SOI형 MOSFET(120)를 형성할 수 있다. 이 반도체장치의 제조방법에 의해 n형 소스·드레인영역(103, 104)은 역도전형의 p형 반도체 기판(101)에 있어서, n형 소스·드레인영역(103, 104) 아래에 SiXGe1-X영역(115, 116)을 형성할 수 있다. 이와 같은 p형 반도체 기판(101)에 있어서, 제8도에 나타낸 밴드도에 나타낸 바와 같이 SiXGe1-X화한 영역에서는 가전자대가 0.3eV정도 전도대에 가깝고 이 결과, 채널에서 DIBL을 제거하는 방향에 반도체 기판 내에 장벽이 형성되고, 단채널 효과를 절감할 수 있다.
상기 설명한 제1실시의 형태에 의해 SOI형 MOSFET의 반도체 기판에 고농도p형 영역까지는 SiXGe1-X영역을 도입함으로써 채널길이의 미세화에 의한 임계치 전압(Vth)의 변동을 절감하고, 단채널 효과를 억제할 수 있다. 또한, 채널 아래의 반도체 기판에는 공핍층이 넓어지기 때문에 서브스레셜드 특성의 S계수는 작게 유지할 수 있으며, 서브스레셜드 영역의 드레인 전류를 절감 할 수 있다.
더욱이, 이 제1실시의 형태에서는 제3도에 있어서의 고농도 p형 영역 (108, 109) 농도를 1018㎝-3, p형 반도체 기판(101)의 불순물 농도 1018㎝-3로 했지만, 본 발명의 목적인 채널길이의 미세화에 의한 Vth의 변동을 작게 하기 위해서는 고농도 p형 영역의 농도를 최적화, 예컨대 고농도 p형 영역 (108, 109)의 불순물 농도의 최고치를 p형 반도체 기판(101)의 불순물 농도의 최고치의 10배 이상 또는 104배 이하로 하면 된다. 고농도 p형 영역의 농도를 p형 반도체 기판(101)의 10배보다 작게 하면, 임계치 전압(Vth)이 감소하는 경향이 보이고, 반대로 고농도 p형 영역의 농도를 p형 반도체 기판(101)의 104배 보다 크게 하면, 임계치 전압(Vth)이 증가하는 경향이 보여진다. 또한, 이때 매립 산화막(102)의 두께가 200㎚보다 두꺼우면 고농도 p형 영역의 영향이고, 미세화와 더불어 임계치 전압(Vth)이 감소한다. 즉, 매립 산화막(102)의 두께(TBOX)가 TBOX≤200㎚라는 조건으로 형성한 SOI형 MOSFET(100)가 바람직하다.
또한, SOI층의 채널영역부(105)에 있어서 전기적으로 중성인 영역이 생겨버린다. SOI층의 채널영역부(105)의 두께(TSOI)가 300㎚보다 두꺼우면 SOI층의 채널영역부(105)를 완전히 공핍화 할 수는 없다. SOI층의 채널영역부(105)를 완전히 공핍화 할 수 있으면, SOI형 MOSFET(100)로서의 소자 특성은 향상한다. 즉, SOI층의 채널영역부(105)의 두께(TSOI)가 TSOI≤300㎚라는 조건으로 형성한 SOI형 MOSFET (100)가 바람직하다.
더욱이, n형 소스·드레인영역(103, 104)을 형성할 때의 불순물의 가속전압은 고농도 p형 영역(108, 109)에 대하여 영향이 없고, 고농도 p형 영역(108, 109)을 형성할 때의 불순물의 가속전압 이하로 하는 것이 바람직하다.
또한, 다결정 실리콘 막을 레이저·빔·아닐 기술로 단결정화 시켜 SOI층을 형성했지만, 산소 이온을 실리콘 기판에 이온주입하는 SIMOX법으로 SOI층을 형성해도 된다. 또한, 이 제1실시의 형태에서는 n채널 SOI형 MOSFET에 대하여 나타냈지만, 본 발명은 p채널 SOI형 MOSFET에도 마찬가지로 적용할 수 있다. 이 경우, 반도체 기판으로서는 n형의 것을 이용하고, 소스·드레인영역 아래의 영역에 전송대의 하단이 상기 반도체 기관의 그보다 낮은 재료로 이루어진 영역을 설치하면 된다.
다음에, 본 발명의 제2실시의 형태를 도면을 참조하여 설명한다.
이 제2실시의 형태에 따른 SOI형 MOSFET(200)의 단면도를 제9도에 나타냈다. 제9도에 나타낸 SOI형 MOSFET(200)는 p형 반도체 기판(201) 상에 절연막인 실리콘 산화막(202)이 형성되어 있다. 이 실리콘 산화막(202) 상에는 p형의 기판(210)에 소정의 거리를 두어 n+층의 소스영역 (203)과 동일하게 n+층의 드레인영역 (204)이 설치되어 있다. 이 소스(203)와 드레인(204) 사이의 채널부(205) 상에는 절연막인 실리콘 산화막(206)이 형성되고, 더욱이 이 실리콘 산화막 상에 게이트전극(207)이 형성되어 있다. 또한, 이 제2실시의 형태에서는 제9도에 나타낸 바와 같이 소스·드레인영역(203, 204)의 하부에 위치하는 실리콘 산화막(202: 매립 절연막)은 채널영역(205)의 하부에 위치하는 실리콘 산화막(202a) 보다도 않다.
여기서, 제9도에 나타낸 SOI형 MOSFET(200)에 있어서, 게이트 전압(Vθ)이 Vth로 드레인 전압(VD)이 0.05V에서의 전위분포를 제10도에 나타냈다. 제9도에 나타낸 바와 같이 등전위선은 골짜기(凹 또는 하방향에 凸) 형으로 되어 있다. 이는 소스·드레인영역 (203, 204)의 하부에 위치하는 매립 절연막(202)이 얇고, 매립 절연막(202)의 아래에서의 반도체 기판(201)의 공핍층 끝에 비해 채널영역 (205)의 매립 절연막(202a)의 하단이 깊기 때문이다.
산등성이 형의 전위분포에서는 채널길이의 미세화에 따른 임계치(Vth)가 저하하고, 반대로 골짜기형의 전위분포에서는 미세화에 따른 Vth가 증가한다(原, 名取, 堀內 著, MOS트랜지스터의 동작이론, p.135, 근대과학사). 결국, 매립 절연막(202)의 두께에 의해 단채널 효과의 나타내는 방법이 반대로 된다. 따라서, 소스·드레인영역 (203, 204)의 매립 절연막(202)의 두께를 최적화 함으로써 채널길이의 미세화에 의한 Vth의 변동을 작게 할 수 있다.
이와 같은 SOI형 MOSFET(200)의 제조공정을 각 공정에 있어서의 SOI형 MOSFET(200)의 단면도를 나타낸 제11도(a)∼(e)를 참조하여 설명한다.
우선, p형 반도체 기판(201)을 열산화하여 산화막(202)을 10㎚ 형성한 후, 레지스트막(208)을 퇴적하고, 제11도(a)에 나타낸 바와 같이 주지의 기술에 의 해 상기 레지스트막(208)을 패터닝 한다. 다음에, 제11도(b)에 나타낸 바와 같이 상기 패터닝한 레지스트막(208)을 마스크로서 플라즈마 에칭에 의해 상기 산화막(202)과 반도체 기판(201)을 에칭하고, 예컨대 깊이 0.5㎛의 홈(209)을 형성한다. 다음에, 상기 레지스트막(208)을 제거하고, 주지의 CVD(Chemical Vapor Deposition)법에 의해 산화막을 전면에 예컨대, 0.7㎛ 퇴적한 후, 제11도(c)에 나타낸 바와 같이 주지의 CMP(Chemical Polish)법에 의해 평탄화 하고, 상기 홈(209)에 산화막(211)을 매립한다. 다음에, 주지의 대립에 의해 실리콘 막을 대립시킨 후, 상기 실리콘 막을 상기 CMP법에 의해 깎고, 두께 25㎚의 SOI층을 형성한다. 다음에, 열산화에 의해 산화막(213)을 20㎚형성한 후, 보론을 가속전압 30kev, 도즈량 1011㎝-2로 이온주입하고, 제11도(d)에 나타낸 바와 같이 p형 SOI층(212)을 형성한다. 다음에, 상기 산화막(213)을 에칭 제거하고, 열산화에 의해 게이트 산화막(206)을 5㎚ 형성한 후, 게이트전극으로 되는 텅스텐막을 0.4㎛ 퇴적하고, 주지의 패터닝 기술에 의해 텅스텐의 게이트전극(207)을 형성한다. 다음에, 제11도(e)에 나타낸 바와 같이 비소를 예컨대, 가속전압 15kev, 도즈량 1014㎝-2로 이온주입하고, 소스·드레인영역 (203, 204)을 형성한다. 이후, 주지의 기술로 배선을 형성하여 MOSFET (200)를 형성한다.
상기와 같은 공정을 거침으로써 본 발명에 따른 제2실시의 형태로서 제9도에 나타낸 SOI형 MOSFET(200)를 형성할 수 있다. 즉, 상술한 바와 같은 공정에 의해 소스·드레인영역 (203, 204)의 매립 절연막(202: 실리콘 산화막)을 채널영역의 매립 절연막(202a) 보다도 얇게 형성할 수 있다. 이 결과, 단채널 효과를 절감하는 것이 가능하게 된다.
여기서, 임계치 전압(Vth)의 채널길이 의존성을 제12도에 나타냈다. 제12도에서는 이 제2실시의 형태에 의한 SOI형 MOSFET(200)의 채널길이 의존성을 실선으로, 종래의 SOI형 MOSFET의 채널길이 의존성을 파선으로 나타내고 있다. 더욱이, 여기서 이용되고 있는 SOI형 MOSFET(200)의 특성은 게이트 산화막(206)의 두께(TOX)가 5㎚, SOI층(210)의 두께(TSOI)가 10㎚, 소스·드레인영역(203, 204) 아래의 매립 산화막(202)의 두께가 10㎚, 채널영역 아래의 매립 산화막(202a)의 두께가 0.5㎛로 SOI층의 불순물 농도가 1017㎝-3, p형 반도체 기판(201)의 불순물 농도가 1017㎝-3이다. 파선에 나타낸 종래의 SOI형 MOSFET는 소스·드레인영역 아래의 하지 산화막의 두께도 채널영역 아래의 매립 산화막의 두께와 동일한 0.5㎛이다. 제12도로부터도 밝혀진 바와 같이 소스·드레인영역(203, 204) 아래의 매립 산화막(202)을 얇게 함으로써 채널 길이의 미세화에 의한 임계치 전압(Vth)의 변동을 절감하고, 단채널 효과를 억제할 수 있다.
다음에, 상기 SOI형 MOSFET(200)의 제조공정에 있어서 에픽택셜 성장에 의한 박막성장 기술을 이용하여 채널부의 아래에 위치하는 절연막을 두껍게 하여 SOI형 MOSFET(200)를 제조하는 방법을 제13도(a)∼(e)를 참조하여 설명한다.
우선, p형 반도체 기판(201) 상에 주지의 CVD법에 의해 산화막(220)을 전면에 예컨대, 0.5㎛ 퇴적한 후, 레지스트막(221)을 퇴적하고, 제13도(a)에 나타낸 바와 같이 주지의 기술에 의해 상기 레지스트막(221)을 패터닝 한다. 다음에, 제13도(b)에 나타낸 바와 같이 상기 패터닝한 레지스트막(221)을 마스크로서 플라즈마·에칭에 의해 상기 산화막(220)을 에칭한다. 다음에, 상기 레지스트막(221)을 제거하고, 제13도(c)에 나타낸 바와 같이 주지의 에픽택셜 성장법에 의해 p형 실리콘층(222, 223)을 형성한다. 다음에, 주지의 CVD법에 의해 산화막(224)을 전면에 예컨대, 50㎚퇴적하고, CMP법에 의해 평탄화 한 후, 주지의 대립법에 의해 실리콘 막을 대립 시킨다. 다음에, 실리콘 막을 CMP법에 의해 깎고, 두께 25㎚의 SOI층을 형성한다. 다음에, 열산화에 의해 산화막(225)을 20㎚ 형성한 후, 보론 가속전압 30kev, 도즈량 1011㎝-2로 이온주입하고, 제13도(d)에 나타낸 바와 같이 p형 SOI층(226)을 형성한다. 다음에, 상기 산화막(225)을 에칭 제거하고, 열산화에 의해 게이트 산화막(206)을 5㎚ 형성한 후, 게이트전극으로 되는 텅스텐막을 0.4㎛ 퇴적하고, 주지의 패터닝에 의해 텅스텐의 게이트전극(207)을 형성한다. 다음에, 제13도(e)에 나타낸 바와 같이 비소를 예컨대, 가속전압 15kev, 도즈량 1014㎝-2로 이온주입하고, 소스·드레인영역 (203, 204)을 형성한다. 이후 주지의 기술로 비소를 형성하여 제13도(e)에 나타낸 바와 같은 SOI형 MOSFET(230)가 제조된다.
상기와 같은 제조공정에 의해 이 제2실시의 형태로서 제13도(c)에 나타낸 SOI형 MOSFET(230)를 형성할 수 있다. 이 SOI형 MOSFET(230)에서는 소스·드레인영역 (203, 204) 아래에 위치하는 매립 절연막을 채널영역 (205) 아래에 위치하는 매립 절연막 보다도 얇게 형성할 수 있다. 이 결과, 단채널 효과를 절감할 수 있다.
또한, 에픽택셜 성장 중에 보론을 고속도로 도프함으로써 에픽택셜 영역(222, 223)을 고농도로 할 수 있다. 이에 의해 단채널 효과를 더욱 절감할 수 있다. 또한, 에픽택셜 성장 중에 게르마늄을 도프함으로써 에픽택셜영역 (222, 223)을 SiGe로 할 수 있다. 이에 의해, DIBL을 억제하여 단채널 효과를 더욱 절감할 수 있다.
상기 설명한 바와 같이, 이 제2실시의 형태에 의하면, 소스·드레인영역(203, 204)의 매립 절연막(202: 실리콘 산화막)을 채널영역의 매립 절연막(202a) 보다도 얇게 형성할 수 있다(제9도 참조). 이 결과, 단채널 효과를 절감할 수 있게 된다.
또한, 이 제2실시의 형태에서는 제9도에 있어서의 SOI층(210)의 두께(TSOI)를 10㎚로 했지만, 본 발명의 목적인 채널길이의 미세화에 의한 임계치 전압(Vth)의 변동을 작게 하기 위해서는 매립 절연막 중의 전위가 채널 표면의 전위에 영향을 줄 필요가 있고, 이 때문에 SOI층(210)이 완전히 공핍화 하지 않으면 안된다. SOI층의 채널영역부(205)의 두께(TSOI)가 300㎚보다 두꺼우면, SOI층의 채널영역부(205)에 있어서, 전기적으로 중성인 영역이 생겨 버린다. 즉, SOI층의 채널영역부(205)의 두께(TSOI)가 300㎚보다 얇은 조건으로 형성한 SOI형 MOSFET (200)가 바람직하다.
또한, 이 제2실시의 형태에서는 n채널 SOI형 MOSFET에 대하여 나타냈지만, 본 발명은 p채널 SOI형 MOSFET에도 마찬가지로 적용할 수 있다.
다음에, 본 발명에 따른 제3실시의 형태를 도면을 참조하여 설명한다.
제14도(a)∼(c)에 이 제3실시의 형태에 따른 SOI형 MOSFET를 나타낸다. 동도면에 나타낸 SOI형 MOSFET(300A∼300C)는 p형 반도체 기판(301) 상에 절연막인 실리콘 산화막(302)이 형성되어 있다. 이 실리콘 산화막(302)의 막 두께는 예컨대, 20㎚이다. 또한, 이 실리콘 산화막 층(302) 상에는 P형의 기판(310)에 소정의 거리를 두어 n+층의 소스영역(303)과, 동일하게 n+층의 드레인영역(304)이 설치되어 있다. 더욱이, SOI막의 두께는 예컨대, 10㎚이다. 이 소스(303)와 드레인(304) 사이의 채널부(305) 상에는 절연막인 실리콘 산화막(306)이 형성되고, 더욱이, 이 실리콘 산화막 상에 게이트전극(307)이 형성되어 있다. 더욱이, 제14도(a)에 나타낸 SOI형 MOSFET(300A)는 절연막(302)의 내 소스·드레인영역(303, 304)의 하부에 저유전율 영역 (308: εSD)이 형성되어 있다. 제14도(b)에 나타낸 300B는 P형 반도체 기판(301)의 상에 형성되어 있는 매립 절연막(302)의 내 채널영역(305)의 하부에는 비유전율이 소스·드레인영역의 하부의 절연막(311)의 비유전율(εSD) 보다도 높다. 고유전율 영역 (309: εch) 이 형성되어 있다. 제14도(c)에 나타낸 SOI형 MOSFET(300C)는 절연막(302)의 내 소스·드레인영역의 하부의 일부에 저유전율 영역 (312; εSD)이 형성되어 있다.
제15도(a)는 SOI형 MOSFET의 채널영역 하부의 매립 절연막의 비유전율과 임계치의 관계를 나타내고 있다. 게이트전극에 n+다결정 실리콘을 사용한 경우에서의 결과이다. 채널영역 하부의 절연막의 비유전율을 바꿈으로써 임계치 전압을 원하는 값으로 설정할 수 있다. 더욱이, 제15도에서는 채널영역의 불순물 농도(Nch)는 1017㎝-3으로 일정하다. 또한, 반도체 기판의 불순물 농도(Nsub)도. 1017㎝-3로 일정하다. 채널영역 하부의 매립 절연막의 비유전율을 크게 하면 임계치가 크게 되기 때문에 그 나눈 채널영역의 불순물 농도를 내릴 수 있다. 따라서, 이동도의 저하를 방지할 수 있으며, 대단히 높은 박막 SOI소자를 제공할 수 있다.
제15도(b)는 SOI형 MOSFET의 소스·드레인영역 하부의 매립 절연막의 비유 전율과 소스·드레인영역의 확산 정전용량의 관계를 나타낸 도이다.
소스·드레인영역 하부의 매립 절연막의 비유전율을 작게 하면, 소스·드레인영역의 확산 정전용량이 작게된다. 소자의 속도는 정전용량에 반비례하기 때문에 소스·드레인영역 하부의 매립 절연막의 비유전율을 작게 함으로써 대단히 고속인 박막 SOI소자를 제공한다.
제16도는 SOI형 MOSFET의 소스·드레인영역 하부의 매립 절연막의 비유전율과 단채널 효과의 관계를 나타낸 도이다. 소스·드레인영역 하부의 매립 절연막의 비유전율(εSD)을 작게(εSD=1.0)하면(실선), 실효 게이트 길이가 짧게된 경우의 임계치의 변화량이 매립 절연막의 비유전율이 실리콘 산화막과 동일한 경우(εSD=3.9) (파선) 보다도 작게된다. 즉 단채널 효과가 제어된다.
단채널 효과가 제어되는 이유는 다음과 같다. 제17도는 SOI형 MOSFET의 포텐셜 분포를 나타낸 도이다. 제17도(a)는 소스·드레인영역 하부의 매립 절연막의 비유전율(εSD)이 1.0의 경우의 포텐셜 분포를 나타낸 도이다. 제17도 (b)는 소스·드레인영역 하부의 매립 절연막의 비유전율(εSD)이 실리콘 산화막과 동일한 3.9의 경우의 포텐셜 분포를 나타낸 도이다. 더욱이, 여기서는 드레인에 1V를 인가하고 있다.
제17도(b)에서는 등전위 분포는 산등성이 형(凸)이다. 한편, 제17도(a)에서는 등전위 분포는 평행에 가깝다. 이는 소스·드레인영역 하부의 매립 절연막의 비유전율이 작기 때문에 소스·드레인영역의 하부에서 공핍층의 신장이 제어되기 때문이다. 전기력선은 凸형으로 되는 만큼 단채널 효과는 현저하게 되고, 반대로 전기력선이 평행한 정도, 단채널 효과는 억제된다(原, 名取, 堀內 著, MOS트랜지스터의 동작이론, p. 135, 근대과학사). 소스·드레인영역 하부의 매립 절연막의 비유전율(εSD)을 작게 하면, 단채널 효과가 억제되는 것은 이 이유에 의한다.
매립 절연막에 실리콘 산화물을 이용하는 경우 비유전율을 변경함에는 불순물을 도입하면 된다. 실리콘 산화물에 불소를 도입하면 비유전율이 저하한다. 또한, 불소 이외의 원소를 도입하면 비유전율은 상승한다.
제14도 (a)에 나타낸 SOI형 MOSFET(300A)의 제조방법을 제18도(a)∼(c)를 참조하여 설명한다.
제18도(a)에 도시한 바와 같이 매립 절연막(302)이 실리콘 산화물로 형성된 SOI 기판인 SOI층(310)에 주지의 방법인 이온주입법에 의해 보론을 가속전압 2kV, 도즈량 2×1012㎝-2로 도입한다. 다음에, SOI층의 표면을 850℃에서 20분간 열산화하여 게이트 산화막(306)을 형성한 후, 인을 포함한 다결정 실리콘을 주지의 CVD(Chemical Vapor Deposition)법에 의해 0.4㎛의 두께로 퇴적하여 게이트전극(307)을 형성하고, 주지의 리소그래피법에 의해 패터닝 한다. 그 후, 제14도(b)에 도시한 바와 같이 이온주입에 의해 소스·드레인영역의 하부로 되는 매립 절연막(302) 중에 불소를 가속전압 10kV, 도즈량 1×1015㎝-2로 도입하여 저유전율 영역(308)을 형성한다. 다음에, 제5도(c)에 도시한 바와 같이 이온주입엔 의해 SOI층(310)에 비소를 가속전압 2kV, 도즈량 1014㎝-2로 도입하여 소스·드레인영역 (303, 304)을 형성한다. 다음에, 850℃에서 5분간 열공정에 의해 불순물의 활성화를 행한 후, 주지의 방법에 의해 배선을 행한다. 이와 같은 공정에 의해 제14도(a)에 나타낸 SOI형 MOSFET(300A)가 제조된다.
제14도(b)에 나타낸 SOI형 MOSFET(300B)의 제조방법을 제19도(a)∼(d)를 참조하여 설명한다.
우선, 제19도(a)에 도시한 바와 같이 매립 절연막(302)이 실리콘 산화물로 형성된 SOI 기판에 주지의 방법인 이온주입법에 의해 게르마늄을 가속전압 40kV, 도즈량 1014㎝-2로 도입하고, 매립 절연막(302) 중에 고유전율 영역(309)을 형성한다. 다음에, 제19도(b)에 도시한 바와 같이 이온주입법에 의해 SOI층(310)에 보론을 가속전압 2kV, 도즈량 2×1012㎝-2로 도입한다. 다음에, SOI층의 표면을 850℃에서 20분간 열산화하여 게이트 산화막(306)을 형성한 후, 인을 포함한 다결정 실리콘을 주지의 CVD(Chemical Vapor Deposition)법에 의해 0.4㎛의 두께로 퇴적하여 게이트전극(307)을 형성하고, 주지의 리소그래피법에 의해 패터닝 한다. 그 후, 제19도(c)에 도시한 바와 같이 이온주입법에 의해 소스·드레인영역 (303, 304)의 하부로 되는 매립 절연막(302) 중에 불소를 가속전압 10kV, 토즈량 1×1015㎝-2로 도입하여 저유전율 영역 (311)을 형성한다. 다음에, 제19도(d)에 도시한 바와 같이 이온주입 법에 의해 SOI층(310)에 비소를 가속전압 2kV, 도즈량 1014㎝-2로 도입하여 소스·드레인영역(303, 304)을 형성한다. 다음에 850℃에서 5분간 열공정에 의해 불순물의 활성화를 행한 후, 주지의 방법에 의해 배선을 행한다. 이상의 공정에 의해 제14도(b)에 나타낸 SOI형 MOSFET(300B)가 제조된다.
제14도(c)에 나타낸 SOI형 MOSFET(300c)의 제조방법을 제20도(a)∼(c)를 참조하여 설명한다.
제20도(a)에 도시한 바와 같이 매립 절연막(302)이 실리콘 산화막으로 형성된 SOI 기판에 주지의 방법인 이온주입 법에 의해 SOI층(310)에 보론을 가속 전압 2kV, 도즈량 2×1012㎝-2로 도입한다. 다음에, SOI층 표면을 850℃에서 20분간 열산화하여 게이트 산화막(306)을 형성한 후, 인을 포함한 다결정 실리콘을 주지의 CVD(Chemical Vapor Deposition)법에 의해 0.4㎛의 두께로 퇴적하여 게이트전극(307)을 형성하고, 주지의 리소그래피법에 의해 패터닝 한다. 그 후, 제20도(b)에 도시한 바와 같이 이온주입 법에 의해 소스·드레인영역(303, 304)의 하부로 되는 매립 절연막(302) 중에 불소를 가속전압 5kV, 도즈량 1×1015㎝-2로 도입하여 저유전율 영역 (312)을 형성한다. 다음에, 제20도(c)에 도시한 바와 같이 이온주입 법에 의해 SOI층(310)에 비소를 가속전압 2kV, 도즈량 1014㎝-2로 도입하여 소스·드레인영역 (303, 304)을 형성한다. 다음에, 850℃에서 5분간의 열공정에 의해 불순물의 소성화를 행한 후, 주지의 방법에 의해 배선을 행한다. 상기와 같은 공정에 의해 제14도(c)에 나타낸 SOI형 MOSFET(300c)가 제조된다.
상기 설명한 바와 같이 이 제3실시의 형태에 의하면 임계치가 적정하게 설정 가능하면서 소스·드레인영역의 정전용량이 작고, 단채널 효과도 억제된 비약적으로 고속인 SOI소자를 제공할 수 있다. 예컨대, 상기 제14도(b)에 나타낸 SOI형 MOSFET(300B)에 있어서, εSD=1, εch=3.9로 하는 경우 등전위 분포는 제21도에 나타낸 바와 같이 된다. 동도면으로부터 밝혀진 바와 같이 등전위선은 골짜기(凹 또는 하방향에 凸) 형으로 되어 있다. 산등성이 형의 전위 분포에서는 채널길이의 미세화에 따른 임계치 전압(Vth)이 저하하고, 반대로 골짜기 형의 전위 분포에서는 미세화에 따른 Vth가 증가한다(原, 名取, 堀內 著, MOS트랜지스터의 동작이론, p. 135, 근대과학사). 결국, 매립 산화막의 유전율을 제어함으로써 단채널 효과의 나타내는 방법이 반대로 된다. 따라서, 매립 산화막의 유전율을 최적화 함으로써 채널길이의 미세화에 의한 Vth의 변동을 작게 할 수 있다. 또한, 채널영역의 불순물 농도를 높게 하여 임계치의 조정을 행하는 등 박막 SOI 소자의 큰 특징인 이동도의 증대를 소실시킨다는 결점을 극복할 수 있다.
이상의 제3실시의 형태에서는 주로 n채널 SOI형 MOSFET에 대하여 기술 했지만, 마찬가지로 p채널 SOI형 MOSFET에도 적용할 수 있는 것은 말할 것도 없다.
더욱이, 상술한 제1부터 제3실시의 형태에서는 MOSFET에 대하여 설명을 하고 있지만, 실리콘 산화막 대신에 실리콘 질화막, 실리콘 산화막과 실리콘 질화막의 적층막, 실리콘옥시나이트라이드막 등의 절연막을 이용한 MISFET (Metal-Insulator-Semiconductor Field Effect Transistor)에 대해서도 본 발명을 적용할 수 있다.
이상, 본 발명에 따른 제1실시의 형태로부터 제3실시의 형태까지를 설명했다. 그러나, 본 발명은 이들 실시의 형태에 의해 측정되는 것은 아니다. 예컨대, 상술한 각 실시의 형태를 조합시키는 것도 가능하다. 제22도(a) 및 (b)는 상술한 제1실시의 형태와 제2실시의 형태를 조합시킨 SOI형 MOSFET의 구조를 나타낸다. 제22도(a)는 상기 제1실시의 형태에 있어서의 소스·드레인영역의 아래에 고농도의 p 영역을 설치한 구조와 상기 제2실시의 형태에 나타낸 구조를 조합시킨 SOI형 MOSFET의 구조이다. 제22도(b)는 상기 제1실시의 형태에 있어서의 소스·드레인영역의 아래에 SiXGe1-X영역을 설치한 구조와 상기 제2실시의 형태에 나타낸 구조를 조합시킨 SOI형 MOSFET의 구조이다. 또한, 제23도는 상기 제1실시의 형태에 나타낸 구조와 상기 제3실시의 형태로 나타낸 구조를 조합시킨 SOI형 MOSFET의 구조이다. 이 제23도에 있어서, p+영역 대신에 SiXGe1-X영역을 형성해도 된다. 제24도는 상기 제2실시의 형태에 나타낸 구조와 상기 제3실시의 형태에 나타낸 구조를 조합시킨 SOI형 MOSFET의 구조이다. 제25도는 상술한 제1, 제2 및 제3실시의 형태를 조합시킨 SOI형 MOSFET의 구조가 나타나 있다. 이 제25도에 있어서, p+영역 대신에 SiXGe1-X영역을 형성해도 된다. 이와 같이, 각종 실시의 형태를 조합시킴으로써 보다 효과적인 SOI형 MOSFET를 제공하는 것이 가능하게 된다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 단채널 효과를 절감할 수 있는 SOI형 MOSFET를 형성할 수 있다.
상술한 제1실시의 형태에서는 SOI형 MOSFET의 반도체 기판에 고농도 p형 영역을 도입함으로써 채널길이의 미세화에 의한 임계치 전압(Vth)의 변동을 절감하고, 단채널 효과를 억제할 수 있다. 또한, 채널 아래의 반도체 기판에는 공핍층이 넓어지기 때문에 서브스레셜드 특성의 S계수는 작게 유지할 수 있으며, 서브스레셜드 영역의 드레인 전류를 절감할 수 있다.
또한, 상기 제2실시의 형태에서는 소스·드레인영역 아래의 절연막(실리콘 산화막)을 채널영역 아래의 절연막 보다도 얇게 형성함으로써 단채널 효과를 절감하는 것이 가능하게 된다.
또한, 상기 제3실시의 형태에서는 임계치가 적정하게 설정 가능하면서 소스·드레인영역의 정전용량이 작고, 단채널 효과도 억제되었다. 비약적으로 고속인 SOI 소자를 제공할 수 있다. 결국, 매립 산화막의 유전율을 제어함으로써 단채널 효과의 나타내는 방법이 반대로 된다. 따라서, 매립 산화막의 유전율을 최적화 함으로써 채널길이의 미세화에 의한 Vth의 변동을 작게 할 수 있다. 또한, 채널영역의 불순물 농도를 높게 하여 임계치의 조정을 행하는 등, 박막 SOI 소자의 큰 특징인 이동도의 증대가 소실된다는 결점을 극복할 수 있다.

Claims (16)

  1. 반도체 기판 상의 절연막 상에 형성된 반도체 층에 소정 거리만큼 이격하여 설치된 한쌍의 고농도 불순물 소스·드레인영역과, 이 소스·드레인영역에 끼워진 채널영역 상에 게이트 절연막을 매개로 형성된 게이트 전극을 갖춘 SOIMIS형 반도체장치에 있어서, 상기 게이트전극에 임계치 전압을 인가하고, 상기 소스·드레인영역 사이에 동작전압을 인가한 경우, 상기 반도체 기판 상의 절연막 중의 등전위선이 상기 채널영역 아래의 절연막 중에서 凹형 인 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 반도체 기판은 상기 소스·드레인영역 아래의 영역에 상기 반도체 기판 보다도 불순물 농도의 높은 불순물 영역을 구비하여 구성된 것을 특징으로 하는 반도체장치.
  3. 제2항에 있어서, 상기 반도체 기판은 상기 소스·드레인영역과 역도전형인 것을 특징으로 하는 반도체장치.
  4. 제1항에 있어서, 상기 소스·드레인영역은 n형이면서 상기 반도체 기판은 p형이고, 상기 소스·드레인영역 아래의 영역에 가전자대의 상단이 그 반도체 기판의 그보다 높은 재료로 이루어진 영역을 구비하여 구성된 것을 특징으로 하는 반도체장치.
  5. 제1항에 있어서, 상기 반도체 층의 하부가 평탄하고, 상기 절연막은 상기 소스·드레인영역 아래의 두께가 상기 채널영역 아래의 두께보다도 얇은 것을 특징으로 하는 반도체장치.
  6. 제1항에 있어서, 상기 소스·드레인영역 아래의 상기 절연막의 비유전율이 상기 채널영역 아래의 상기 절연막의 비유전율 보다도 낮은 것을 특징으로 하는 반도체장치.
  7. 반도체 기판 상의 절연막 상에 형성된 반도체 층에 소정 거리만큼 이격하여 설치된 한 쌍의 고농도 불순물 소스·드레인영역과, 이 소스·드레인영역에 끼워진 채널영역 상에 게이트 절연막을 매개로 형성된 게이트 전극을 갖춘 SOIMIS형 반도체장치에 있어서, 상기 게이트전극에 임계치 전압을 인가하고, 상기 소스·드레인영역 사이에 동작전압을 인가한 경우, 상기 반도체 기판에 형성되는 공핍층이 凹형 인 것을 특징으로 하는 반도체장치.
  8. 제7항에 있어서, 상기 반도체 기판은 상기 소스·드레인영역 아래의 영역에 상기 반도체 기판 보다도 불순물 농도의 높은 불순물 영역을 구비하여 구성된 것을 특징으로 하는 반도체장치.
  9. 제8항에 있어서, 상기 반도체 기판은 상기 소스·드레인영역과 역도전형인 것을 특징으로 하는 반도체장치.
  10. 제7항에 있어서, 상기 소스·드레인영역은 n형이면서 상기 반도체 기판은 p형이고, 상기 소스 드레인영역 아래의 영역에 가전자대의 상단이 그 반도체 기판의 그것보다 높은 재료로 이루어진 영역을 구비하여 구성된 것을 특징으로 하는 반도체장치.
  11. 제7항에 있어서, 상기 반도체 층의 하부가 평탄하고, 상기 절연막은 상기 소스·드레인영역 아래의 두께가 상기 채널영역 아래의 두께보다도 얇은 것을 특징으로 하는 반도체장치.
  12. 제7항에 있어서, 상기 소스·드레인영역 아래의 상기 절연막의 비유전율이 상기 채널영역 아래의 상기 절연막의 비유전율 보다도 낮은 것을 특징으로 하는 반도체장치.
  13. 반도체 기판 상에 제1절연막을 매개로 반도체 층을 형성하는 공정과, 이 반도체 층 상에 제2절연막을 형성하는 공정, 이 제2절연막 상에 게이트전극을 패터닝 형성하는 공정, 상기 게이트전극을 마스크로서 상기 반도체 기판과 동도전형의 이온주입을 행하고, 상기 반도체 기판 보다도 불순물 농도의 높은 고농도 영역을 형성하는 공정 및, 상기 게이트전극을 마스크로서 상기 반도체 기판과 역도전형의 이온주입을 행하고, 상기 반도체 층에 소스·드레인영역을 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  14. 반도체 기판 상에 제1절연막을 형성하는 공정과, 상기 절연막 및 상기 반도체 기판을 에칭하고, 상기 반도체 기판에 홈을 형성하는 공정, 상기 홈에 제2절연막을 형성하고, 상기 제1 및 제2절연막의 상면을 평탄화 하는 공정, 상기 제1 및 제2절연막 상에 반도체 층을 형성하는 공정, 이 반도체 층 상에 제3절연막을 형성하는 공정, 이 제3절연막 상에 게이트전극을 패터닝 형성하는 공정 및, 상기 게이트전극을 마스크로서 상기 반도체 층과 역도전형의 이온주입을 행하고, 상기 반도체 층에 소스·드레인영역을 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  15. 반도체 기판 상에 제1절연막을 형성하는 공정과, 이 제1절연막의 일부를 에칭하는 공정, 상기 반도체 기판 상의 상기 제1절연막이 에칭된 부분에 상기 반도체 기판과 동도전형의 반도체를 에픽택셜 성장법에 의해 형성하는 공정, 상기 제1절연막 및 상기 에픽택셜 성장법에 의해 형성된 반도체 상에 제2절연막을 형성하는 공정, 상기 제2절연막 상에 반도체 층을 형성하는 공정, 이 반도체 층 상에 제3절연막을 형성하는 공정, 이 제3절연막 상에 게이트전극을 패터닝 형성하는 공정 및, 상기 게이트전극을 마스크로서 상기 반도체 층과 역도전형의 이온주입을 행하고, 상기 반도체 층에 소스·드레인영역을 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  16. 반도체 기판 상에 제1절연막을 매개로 반도체 층을 형성하는 공정과, 이 반도체 층 상에 제2절연막을 형성하는 공정, 이 제2절연막 상에 게이트전극을 형성하는 공정, 상기 게이트전극을 마스크로서 상기 제1절연막에 불소를 이온주입하고, 상기 제1절연막에 저유전영역을 형성하는 공정 및, 상기 게이트전극을 마스크로서 상기 반도체 층과 역도전형의 이온주입을 행하고, 상기 저유전영역 상의 상기 반도체 층에 소스·드레인영역을 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
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