KR100650868B1 - 절연체를 구비한 반도체 기판의 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 18
- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 239000012212 insulator Substances 0.000 title claims description 9
- 229920000642 polymer Polymers 0.000 claims abstract description 28
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 15
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 15
- 239000010703 silicon Substances 0.000 claims abstract description 15
- 238000005530 etching Methods 0.000 claims abstract description 11
- 230000008569 process Effects 0.000 claims abstract description 8
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 10
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 9
- 230000008021 deposition Effects 0.000 claims description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 3
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 claims description 3
- 229910052799 carbon Inorganic materials 0.000 claims description 3
- 238000004140 cleaning Methods 0.000 claims description 3
- 229910052731 fluorine Inorganic materials 0.000 claims description 3
- 239000011737 fluorine Substances 0.000 claims description 3
- 230000000694 effects Effects 0.000 abstract description 11
- 230000003071 parasitic effect Effects 0.000 abstract description 4
- 238000001039 wet etching Methods 0.000 abstract 1
- 235000012431 wafers Nutrition 0.000 description 8
- 230000007935 neutral effect Effects 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000012459 cleaning agent Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 239000003599 detergent Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910000041 hydrogen chloride Inorganic materials 0.000 description 1
- IXCSERBJSXMMFS-UHFFFAOYSA-N hydrogen chloride Substances Cl.Cl IXCSERBJSXMMFS-UHFFFAOYSA-N 0.000 description 1
- QOSATHPSBFQAML-UHFFFAOYSA-N hydrogen peroxide;hydrate Chemical compound O.OO QOSATHPSBFQAML-UHFFFAOYSA-N 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78639—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a drain or source connected to a bulk conducting substrate
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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- Engineering & Computer Science (AREA)
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- Manufacturing & Machinery (AREA)
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Abstract
본 발명은 절연체를 구비한 반도체 기판의 형성 방법에 관한 것이다. 본 발명은 기판에 절연막 패턴 및 실리콘 게르마늄층을 형성하여 SOI 웨이퍼와 같은 구조가 형성된다. 이에 따라, 회로가 형성되는 기판 표면과 하층 사이에 얇은 절연막 패턴이 있기 때문에 기생 용량이 감소 되어 소자의 성능을 높일 수 있다. 뿐만 아니라, SOI 웨이퍼와 같이 좁은 채널 효과에 따른 펀치쓰루, DIBL 및 누설 전류를 해결할 수 있다. 또한, SOI 웨이퍼에 형성되는 절연층이 아닌 절연막 패턴을 형성하여 정공이 중성 영역에 쌓이지 않게 함으로써 풀롯팅 바디 효과의 발생을 방지할 수 있다.
SOI(Silicon On Insulator), MOSFET(Metal Oxide Semiconductor Field Effect Transistor), 좁은 채널 효과(Short Channel Effect), DIBL(Drain Induced Barrier Lowering)
Description
도 1 내지 도 5는 본 발명의 일 실시예에 따른 절연체를 구비한 반도체 기판을 형성하는 방법을 순차적으로 나타낸 단면도들이다.
<도면의 주요 부호에 대한 설명>
10: 기판 20: 절연막
21: 절연막 패턴 30: 감광막 패턴
31: 폴리머 40: 실리콘 게르마늄
50: 게이트 산화막 60: 게이트
본 발명은 반도체 소자의 제조 기술에 관한 것으로서, 좀 더 구체적으로는 폴리머 생성 및 실리콘 게르마늄을 이용하여 소자의 하부에 전연막 패턴을 형성함으로써, 이를 통해 좁은 채널 효과(Short Channel Effect)에 따른 펀치쓰루(Punch Through), DIBL 및 누설 전류(Leakage Current)를 해결할 수 있는 모스 트랜지스터 및 그 제조 방법에 관한 것이다.
반도체 소자가 고집적화되면서 서비 미크론 이하의 소자에서는 소스/드레인의 접합 정전 용량이 게이트 캐패시턴스에 비해 무시할 수 없을 뿐 아니라 오히려 소자의 지연시간을 결정하는 주요 요소가 되었다.
이와 아울러 소스/드레인 접합의 깊이도 서브 미크론 이하의 소자에서는 DIBL(Drain Induced Barrier Lowering) 현상이 생겨 문턱 전압을 낮추고 오프(off) 상태의 누설전류를 증가시키는 요인으로 밝혀지면서 접합의 깊이를 최소화하려는 연구가 진행되고 있다.
한편, MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 소자의 스케일링(Scaling)이 일정 필드 스케일링(constant field scaling) 원칙에 따르지 못함으로써, 서브 미크론 이하의 소자 내의 전계는 임계치에 근사하게 되었으며, 이동하는 전자가 높은 전계를 받아 지나치게 이동성이 커지게 되는 HCI(Hot Carrier Injection)이 발생하게 되었다. 또한, 게이트 산화막의 열화로 인한 수명 단축 현상이 나타나게 되었다. 산화막의 열화는 p형 기판으로부터 게이트 산화막에 주입되는 정공에 의해 심해지는데, 게이트 산화막의 열화를 줄이려면 발생되는 정공의 수를 감소시켜야 하며 벌크(bulk) 기판의 영향은 없애야 할 필요가 있다.
이와 같은 문제를 해결하기 위해서 SOI(Silicon On Insulator) MOSFET이 사용되고 있다. SOI는 절연막 위에 실리콘 단결정층이 있는 구조의 웨이퍼로서, 회로를 형성하는 기판 표면과 하층 사이에 얇은 절연막층이 있기 때문에 기생 용량(parasitic capacitance)이 감소되어 소자의 성능을 높일 수 있는 특징이 있다. 또한, 같은 전압에서 동작 속도를 빠르게 할 수 있고, 같은 속도에서 전원 전압을 낮게 할 수 있다.
SOI MOSFET은 바디(body)가 게이트에 전압을 인가하지 않았을 때는 중성영역이 되는 PD(partially depleted) SOI 소자이다. 이 소자는 채널 설계가 일반적인 벌크(bulk) MOSFET과 동일하며 소자의 문턱전압이 매립 산화막과 SOI 층의 계면 상태에 영향을 받지 않는 장점이 있는 반면, 충돌 전이에 의해 발생된 정공이 중성 영역에 쌓여 바디의 전위를 높이는 풀롯팅 바디(floating body) 효과가 심한 단점이 있다. 또한, LDEF(Large Drain electric field) 효과에 의한 킨크 효과(Kink effect)로 항복전압(Breakdown voltage)이 줄어드는 문제점이 있다.
본 발명은 폴리머 생성 및 실리콘 게르마늄을 이용하여 소자의 하부에 절연막 패턴을 형성함으로써, 이를 통해 좁은 채널 효과에 따른 펀치쓰루, DIBL 및 누설 전류를 해결할 수 있는 모스 트랜지스터 및 그 제조 방법을 제시하는 것이다.
본 발명의 절연체를 구비한 반도체 기판의 형성 방법은 실리콘 기판 위에 절연막을 형성하는 단계와, 절연막 위에 감광막 패턴을 형성하는 단계와, 감광막 패턴의 주의에 폴리머를 형성하는 단계와, 감광막 패턴 및 폴리머를 마스크로하여 절연막을 식각하여 절연막 패턴을 형성하는 단계와, 감광막 패턴 및 폴러머를 습식 공정으로 제거하는 단계와, 절연막 패턴이 형성된 기판 위에 실리콘 에피층을 형성하는 단계를 포함한다.
여기서, 폴러머는 식각 및 폴리머 증착이 가능한 식각 장비에서, 폴리머를 많이 생성하는 탄소(C) 및 불소(F)를 포함한 혼합 가스를 사용하여 형성하는 것이 바람직하다. 또한, 습식 공정은 SC-1 또는 SC-2 세정 용액을 사용하여 감광막을 제거하는 것이 바람직하다. 또한, 실리콘 에피층은 실리콘 게르마늄층으로 형성하는 것이 바람직하다.
실시예
이하, 첨부 도면을 참조하여 본 발명의 실시예를 설명한다.
이하의 설명에서는 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 좀 더 명확히 전달하기 위함이다. 마찬가지의 이유로 첨부 도면에서 일부 구성요소는 다소 과장되거나 생략되거나 또는 개략적으로 도시되었으며, 각 구성요소의 크기는 실제 크기를 그대로 반영하는 것이 아니다.
도 1 내지 도 5는 본 발명의 실시예에 따른 절연체를 구비한 반도체 기판을 형성하는 방법을 설명하기 위한 단면도들이다.
도 1를 참조하면, 실리콘 기판(10) 위에 절연막(20)을 형성한다. 절연막(20)은 예컨대, 열산화(Thermal oxidation) 방법 또는 저압 화학기상증착(LPCVD: Low Pressure Chemical Vapor Deposition) 방법 등으로 형성한다. 이후, 절연막(20) 위에 감광막 패턴(30)을 형성한다.
다음으로, 도 2에 도시된 바와 같이, 감광막 패턴(30)의 주의에 폴리머(31)를 형성한다. 여기서, 폴러머(31)는 식각 및 폴리머 증착이 가능한 식각 장비에서, 폴리머를 많이 생성하는 탄소(C) 및 불소(F)를 포함한 혼합 가스를 사용하여 감광막 계열(CxHx)의 폴리머를 형성한다. 이때, 식각 장비에서 폴리머 증착과 식각이 동시에 되면서, 감광막 패턴(30) 측벽 주위에만 폴리머(31)가 형성되고 기판(10)에는 폴리머(31)가 식각되어 존재하지 않는다. 이때, 폴리머는 감광막 패턴(30) 주위에 생기므로 렌즈 형상을 가진다.
다음으로, 도 3에 도시된 바와 같이, 감광막 패턴(30) 및 폴리머(31)를 마스크로하여 절연막(20)을 식각하여 절연막 패턴(21)를 형성한다. 여기서 절연막 패턴(21)은 렌즈 모양으로 형성된다.
이후, 감광막 패턴(30) 및 폴리머(31)를 습식 공정을 이용하여 제거한다. 여기서, 습식 공정은 SC-1 또는 SC-2 세정 용액을 사용하여 감광막을 제거한다. 이때, SC-1은 암모니아(NH4OH), 과산화수소(H2O2) 및 물(H20)로 구성되는 세정제이고, SC-2는 염화수소(HCI), 과산화수소(H2O2) 및 물(H20)로 구성되는 세정제이다.
다음으로, 도 4에 도시된 바와 같이, 절연막 패턴(21)이 형성된 기판(10) 전면에 실리콘 에피층(40)을 형성한다. 이때, 실리콘 에피층(40)은 예컨대, 실리콘 게르마늄층(SiGe, 40)으로 형성한다. 여기서, 기판(10)에 절연막 패턴(21) 및 실리콘 게르마늄층(40)이 형성되면서 SOI(Silicon On Insulator) 웨이퍼와 같은 구조가 형성된다. 즉, SOI 웨이퍼와 같이 절연층 위에 실리콘층이 있는 구조가 된다.
이에 따라, 회로가 형성되는 기판(10) 표면과 하층 사이에 얇은 절연막 패턴(21)이 있기 때문에 기생 용량이 감소 되어 소자의 성능을 높일 수 있는 특징이 있 다. 뿐만 아니라, SOI 웨이퍼와 같이 좁은 채널 효과에 따른 펀치쓰루, DIBL 및 누설 전류를 해결할 수 있다.
그러나, SOI 웨이퍼는 충돌 전이에 의해 발생된 정공이 중성 영역에 쌓여 바디의 전위를 높이는 풀롯팅 바디(floating body) 효과가 발생하지만, 본 발명은 절연층이 아닌 절연막 패턴(21)을 형성하여 정공이 중성 영역에 쌓이지 않게 함으로써 풀롯팅 바디 효과의 발생을 방지 할 수 있다.
이후, 도 5에 도시된 바와 같이, 실리콘 게르마늄(40)이 형성된 기판(10) 위에 게이트 산화막(50) 및 게이트(60)를 형성한다. 이후, 일반적인 로직 프로세스를 진행하여 모스 트랜지스터를 형성한다.
본 발명에 따른 절연체를 구비한 반도체 기판의 형성 방법은 기판에 절연막 패턴 및 실리콘 게르마늄층이 형성되면서 SOI 웨이퍼와 같은 구조가 형성된다. 이에 따라, 회로가 형성되는 기판 표면과 하층 사이에 얇은 절연막 패턴이 있기 때문에 기생 용량이 감소 되어 소자의 성능을 높일 수 있다. 뿐만 아니라, SOI 웨이퍼와 같이 좁은 채널 효과에 따른 펀치쓰루, DIBL 및 누설 전류를 해결할 수 있다.
또한, 본 발명에 따른 절연체를 구비한 반도체 기판의 형성 방법은 SOI 웨이퍼에 형성되는 절연층이 아닌 절연막 패턴을 형성하여 정공이 중성 영역에 쌓이지 않게 함으로써 풀롯팅 바디 효과의 발생을 방지할 수 있다.
발명의 바람직한 실시예에 대해 개시하였으며, 비록 특정 용어들이 사용되었으나 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일 반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것이 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
Claims (4)
- 실리콘 기판 위에 절연막을 형성하는 단계와,상기 절연막 위에 감광막 패턴을 형성하는 단계와,상기 감광막 패턴의 주위에 폴리머를 형성하는 단계와,상기 감광막 패턴 및 상기 폴리머를 마스크로 하여 상기 절연막을 식각하여 절연막 패턴을 형성하는 단계와,상기 감광막 패턴 및 상기 폴러머를 습식 공정으로 제거하는 단계와,상기 절연막 패턴이 형성된 상기 기판 위에 실리콘 에피층을 형성하는 단계를 포함하는 것을 특징으로 하는 절연체를 구비한 반도체 기판의 형성 방법.
- 제1항에서,상기 폴리머는 식각 및 폴리머 증착이 가능한 식각 장비에서, 폴리머를 많이 생성하는 탄소(C) 및 불소(F)를 포함한 혼합 가스를 사용하여 형성하는 것을 특징으로 하는 절연체를 구비한 반도체 기판의 형성 방법.
- 제1항에서,상기 습식 공정은 SC-1 또는 SC-2 세정 용액을 사용하여 감광막을 제거하는 것을 특징으로 하는 절연체를 구비한 반도체 기판의 형성 방법.
- 제1항에서,상기 실리콘 에피층은 실리콘 게르마늄층으로 형성하는 것을 특징으로 하는 절연체를 구비한 반도체 기판의 형성 방법.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050134870A KR100650868B1 (ko) | 2005-12-30 | 2005-12-30 | 절연체를 구비한 반도체 기판의 형성 방법 |
| US11/646,829 US20070155146A1 (en) | 2005-12-30 | 2006-12-27 | Method for forming semiconductor wafer having insulator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050134870A KR100650868B1 (ko) | 2005-12-30 | 2005-12-30 | 절연체를 구비한 반도체 기판의 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100650868B1 true KR100650868B1 (ko) | 2006-11-28 |
Family
ID=37713964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050134870A KR100650868B1 (ko) | 2005-12-30 | 2005-12-30 | 절연체를 구비한 반도체 기판의 형성 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20070155146A1 (ko) |
| KR (1) | KR100650868B1 (ko) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08153880A (ja) * | 1994-09-29 | 1996-06-11 | Toshiba Corp | 半導体装置及びその製造方法 |
| US6214736B1 (en) * | 1998-10-15 | 2001-04-10 | Texas Instruments Incorporated | Silicon processing method |
| US6300218B1 (en) * | 2000-05-08 | 2001-10-09 | International Business Machines Corporation | Method for patterning a buried oxide thickness for a separation by implanted oxygen (simox) process |
| KR100685924B1 (ko) * | 2002-07-29 | 2007-02-23 | 엘지.필립스 엘시디 주식회사 | 액정표시장치의 제조방법 |
-
2005
- 2005-12-30 KR KR1020050134870A patent/KR100650868B1/ko not_active IP Right Cessation
-
2006
- 2006-12-27 US US11/646,829 patent/US20070155146A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20070155146A1 (en) | 2007-07-05 |
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