まず、本発明の半導体装置の製造方法で形成される半導体装置の形態について以下に説明する。最初に第1の形態について図1の概略構成断面図によって説明する。
図1に示すように、半導体領域10は、第1半導体面11と、この第1半導体面11につながる面であり、かつ該第1半導体面11に対して傾斜を有する第2半導体面12とを有する。例えば、上記半導体領域10は、第1半導体面11を有する半導体基板13と、半導体基板13上に第2半導体面12を有する半導体層14からなる。上記第2半導体面12は、第1半導体面に接合して上記半導体基板13の一部にも形成されている。上記半導体層14は、例えば半導体基板13上へのエピタキシャル成長により形成される。上記半導体層14と半導体基板13との界面は、図面中、1点鎖線で示す範囲H中であればよい。すなわち、後述するソース不純物領域23が形成される領域中、ドレイン不純物領域24が形成される下面、ドレイン不純物領域24が形成される領域中、いずれであってもよい。
上記第1半導体面11上と上記第2半導体面12上にはゲート絶縁膜21が形成され、第1半導体面11と第2半導体面12の境界B上を含むゲート絶縁膜21上にはゲート電極22が形成されている。このゲート絶縁膜21は均一な膜厚に形成されている。
上記半導体領域10には、上記ゲート絶縁膜21を挟んでゲート電極22と第1半導体面11内でオーバーラップするようにソース不純物領域23が形成されている。さらに少なくとも上記第2半導体面12の直下の半導体領域10(例えば半導体層14と半導体基板13の一部)には、ドレイン不純物領域24が形成されている。このドレイン不純物領域24は、ゲート絶縁膜21を挟んでゲート電極22と第2半導体面12内でオーバーラップしている。また、半導体基板13表面より高い位置になる半導体層14にも形成されている。すなわち、ドレイン不純物領域24は、半導体基板13表面より上にも形成されている。そして上記ドレイン不純物領域24と半導体領域10との接合界面Jdが、上記ソース不純物領域23と半導体領域10との接合界面Jsより、上記第1半導体面11と上記第2半導体面12との境界Bに近い状態に形成されている。すなわち第1半導体面11下に形成されるチャネルのチャネル長aと第2半導体面12下に形成されるチャネルのチャネル長bは、a>bなる関係を有する。
また、ソース不純物領域23、ドレイン不純物領域24上には絶縁膜41が形成されている。この絶縁膜41は、例えば低誘電率膜で形成されることが好ましい。
上記半導体装置1では、角度を有してつながる第1半導体面11と第2半導体面12の境界B上を含むゲート絶縁膜21上にゲート電極22が形成され、ソース不純物領域23がゲート絶縁膜21を挟んでゲート電極22と第1半導体面11内でオーバーラップするように半導体領域10に形成されていることから、ソース側ゲートコーナー部のシートキャリア濃度の減少が回避される。よって、チャネルのソース端電位の上昇が防止でき、オン電流の減少が軽減できる。
またドレイン不純物領域24が第2半導体面12の直下の半導体領域10に形成されていることから、チャネルの曲がり部(第1半導体面11と第2半導体面12との境界B)の表面ポテンシャルが、他の部分より高くなり、局所的なしきい値電圧が上昇することにより、ドレイン電界が曲がり部で遮蔽される。これにより、ショートチャネル効果によるしきい値電圧の低下が抑制され、ゲート長の許容変動幅が増加するという利点がある。
さらに、第2半導体面12におけるドレイン不純物領域24と半導体領域10との接合界面Jdが、第1半導体面11におけるソース不純物領域23と半導体領域10との接合界面Jsより、第1半導体面11と第2半導体面12との境界Bに近い状態に形成されていることから、ドレイン側の曲がり部の局所的なシートキャリア濃度の低下が回避され、曲がり部での電圧降下が抑えられる。よって、曲がり部での電圧降下を抑えることができ、これによりドレイン電圧の大部分がソースと曲がり部(第1半導体面11と第2半導体面12との境界B)との間に印加されるため、高い電流駆動能力を得ることができる。
次に、第2の形態を、図2の概略構成断面図によって説明する。
図2に示すように、半導体領域10は、第1半導体面11と、この第1半導体面11につながる面であり、かつ該第1半導体面11に対して傾斜を有する第2半導体面12とを有する。例えば、上記半導体領域10は、第1半導体面11を有する半導体基板13と、半導体基板13上に第2半導体面12を有する半導体層14からなる。上記第2半導体面12は、第1半導体面に接合して上記半導体基板13の一部にも形成されている。上記半導体層14は、例えば半導体基板13上へのエピタキシャル成長により形成される。上記半導体層14と半導体基板13との界面は、図面中、1点鎖線で示す範囲H中であればよい。すなわち、後述するソース不純物領域23が形成される領域中、ドレイン不純物領域24が形成される下面、ドレイン不純物領域24が形成される領域中、いずれであってもよい。
上記第1半導体面11上と上記第2半導体面12上にはゲート絶縁膜21が形成され、第1半導体面11と第2半導体面12の境界B上を含むゲート絶縁膜21上にはゲート電極22が形成されている。このゲート絶縁膜21は均一な膜厚に形成されている。
上記半導体領域10には、上記ゲート絶縁膜21を挟んでゲート電極22と第1半導体面11内でオーバーラップするようにソース不純物領域23が形成されている。さらに少なくとも上記第2半導体面12の直下の半導体領域10(例えば半導体層14と半導体基板13の一部)には、ドレイン不純物領域24が形成されている。このドレイン不純物領域24は、ゲート絶縁膜21を挟んでゲート電極22と第2半導体面12内でオーバーラップしていない。この点が第1の形態と異なる点である。また、半導体基板13表面より高い位置になる半導体層14にも形成されている。すなわち、ドレイン不純物領域24は、半導体基板13表面より上にも形成されている。そして上記ドレイン不純物領域24と半導体領域10との接合界面Jdが、上記ソース不純物領域23と半導体領域10との接合界面Jsより、上記第1半導体面11と上記第2半導体面12との境界Bに近い状態に形成されている。すなわち第1半導体面11下に形成されるチャネルのチャネル長aと第2半導体面12下に形成されるチャネルのチャネル長bは、a>bなる関係を有する。
また、ソース不純物領域23、ドレイン不純物領域24上には絶縁膜41が形成されている。この絶縁膜41は、例えば低誘電率膜で形成されることが好ましい。
上記半導体装置2では、前記半導体装置1と同様なる作用、効果が得られる。すなわち、角度を有してつながる第1半導体面11と第2半導体面12の境界B上を含むゲート絶縁膜21上にゲート電極22が形成され、ソース不純物領域23がゲート絶縁膜21を挟んでゲート電極22と第1半導体面11内でオーバーラップするように半導体領域10に形成されていることから、ソース側ゲートコーナー部のシートキャリア濃度の減少が回避される。よって、チャネルのソース端電位の上昇が防止でき、オン電流の減少が軽減できる。
またドレイン不純物領域24が第2半導体面12の直下の半導体領域10に形成されていることから、チャネルの曲がり部(第1半導体面11と第2半導体面12との境界B)の表面ポテンシャルが、他の部分より高くなり、局所的なしきい値電圧が上昇することにより、ドレイン電界が曲がり部で遮蔽される。これにより、ショートチャネル効果によるしきい値電圧の低下が抑制され、ゲート長の許容変動幅が増加するという利点がある。
さらに、第2半導体面12におけるドレイン不純物領域24と半導体領域10との接合界面Jdが、第1半導体面11におけるソース不純物領域23と半導体領域10との接合界面Jsより、第1半導体面11と第2半導体面12との境界Bに近い状態に形成されていることから、ドレイン側の曲がり部の局所的なシートキャリア濃度の低下が回避され、曲がり部での電圧降下が抑えられる。よって、曲がり部での電圧降下を抑えることができ、これによりドレイン電圧の大部分がソースと曲がり部(第1半導体面11と第2半導体面12との境界B)との間に印加されるため、高い電流駆動能力を得ることができる。
次に、第3の形態を、図3の概略構成断面図によって説明する。
図3に示すように、半導体領域10は、第1半導体面11と、この第1半導体面11につながる面であり、かつ該第1半導体面11に対して傾斜を有する第2半導体面12とを有する。例えば、上記半導体領域10は、第1半導体面11を有する半導体基板13と、半導体基板13上に第2半導体面12を有する半導体層14からなる。上記第2半導体面12は、第1半導体面に接合して上記半導体基板13の一部にも形成されている。上記半導体層14は、例えば半導体基板13上へのエピタキシャル成長により形成される。上記半導体層14と半導体基板13との界面は、図面中、1点鎖線で示す範囲H中であればよい。すなわち、後述するソース不純物領域23が形成される領域中、ドレイン不純物領域24が形成される下面、ドレイン不純物領域24が形成される領域中、いずれであってもよい。
上記第1半導体面11上と上記第2半導体面12上にはゲート絶縁膜21が形成され、第1半導体面11と第2半導体面12の境界B上を含むゲート絶縁膜21上にはゲート電極22が形成されている。このゲート絶縁膜21は均一な膜厚に形成されている。上記半導体領域10には、上記ゲート絶縁膜21を挟んでゲート電極22と第1半導体面11内でオーバーラップするようにソース不純物領域23が形成されている。さらに少なくとも上記第2半導体面12の直下の半導体領域10(例えば半導体層14と半導体基板13の一部)には、ドレイン不純物領域24が形成されている。このドレイン不純物領域24は、ゲート絶縁膜21を挟んでゲート電極22と第2半導体面12内でオーバーラップしている。しかも、ドレイン不純物領域24はチャネル層よりも深く形成されているが、第1半導体面11と第2半導体面12との境界B部分は空乏層25の中にある。そして、実効的に、上記ドレイン不純物領域24と半導体領域10との接合界面Jdが、上記ソース不純物領域23と半導体領域10との接合界面Jsより、上記第1半導体面11と上記第2半導体面12との境界Bに近い状態に形成されている。
また、ドレイン不純物領域24は、半導体基板13表面より高い位置になる半導体層14にも形成されている。すなわち、ドレイン不純物領域24は、半導体基板13表面より上にも形成されている。
また、ソース不純物領域23、ドレイン不純物領域24上には絶縁膜41が形成されている。この絶縁膜41は、例えば低誘電率膜で形成されることが好ましい。
上記半導体装置3では、前記半導体装置1と同様なる作用、効果が得られる。すなわち、角度を有してつながる第1半導体面11と第2半導体面12の境界B上を含むゲート絶縁膜21上にゲート電極22が形成され、ソース不純物領域23がゲート絶縁膜21を挟んでゲート電極22と第1半導体面11内でオーバーラップするように半導体領域10に形成されていることから、ソース側ゲートコーナー部のシートキャリア濃度の減少が回避される。よって、チャネルのソース端電位の上昇が防止でき、オン電流の減少が軽減できる。
またドレイン不純物領域24が第2半導体面12の直下の半導体領域10に形成され、第1半導体面11と第2半導体面12との境界Bは空乏層26内にあることから、ドレイン電界が空乏層26で遮蔽されることより、ショートチャネル効果によるしきい値電圧の低下が抑制され、ゲート長の許容変動幅が増加するという利点がある。
さらに、第2半導体面12におけるドレイン不純物領域24と半導体領域10との接合界面Jdが、第1半導体面11におけるソース不純物領域23と半導体領域10との接合界面Jsより、第1半導体面11と第2半導体面12との境界Bに近い状態に形成されていることから、ドレイン側の曲がり部の局所的なシートキャリア濃度の低下が回避され、曲がり部での電圧降下が抑えられる。よって、曲がり部での電圧降下を抑えることができ、これによりドレイン電圧の大部分がソースと曲がり部(第1半導体面11と第2半導体面12との境界B)との間に印加されるため、高い電流駆動能力を得ることができる。
次に、第4の形態を、図4の概略構成断面図によって説明する。
図4に示すように、半導体領域10は、第1半導体面11と、この第1半導体面11に例えば直角に接する第2半導体面12とを有する。例えば、上記半導体領域10は、第1半導体面11を有する半導体基板13と、半導体基板13上に半導体層14が形成されている。この半導体層14は、上記第2半導体面12を含んでいても、図示されているように含まなくてもよい。本図面の場合、半導体基板13に第1半導体面11に接合する第2半導体面12が形成されている。上記半導体層14は、例えば半導体基板13上へのエピタキシャル成長により形成される。上記半導体層14と半導体基板13との界面は、図面中、1点鎖線で示す範囲H中であればよい。すなわち、後述するソース不純物領域23が形成される領域中、ドレイン不純物領域24が形成される下面、ドレイン不純物領域24が形成される領域中、いずれであってもよい。
上記第1半導体面11上と上記第2半導体面12上にはゲート絶縁膜21が形成され、第1半導体面11と第2半導体面12の境界B上を含むゲート絶縁膜21上にはゲート電極22が形成されている。このゲート絶縁膜21は均一な膜厚に形成されている。上記半導体領域10には、上記ゲート絶縁膜21を挟んでゲート電極22と第1半導体面11内でオーバーラップするようにソース不純物領域23が形成されている。さらに少なくとも上記第2半導体面12の直下の半導体領域10には、ドレイン不純物領域24が形成されている。このドレイン不純物領域24は、ゲート絶縁膜21を挟んでゲート電極22と第2半導体面12内でオーバーラップしている。そして上記ドレイン不純物領域24と半導体領域10との接合界面Jdが、上記ソース不純物領域23と半導体領域10との接合界面Jsより、上記第1半導体面11と上記第2半導体面12との境界Bに近い状態に形成されている。
また、ソース不純物領域23、ドレイン不純物領域24上には絶縁膜41が形成されている。この絶縁膜41は、例えば低誘電率膜で形成されることが好ましい。
上記半導体装置4では、前記半導体装置1と同様なる作用、効果が得られる。すなわち、角度を有してつながる第1半導体面11と第2半導体面12の境界B上を含むゲート絶縁膜21上にゲート電極22が形成され、ソース不純物領域23がゲート絶縁膜21を挟んでゲート電極22と第1半導体面11内でオーバーラップするように半導体領域10に形成されていることから、ソース側ゲートコーナー部のシートキャリア濃度の減少が回避される。よって、チャネルのソース端電位の上昇が防止でき、オン電流の減少が軽減できる。
またドレイン不純物領域24が第2半導体面12の直下の半導体領域10に形成されていることから、チャネルの曲がり部(第1半導体面11と第2半導体面12との境界B)の表面ポテンシャルが、他の部分より高くなり、局所的なしきい値電圧が上昇することにより、ドレイン電界が曲がり部で遮蔽される。これにより、ショートチャネル効果によるしきい値電圧の低下が抑制され、ゲート長の許容変動幅が増加するという利点がある。
さらに、第2半導体面12におけるドレイン不純物領域24と半導体領域10との接合界面Jdが、第1半導体面11におけるソース不純物領域23と半導体領域10との接合界面Jsより、第1半導体面11と第2半導体面12との境界Bに近い状態に形成されていることから、ドレイン側の曲がり部の局所的なシートキャリア濃度の低下が回避され、曲がり部での電圧降下が抑えられる。よって、曲がり部での電圧降下を抑えることができ、これによりドレイン電圧の大部分がソースと曲がり部(第1半導体面11と第2半導体面12との境界B)との間に印加されるため、高い電流駆動能力を得ることができる。
次に、第5の形態を、図5の概略構成断面図によって説明する。
図5に示すように、半導体領域10は、第1半導体面11と、この第1半導体面11につながる面であり、かつ該第1半導体面11に対して傾斜を有する第2半導体面12と第3半導体面15を有する。例えば、上記半導体領域10は、第1半導体面11を有する半導体基板13と、半導体基板13上に第2半導体面12を有する半導体層14と、半導体基板13上に第3半導体面33を有する半導体層16とからなる。上記第2半導体面12、第3半導体面15は、それぞれ第1半導体面に接合して上記半導体基板13の一部にも形成されていてもよい。上記半導体層14は、例えば半導体基板13上へのエピタキシャル成長により形成される。上記半導体層14と半導体基板13との界面は、図面中、1点鎖線で示す範囲H中となっている。すなわち、後述するソース不純物領域23が形成される領域中、ドレイン不純物領域24が形成される領域中となっている。
上記第3半導体面15上から上記第1半導体面11上、上記第2半導体面12上にかけてはゲート絶縁膜21が形成され、少なくとも第1半導体面11と第2半導体面12の境界B上を含むゲート絶縁膜21上、本第5の形態では、第1半導体面11およびその両側の第2半導体面12、第3半導体面15上の上記ゲート絶縁膜21上にはゲート電極22が形成されている。このゲート絶縁膜21は均一な膜厚に形成されている。
上記半導体領域10には、上記ゲート絶縁膜21を挟んでゲート電極22と第1半導体面11内でオーバーラップするようにソース不純物領域23が形成されている。さらに少なくとも上記第2半導体面12の直下の半導体領域10(例えば半導体層14と半導体基板13の一部)には、ドレイン不純物領域24が形成されている。このドレイン不純物領域24は、ゲート絶縁膜21を挟んでゲート電極22と第2半導体面12内でオーバーラップしている。また、ドレイン不純物領域24は半導体基板13表面より高い位置になる半導体層14にも形成されている。すなわち、ドレイン不純物領域24は、半導体基板13表面より上にも形成されている。そして上記ドレイン不純物領域24と半導体領域10との接合界面Jdが、上記ソース不純物領域23と半導体領域10との接合界面Jsより、上記第1半導体面11と上記第2半導体面12との境界Bに近い状態に形成されている。このように、本半導体装置5では、ゲート絶縁膜21を挟んでゲート電極22と第1半導体面11内でオーバーラップするように形成されたソース不純物領域23の部分で、不純物領域が非対称に形成され、その他の構成要素は対称に形成されている。このようなソース不純物領域23の非対称領域23Aは、例えば斜めイオン注入により形成される。
また、ソース不純物領域23、ドレイン不純物領域24上には絶縁膜41が形成されている。この絶縁膜41は、例えば低誘電率膜で形成されることが好ましい。
上記半導体装置5では、前記半導体装置1と同様なる作用、効果が得られる。すなわち、角度を有してつながる第1半導体面11と第2半導体面12の境界B上を含むゲート絶縁膜21上にゲート電極22が形成され、ソース不純物領域23がゲート絶縁膜21を挟んでゲート電極22と第1半導体面11内でオーバーラップするように半導体領域10に形成されていることから、ソース側ゲートコーナー部のシートキャリア濃度の減少が回避される。よって、チャネルのソース端電位の上昇が防止でき、オン電流の減少が軽減できる。
またドレイン不純物領域24が第2半導体面12の直下の半導体領域10に形成されていることから、チャネルの曲がり部(第1半導体面11と第2半導体面12との境界B)の表面ポテンシャルが、他の部分より高くなり、局所的なしきい値電圧が上昇することにより、ドレイン電界が曲がり部で遮蔽される。これにより、ショートチャネル効果によるしきい値電圧の低下が抑制され、ゲート長の許容変動幅が増加するという利点がある。
さらに、第2半導体面12におけるドレイン不純物領域24と半導体領域10との接合界面Jdが、第1半導体面11におけるソース不純物領域23と半導体領域10との接合界面Jsより、第1半導体面11と第2半導体面12との境界Bに近い状態に形成されていることから、ドレイン側の曲がり部の局所的なシートキャリア濃度の低下が回避され、曲がり部での電圧降下が抑えられる。よって、曲がり部での電圧降下を抑えることができ、これによりドレイン電圧の大部分がソースと曲がり部(第1半導体面11と第2半導体面12との境界B)との間に印加されるため、高い電流駆動能力を得ることができる。
次に、第1半導体面11と第2半導体面12とのつながり部分の形状について、図6および図7の概略構成断面図によって説明する。図6および図7は、ソース不純物領域23、ドレイン不純物領域24が形成される半導体領域10の第1半導体面11と第2半導体面12とのつながり状態を示したものであり、ゲート絶縁膜21が形成されている状態で示した。
上記第1の形態〜第5の形態で説明したソース不純物領域23、ドレイン不純物領域24が形成される半導体領域10の第1半導体面11と第2半導体面12は、図6(1)に示すように、第1半導体面11と第2半導体面12との境界Bを境にして、平面で構成される第1半導体面11と平面で構成される第2半導体面12とが角度(0°より大きく90°以下の角度)を有して接するように形成されている。したがって、第1半導体面11と第2半導体面12との境界Bは線状となっている。また、第1半導体面11と第2半導体面12とのつながり状態は、以下に説明するような形態をとることもできる。
例えば、図6(2)に示すように、半導体領域10の第1半導体面11は平面で構成され、第2半導体面12は、第1半導体面11側に曲面12Rを挟んだ平面で構成されている。すなわち、第2半導体面12は、曲面12Rと平面12Pとで構成されている。そして、第1半導体面11と第2半導体面12の曲面12Rとは、例えば平面の第1半導体面11から曲面の第2半導体面12に連続的に変化していてもよく、または第1半導体面11から第2半導体面の曲面に不連続的に変化してもよい。同様に、曲面12Rから平面12Pに連続的に変化してもよく、または曲面12Rから平面12Pに不連続的に変化してもよい。
また、図7(3)に示すように、半導体領域10の第1半導体面11は平面で構成され、第2半導体面12は曲面で構成されている。そして、第1半導体面11と第2半導体面12とは、例えば平面の第1半導体面11から曲面の第2半導体面12に連続的に変化してもよく、または第1半導体面11から第2半導体面の曲面に不連続的に変化してもよい。
また、図7(4)に示すように、半導体領域10の第1半導体面11は曲面で構成され、第2半導体面12は、第1半導体面11側に曲面12Rを挟んだ平面もしくは曲面で構成されている。すなわち、第2半導体面12は曲面12Rと平面12Pとで構成されている。もしくは、第2半導体面12は曲面(図示せず)で構成されている。上記第2半導体面12の曲面12Rの曲率は、上記第1半導体面11の曲面の曲率よりも大きく形成され、また、第2半導体面12が曲面で構成される場合には、第1半導体面11側の曲面の曲率を大きく形成されている。そして、第1半導体面11と第2半導体面12とは、例えば曲面の第1半導体面11から第2半導体面12の曲面12Rに連続的に変化してもよく、または第1半導体面11から第2半導体面の曲面に不連続的に変化してもよい。同様に、第2半導体面12は、曲面12Rから平面12Pに連続的に変化していてもよく、または曲面12Rから平面12Pに不連続的に変化してもよい。
また、上記図6および図7による説明において、「連続的に変化」とは第1半導体面11と第2半導体面12との境界が線状に現れない滑らかな状態を意味し、「不連続的に変化」とは第1半導体面11と第2半導体面12との境界が線状に現れる状態を意味する。なお「不連続的に変化」は、第1半導体面11と第2半導体面12との間に段差を有することは意味しない。
次に、本発明の半導体装置の製造方法に係る一実施の形態を、図8〜図15の製造工程断面図によって説明する。図8〜図15では、一例としてN型チャネルMOSFETを例に挙げて説明する。なお、P型チャネルMOSFETの製造方法も、ドーピングされる不純物の導電型が異なる他はN型チャネルMOSFETの製造方法と同様である。
図8(1)に示すように、第1半導体面11を有する半導体基板13に、素子間分離領域51を、例えばトレンチアイソレーションで形成する。
次に、図8(2)に示すように、半導体基板13表面に酸化膜(図示せず)を形成する。この酸化膜は、例えば、半導体基板13を熱酸化し、8nmの厚さに形成される。続いて、活性領域を除く半導体基板13表面をレジスト膜(図示せず)で被覆する。その後、イオン注入を行い、レジスト膜を除去した後に活性化アニールを行い、チャネル層17を形成する。イオン注入のイオン種には、例えばホウ素(B)を用いる。相補型集積回路を形成する場合には、チャネル注入と前後して、同様の手順でウエル(図示せず)を形成してもよい。ウエルの不純物は、例えばリン(P)とする。上記活性化アニールは、例えばRTA(Rapid Thermal Annealing)法にて1010℃、10sで行う。
次に、図8(3)に示すように、上記熱酸化により形成した酸化膜を除去した後、半導体基板13表面に、ダミーゲート絶縁膜31とゲート犠牲層32を順次形成する。このダミーゲート絶縁膜31は、例えば熱酸化によって、酸化膜を形成する。ここでは一例として酸化シリコン膜を、例えば1nm〜3nmの厚さに形成する。また酸化後に窒素プラズマにさらして、ダミーゲート絶縁膜31を酸窒化膜に改質してもよい。上記ゲート犠牲層32は、例えば、熱CVD法によって、ポリシリコンを100nm〜150nmの厚さに堆積して形成する。続いて、ゲート犠牲層32に例えばイオン注入法によって不純物を導入した後、活性化アニールを行い、ゲート犠牲層32に注入された不純物を活性化する。ゲート犠牲層32に導入する不純物は、例えばリン(P)とする。
次に、図9(4)に示すように、ゲート犠牲層32上にハードマスク層33を形成する。ハードマスク層33は、例えば、酸化シリコン(SiO2)膜を30nmの厚さに形成した後、窒化シリコン(SiN)膜を30nmの厚さに形成した2層膜とし、これらの成膜は、例えば熱CVD法による。
次に、図9(5)に示すように、ハードマスク層33上にレジスト膜(図示せず)を形成した後、光学リソグラフィー技術、電子線リソグラフィー技術またはそれらを組み合わせた技術によって、レジスト膜でゲートパターン(図示せず)を形成する。次に、パターンニングしたレジスト膜を酸素プラズマで等方的に細らせ目的のパターン寸法を得た後、反応性イオンエッチングを行い、レジストパターンをハードマスク層33に転写する。続いて、ハードマスク層33をマスクとして、ゲート犠牲層32を反応性イオンエッチングし、ダミーゲート(ゲートスタック)34を得る。このとき、エッチング領域に酸化膜31が残るようにエッチング条件を定めることが好ましい。
次に、図9(6)に示すように、半導体基板13上の全面に上記ダミーゲート34を被覆する絶縁膜35を形成する。絶縁膜35は、例えば熱CVD法により成膜される窒化シリコン(SiN)膜とする。
次に、図10(7)に示すように、絶縁膜35を反応性イオンエッチングでエッチバックし、ダミーゲート34の両側に側壁絶縁膜36を形成する。側壁絶縁膜36の幅は、ゲート長(ダミーゲート34の幅)と次の工程で形成するソース・ドレイン領域の接合深さとの関係で選択され、例えば、ゲート長を20nm、接合深さを150nmとした場合は、側壁絶縁膜の底部の幅は70nmとする。
次に、図10(8)に示すように、半導体基板13の活性領域をレジスト膜(図示せず)で被覆した後、ダミーゲート34と側壁絶縁膜36をマスクにしてイオン注入を行い、ソース不純物領域、ドレイン不純物領域が形成される領域37、38に不純物を導入する。この不純物には、例えばリン(P)を用い、そのイオン注入のドーズ量を例えば5×1015/cm2、注入エネルギーを例えば5keVに設定した。
次に、図10(9)に示すように、上記レジスト膜を除去した後、半導体基板13に活性化アニールを行い、前記工程でソース不純物領域、ドレイン不純物領域が形成される領域37、38に導入した不純物を活性化させ、ソース不純物領域23、ドレイン不純物領域24を形成する。この活性化アニールは、例えば、ピーク温度が1050℃となるスパイクアニールによって行う。
次に、図11(10)に示すように、加熱した燐酸に半導体基板13を浸漬し、ダミーゲート34側壁の側壁絶縁膜36〔前記図10(8)参照〕とハードマスク層を構成する窒化シリコン(SiN)膜をエッチングし、除去する。
次に、図11(11)に示すように、半導体基板13に、前記図9(6)、図10(7)によって説明したのと同様の手順で、絶縁膜の堆積とエッチバックを行い、ダミーゲート34の両側に、スペーサー絶縁膜39を形成する。このスペーサー絶縁膜39は、例えば窒化シリコン(SiN)膜で形成する。
次に、図11(12)に示すように、上記ゲート電極34の側方下部およびスペーサー絶縁膜39下方の半導体基板13に不純物を導入して、ソース不純物領域23、ドレイン不純物領域24に続くエクステンション領域25、26を形成する。この不純物導入には、例えばイオン注入を用いることができ、そのイオン注入条件の一例として、NMOSFETの場合は、不純物に例えばヒ素(As)を用い、エネルギーを例えば1keV以下、ドーズ量を1×1013cm-2以下に設定する。
この後、図12(13)に示すように、ソース不純物領域23側にオーバーラップ領域27を形成するための不純物を半導体基板13に導入する。不純物は、斜めからのイオン注入によって行う。このとき、不純物は、NMOSFETの場合はヒ素(As)、PMOSFETの場合は二フッ化ホウ素(BF2)とし、ヒ素の場合、一例として、注入エネルギーを1keV以下、ドーズ量を1×1013cm-2以下の範囲でゲート長にあわせて選択し、イオンの入射角(tilt角)は、例えば4°とする。
次に、図12(14)に示すように、半導体基板13の表面を洗浄した後、ダミーゲート34の両側の半導体基板13上にエクステンション領域25、26およびソース側不純物領域23、ドレイン側不純物領域24のせり上げ部分となる半導体層14、16を形成する。この半導体層14、16は、例えば800℃以下の温度でのエピタキシャル成長により形成する。このエピタキシャル成長層は、シリコン(Si)単結晶、または、ゲルマニウム(Ge)、炭素(C)またはその両方とシリコン(Si)との混晶とし、活性領域の半導体基板13が露出した領域に選択的に成長させる。半導体層14、16に対する不純物の導入は、エピタキシャル成長と同時に行ってもよく、もしくは、エピタキシャル成長後にイオン注入等のドーピング技術によって行ってもよく、または、その両方で行ってもよい。
MOSFETのチャネル導電型がp型である場合、上記半導体層14、16を形成するエピタキシャル成長層は、半導体基板13より大きな格子定数を与えることによって、チャネル領域に圧縮応力が生じるよう、シリコン(Si)に対するゲルマニウム(Ge)の割合を増やすとよい。逆に、チャネル導電型がn型である場合、上記半導体層14、16を形成するエピタキシャル成長層は、半導体基板13より小さな格子定数を有するようにシリコン(Si)に対する炭素(C)の割合を増やすとよい。
次に、図12(15)に示すように、前記図11(12)〜図12(14)で示した工程で導入した不純物を活性化するためのアニールを行う。このアニールは、不純物拡散を起こしにくいフラッシュランプアニール、もしくはレーザーアニールなどの急速加熱アニール技術を用いて行う。
前記図11(12)〜図12(14)で示した工程で導入した不純物プロファイル、および図12(15)で示した工程のアニール条件は、後の図14(20)の工程で形成されるドレイン側ゲートコーナー部が、ゼロバイアス状態において、半導体基板13−エクステンション領域26間の空乏層の中に位置し、かつ、ソース側ゲートコーナー部が、半導体基板13−エクステンション領域25間の空乏層よりもエクステンション領域側に位置するように定める。そのために、後の熱処理工程での拡散を見越して、最初の数nmはドーピングなしで成長させ、その後、高濃度にドーピングしながら成長させる、という手順を踏んでもよい。
もしくは、最初は半導体基板13より若干高い濃度で成長を開始し、その後、続けて高濃度で成長させることにより、エクステンション領域25、26全体の直列抵抗を低減すると同時に、PN接合面を、もとの半導体基板13表面より深いところに形成し、かつ、ドレイン側のゲートコーナー部がゼロバイアス状態で空乏層の中に位置するようにしてもよい。
前述の不純物の導入プロファイルが得られる範囲においては、前記図11(11)、(12)、図12(13)、(14)および図12(15)で示した工程は、必ずしもこの通りの順番で行う必要はなく、互いに順序を入れ替えたり、もしくは、重複して行うことができる。また、図12(14)で示した工程で導入する不純物だけで、ドレイン側のエクステンション領域26に適当な接合深さを得られるように、図12(14)で示した工程の条件を選ぶことができる場合は、図11(12)で示した工程を省くことができる。また、図12(14)で示した工程において、図11(12)で示した工程または図12(13)で示した工程で導入した不純物の異常拡散や、エピタキシャル成長層の結晶性の劣化が起こるのを防ぐために、図11(12)で示した工程または図12(13)で示した工程の直後に、欠陥回復のための熱処理を、700℃〜900℃の範囲で短時間行ってもよい。
次に、図13(16)に示すように、半導体基板13に、絶縁膜(図示せず)を堆積後、反応性イオンエッチングでその絶縁膜をエッチバックし、ダミーゲート34の両側にスペーサー絶縁膜39を介して側壁絶縁層40を形成する。上記絶縁膜は、例えば、TEOSを原料ガスとする熱CVD法によって成膜する酸化シリコン(SiO2)膜とし、膜厚は、ゲート側壁容量を考慮して、例えば10nm〜60nmの間で選択される。
次に、図13(17)に示すように、ソース不純物領域23(半導体層16)、ドレイン不純物領域24(半導体層14)上にシリサイド層18、19を形成する。
次に、図13(18)に示すように、半導体基板13上に、上記ダミーゲート34を被覆するように厚く層間絶縁膜41を堆積した後、化学的機械研磨(CMP)でダミーゲート34のハードマスク層33が露出するように、層間絶縁膜41表面を平坦化エッチングする。層間絶縁膜41は、例えばプラズマCVD法で成膜した酸化シリコン(SiO2)膜で形成される。
次に、図14(19)に示すように、ゲート犠牲層32、ダミーゲート絶縁膜31、スペーサー絶縁膜39〔前記図9(5)、前記図11(11)等参照〕をエッチング除去し、ゲート開口部42を形成し、その内部に半導体基板13表面を露出させる。ゲート犠牲層32のエッチングは、フッ酸を含むエッチング液を用いて行う。また、スペーサー絶縁膜39のエッチングは、TMAH(tetramethylammonium hydroxide)などのアルカリ溶液によって行い、酸化膜31のエッチングは、ウェットエッチング、もしくはフッ化炭素(CF4)と酸素(O2)とのケミカルドライエッチングとウェットエッチングとの組み合わせによって行う。
次に図14(20)に示すように、ダミーゲート絶縁膜を除去して露出した半導体基板13表面をエッチングし、リセス形状(凹部)15を形成する。この凹部15の深さは、一例として1〜3nmとする。このエッチングは、フッ酸を含むエッチング液に、半導体基板13を所定の時間浸漬することによって行うか、または、半導体基板13表面を、プラズマ酸化、またはオゾン水によって極浅く酸化したのち、フッ酸を含むエッチング液で、表面の酸化膜を除去することによって行う。
次に、図14(21)に示すように、ゲート開口部42の露出した半導体基板13表面にゲート絶縁膜21を形成する。ゲート絶縁膜21には、熱酸化による酸化シリコン(SiO2)膜、この酸化シリコン(SiO2)膜をさらにプラズマ窒化した酸窒化シリコン(SiON)膜、もしくは、原子層蒸着法(ALD:Atomic Layer Deposition)法にて成膜した酸化ハフニウム(HfO2)膜などを用いることができる。
次に、図15(22)に示すように、上記ゲート開口部42の内部を埋め込むように上記層間絶縁膜41表面にゲート形成膜43を形成する。ゲート形成膜43は、例えば、PVD法による銅(Cu)シード層の形成と、それに続く銅(Cu)無電解めっきによって行う。
次に、図15(23)に示すように、層間絶縁膜41表面の余分なゲート形成膜43を、例えばCMP法で除去し、上記ゲート開口部42の内部にゲート形成膜43を残してゲート電極22を形成する。
次に、図15(24)に示すように、上記層間絶縁膜41上にさらに層間絶縁膜44を形成した後、接続孔を形成する通常のレジストマスクを形成するリソグラフィー技術とエッチング技術(例えば反応性イオンエッチング)によって、層間絶縁膜41、44に接続孔45、46を形成した後、レジストマスクを除去する。次いで、接続孔45、46に導電体を充填して、上層配線(図示せず)との電気的接続部47、48を形成する。
なお、本発明の実施の形態では、ソース側不純物領域23、ドレイン側不純物領域24のエクステンション領域25、26を、ゲート電極22下方に形成された不純物領域としている。また、ソース側のエクステンション領域25は、上記オーバーラップ領域27も含む。
以上で、本発明によるMOSFETの要部が完成する。前記図15(24)によって説明した工程の終了後における不純物分布の一例を図16に示す。また、その不純物濃度分布における電子濃度分布を図17に示す。
図16に示すように、太線が冶金学的接合位置であり、図面左側部分がソース側だけに設けたオーバーラップ領域27である。このオーバーラップ領域27によって、ゲート電極22の図面左側コーナー部の方が図面右側コーナー部よりも不純物濃度が高くなっている。また、図17に示すように、太線が冶金学的接合位置であり、ゲート−ソース電圧VGS=ドレイン−ソース電圧VDS=0V、すなわちゼロバイアス状態でみて、ゲート電極22の図面左側コーナー部は高濃度の電子で包まれていることがわかり、図面右側コーナー部は空乏化していることがわかる。
上記製造方法では、第1半導体面11は半導体基板13の主面を用いているが、例えばSOI(Silicon on insulator)基板を用いてもよい。この場合には、第1半導体面11は基板上の絶縁層に形成された半導体層表面となり、この第1半導体面11は基板の主面に略平行な面で形成される。また、第2半導体面12は半導体基板13もしくは半導体層14、16のせり上げ部分を除去加工、例えばエッチング加工して形成された面であってもよい。また、第1半導体面11と第2半導体面12は半導体基板13を除去加工、例えばエッチング加工して形成された面であってもよい。
次に、上記製造方法の変形例を、図18〜図22の製造工程断面図によって以下に説明する。
本変形例においては、前記図8(1)〜図11(10)によって説明した工程を行い、図18(1)に示すように、半導体基板13に、ソース不純物領域23、ドレイン不純物領域24、ダミーゲート34等を形成する。
次に、前記図11(11)によって説明した工程を行い、図18(2)に示すように、半導体基板13に絶縁膜の堆積とその絶縁膜のエッチバックを行い、ダミーゲート34の両側に、スペーサー絶縁膜39を形成する。このスペーサー絶縁膜39は、例えば窒化シリコン(SiN)膜で形成する。
次に、前記図11(12)によって説明した工程を行い、図18(3)に示すように、上記ゲート電極34の側方下部およびスペーサー絶縁膜39下方の半導体基板13に不純物を導入して、ソース不純物領域23、ドレイン不純物領域24に続くエクステンション領域25、26を形成する。この不純物導入には、例えばイオン注入を用いることができ、そのイオン注入条件の一例として、NMOSFETの場合は、不純物に例えばヒ素(As)を用い、エネルギーを例えば1keV以下、ドーズ量を1×1013cm-2以下に設定する。
次に、前記図12(13)によって説明した工程を行い、図19(4)に示すように、ソース不純物領域23側にオーバーラップ領域27を形成するための不純物を半導体基板13に導入する。不純物は、斜めからのイオン注入によって行う。このとき、不純物は、NMOSFETの場合はヒ素(As)、PMOSFETの場合は二フッ化ホウ素(BF2)とし、ヒ素の場合、一例として、注入エネルギーを1keV以下、ドーズ量を1×1013cm-2以下の範囲でゲート長にあわせて選択し、イオンの入射角(tilt角)は、例えば4°とする。
次に、前記図13(16)によって説明したのと同様に、図19(5)に示すように、半導体基板13に、絶縁膜(図示せず)を堆積後、反応性イオンエッチングでその絶縁膜をエッチバックし、ダミーゲート34の両側にスペーサー絶縁膜39を介して側壁絶縁層40を形成する。上記絶縁膜は、例えば、TEOSを原料ガスとする熱CVD法によって成膜する酸化シリコン(SiO2)膜とし、膜厚は、ゲート側壁容量を考慮して、例えば10nm〜60nmの間で選択される。
次に、前記図13(17)によって説明したのと同様に、図19(6)に示すように、ソース不純物領域23、ドレイン不純物領域24上にシリサイド層18、19を形成する。
次に、前記図13(18)によって説明したのと同様に、図20(7)に示すように、半導体基板13上に、上記ダミーゲート34等を被覆するように厚く層間絶縁膜41を堆積した後、化学的機械研磨(CMP)でダミーゲート34のハードマスク層33が露出するように、層間絶縁膜41表面を平坦化エッチングする。層間絶縁膜41は、例えばプラズマCVD法で成膜した酸化シリコン(SiO2)膜で形成される。
次に、前記図14(19)によって説明したのと同様に、図20(8)に示すように、ゲート犠牲層32、ダミーゲート絶縁膜31、スペーサー絶縁膜39〔前記図9(5)、前記図11(11)等参照〕をエッチング除去し、ゲート開口部42を形成し、その内部に半導体基板13表面を露出させる。ゲート犠牲層32のエッチングは、フッ酸を含むエッチング液を用いて行う。また、スペーサー絶縁膜39のエッチングは、TMAH(tetramethylammonium hydroxide)などのアルカリ溶液によって行い、酸化膜のエッチングは、ウェットエッチング、もしくはフッ化炭素(CF4)と酸素(O2)とのケミカルドライエッチングとウェットエッチングとの組み合わせによって行う。
次に、前記図14(20)によって説明したのと同様に、図20(9)に示すように、ダミーゲート絶縁膜を除去して露出した半導体基板13表面をエッチングし、リセス形状(凹部)15を形成する。この凹部15の深さは、一例として1〜3nmとする。このエッチングは、フッ酸を含むエッチング液に、半導体基板13を所定の時間浸漬することによって行うか、または、半導体基板13表面を、プラズマ酸化、またはオゾン水によって極浅く酸化したのち、フッ酸を含むエッチング液で、表面の酸化膜を除去することによって行う。
次に、前記図14(21)によって説明したのと同様に、図21(10)に示すように、ゲート開口部42(リセス形状(凹部)15)の露出した半導体基板13表面にゲート絶縁膜21を形成する。ゲート絶縁膜21には、熱酸化による酸化シリコン(SiO2)膜、この酸化シリコン(SiO2)膜をさらにプラズマ窒化した酸窒化シリコン(SiON)膜、もしくは、原子層蒸着法(ALD:Atomic Layer Deposition)法にて成膜した酸化ハフニウム(HfO2)膜などを用いることができる。
次に、前記図15(22)によって説明したのと同様に、図21(11)に示すように、上記ゲート開口部42の内部を埋め込むように上記層間絶縁膜41表面にゲート形成膜43を形成する。ゲート形成膜43は、例えば、PVD法による銅(Cu)シード層の形成と、それに続く銅(Cu)無電解めっきによって行う。
次に、前記図15(23)によって説明したのと同様に、図21(12)に示すように、層間絶縁膜41表面の余分なゲート形成膜43を、例えばCMP法で除去し、上記ゲート開口部42の内部にゲート形成膜43を残してゲート電極22を形成する。
次に、前記図15(24)によって説明したのと同様に、図22(13)に示すように、上記層間絶縁膜41上にさらに層間絶縁膜44を形成した後、接続孔を形成する通常のレジストマスクを形成するリソグラフィー技術とエッチング技術(例えば反応性イオンエッチング)によって、層間絶縁膜41、44に接続孔45、46を形成した後、レジストマスクを除去する。次いで、接続孔45、46に導電体を充填して、上層配線(図示せず)との電気的接続部47、48を形成する。
上記変形例においては、エピタキシャル成長層からなる半導体層14,16を形成しない分だけ、前記図8〜図15によって説明した製造方法によって形成される側壁絶縁膜40直下の導電層が薄くなり、ソース側のエクステンション領域25は、前記図18(3)、前記図19(4)で示した工程で導入された不純物によって形成され、ドレイン側エクステンション領域は、前記図18(3)で示した工程で導入された不純物によって形成される。したがって、ソース側、ドレイン側とも、エクステンション領域25、26の直列抵抗が若干高くなるが、工程が少ない分、より低い製造コストで、本発明の効果を得ることができる。
次に、このように作製されたMOSFETにおける本発明の効果を、図23〜図36に示すシミュレーション結果を用いて説明する。
図23(1)に示したMOS構造は、本発明の効果確認のために用いた本発明の非対称構造のMOSFETのシミュレーション構造である。すなわち、半導体領域10には、ゲート絶縁膜21を挟んでゲート電極22と第1半導体面11内でオーバーラップするようにソース不純物領域23が形成されている。さらに上記第2半導体面12の直下の半導体領域10には、ドレイン不純物領域24が形成されている。したがって、ソース不純物領域23とドレイン不純物領域24とがゲート電極22に対して非対称に形成されている。以下、この構造を本発明構造という。
また、図23(2)に示したMOS構造は、従来の対称構造のMOSFETのシミュレーション構造である。すなわち、半導体領域10に形成されるソース不純物領域23とドレイン不純物領域24とがゲート電極22に対して対称に形成されている。以下、この構造を従来構造という。
この図23には、ゲートを中心としたMOSFETの要部断面のみを示した。この図23に示されていないその他の構造パラメータは、表1に記載した。表1に記載されているパラメータは、それぞれの構造に対して、オン電流としきい値電圧のロールオフ特性とで最適化した結果である。
次に、ゼロバイアス時における、本発明構造のキャリア濃度分布を図24に、従来構造のキャリア濃度分布を図25に示した。
図24、図25に示すように、ゲート平坦部のソース端では、いずれの構造においても、エクステンション領域16の中性領域がゲート電極22の下に達するように伸びており、適当なオーバーラップ領域27が形成されているのがわかる。一方、ドレイン端では、従来構造ではソース端と同じエクステンション領域26の中性領域がゲート電極22直下に形成されているのに対し、本発明構造では、中性領域がドレイン端より高い位置で終わっており、ドレイン端は空乏層の中に位置していることがわかる。
次に、本発明構造のI−V特性のエクステンション濃度依存性と、従来構造のI−V特性のエクステンション濃度依存性を図26、図27に示した。図26はしきい値電圧とオン電流の変化を示し、図27はサブスレッショルド傾斜の変化の拡大図を示している。以下、図26〜図33において、縦軸のVTはしきい値電圧、Sはサブスレッショルド、Ionはオン電流を示し、図26、図27において、横軸のNEXはエクステンション領域の不純物濃度を示す。また、図26〜図33において、実線が本発明構造を示し、点線が従来構造を示す。
図26に示すように、いずれの構造においても、エクステンション不純物濃度の増加に伴ってオン電流の増加としきい値電圧の低下、およびサブスレッショルド傾斜の劣化が起きている。しかしながら、本発明構造では、6×1019cm-3以上の濃度領域で、従来構造より高い電流駆動能力を有していることがわかる。また、しきい値電圧の低下とスロープの劣化が小さいため、この領域におけるプロセスマージンが大きく、かつ低リークであることが分かる。
次に、本発明構造のI−V特性のゲート長依存性と、従来構造のI−V特性のゲート長依存性を図28、図29に示した。図28はしきい値電圧とオン電流の変化を示し、図29はサブスレッショルド傾斜の変化の拡大図を示している。なお、図28、図29において、横軸はゲート長を示している。
図28、図29に示すように、本発明構造と従来構造とは、サブスレッショルド傾斜では大きな差異はみられないものの、本発明構造は、従来構造よりゲート長に対するしきい値電圧の変化が小さく、ゲート長に対するプロセス変動余裕が大きいこと、また電流駆動能力の劣化が小さいことがわかる。
次に、本発明構造のI−V特性のドレイン側エクステンションの接合深さ依存性と、従来構造のI−V特性のドレイン側エクステンションの接合深さ依存性を図30、図31に示した。図30はしきい値電圧とオン電流の変化を示し、図31はサブスレッショルド傾斜の変化の拡大図を示している。なお、図30、図31において、横軸はドレイン側エクステンションの接合深さを示している。
図30、図31に示すように、本発明構造は、ドレイン側エクステンションの接合深さXj<0nmの領域で、従来構造より広い領域で、従来構造より電流駆動能力が高く、しきい値電圧の接合深さに対する感度が低く、かつ従来構造と同等の良好なサブスレッショルド傾斜を有していることがわかる。
次に、本発明構造のI−V特性のソース側エクステンションの接合深さ依存性と、従来構造のI−V特性のソース側エクステンションの接合深さ依存性を図32、図33に示した。図32はしきい値電圧とオン電流の変化を示し、図33はサブスレッショルド傾斜の変化を示している。なお、図32、図33において、横軸はソース側エクステンションの接合深さを示している。
図32、図33に示すように、本発明構造は、広い範囲で、従来構造より電流駆動能力が高く、サブスレッショルド傾斜が小さく、かつしきい値電圧の劣化が小さいことがわかる。
次に、本発明構造のC−V特性と、従来構造のC−V特性を図34に示した。図34はゲート幅を1μmとしたときのゲート容量のゲート電圧依存性を示している。図34では、縦軸にゲート容量を示し、横軸にゲート電圧を示す。
図34に示すように、本発明構造のゲート容量と従来構造のゲート容量は、ほぼ同等である。したがって、上記の結果を考慮すると、本発明構造は、従来構造より、より広いプロセス変動範囲で、CV/Iで測った動作速度が高いことが分かる。
上記の比較結果を表2にまとめた。
表2に示すように、電流駆動能力とプロセスマージンで、本発明構造が従来構造より優れており、ゲート容量ではほぼ同等である。したがって、本発明構造は、高速動作に適しており、より低廉な製造装置で、歩留まり良く製造可能であることが分かる。
また、応力や面方位選択を用いた移動度向上技術との親和性が高く、かつ、ゲート長やソース・ドレイン接合深さの製造マージンが広く、安価に歩留まり良く製造することができる。
上記本発明の半導体装置の製造方法で形成されるMOSFETは、図35、図36の回路図に示すようなスタティックランダムアクセスメモリ(SRAM)に適用することができる。
図35に示す回路図は、本発明の半導体装置1〜5のMOSFETを用いたスタティックランダムアクセスメモリ(SRAM)セルである。各MOSFETのソース側(オーバーラップ領域を有する側)をSという記号で示し、ドレイン側(エクステンションの接合が浅い側)をDという記号で示す。
図35に示すように、ソース・ドレインの配置を与えることにより、動作性能、静的消費電力、およびセルサイズの間のトレードオフを向上させることができる。これを以下に説明する。
一般に、6トランジスタSRAMセル(6T−SRAM)においては、次の手順でデータ読み出しが行われる。ここでは、Q =1とする。図35のビット線はBIT、BIT ̄と記し、接点はQ、Q ̄と表記した。なお、BIT ̄、Q ̄は、以下の(1)式、(2)式で表したのと等価である。
(1)ビット線BITとBIT ̄が、両方ともハイレベルにプリチャージされる。(2)ワード線Wがハイレベルレベルになり、トランジスタM5とトランジスタM6がターンオンする。(3)トランジスタM5を通して接点Q ̄の電位がビット線BIT ̄に、トランジスタM6を通して接点Qの電位がビット線BITに伝播する。ビット線BITの電位は、接点Qがハイレベルであるから変化しない。一方、ビット線BIT ̄の電位は、接点Q ̄がローレベルであるため、ビット線BIT ̄上の電荷がトランジスタM5とトランジスタM1を通してディスチャージされるので低下する。(4)この結果生じるビット線BITとビット線BIT ̄の電位差をセンスアンプが検出し、セルの状態が読み出される。
ここで、トランジスタM5の駆動力がトランジスタM1よりも強いと、ビット線BIT ̄によって接点Q ̄の電位がトランジスタM3−トランジスタM4の状態変化を起こす電位まで上昇し、「1」が書き込まれてしまう。これを防ぐため、トランジスタM1の駆動力がトランジスタM5よりも大きくなるように、トランジスタM1のW/L比を大きく設定する。すなわち、CR=(W1/L1)/(W5/L5)とすると、CRは、例えば1.2以上でなければならない。トランジスタM5を最小寸法で設計すると、トランジスタM1はトランジスタM5より大きなゲート幅に設定される。
ところが、本発明のトランジスタを図35のような配置で用いた場合、ビット線を高電位側としたときのトランジスタM5のしきい値電圧は、前述のコーナー効果によって、M1のしきい値電圧よりも高くなる。このしきい値電圧差によって、ビット線BIT ̄からトランジスタM5−トランジスタM1を通してディスチャージが起きるときのトランジスタM5の駆動力は、トランジスタM1よりも低くなるから、トランジスタM1のW/L比をトランジスタM5より大きくする必要はない。よって、トランジスタM1(および、トランジスタM3)は従来より小さなトランジスタで構成することができる。
一方、データの書き込みは、次のように行われる。ここでは、Qに「0」を書き込む場合について述べる。
(1)ビット線BITがローレベルに設定され、ビット線BIT ̄がハイレベルに設定される。(2)ワード線Wがハイレベルレベルに設定され、トランジスタM5とトランジスタM6がターンオンする。(3)接点Q ̄の電位は、ビット線BITからの充電によって上昇する。しかし、上述のとおり、読み出し時の誤書き込みを防ぐためにトランジスタM5の駆動力をトランジスタM1より下げてあるために、接点Q ̄の電位でトランジスタM3−トランジスタM4の状態変化は起きない。(4)したがって、状態変化は、接点Qからビット線BITへのトランジスタM4−トランジスタM6を通しての放電によって接点Qの電位が低下することによるトランジスタM1−トランジスタM2の状態変化で起きなければならない。そのために、トランジスタM4の駆動力は、トランジスタM6に対してある程度以下でなければならない。従来の対称なトランジスタだけで6T−SRAMを構成した場合、上記(4)により、トランジスタM6に対してトランジスタM4をある程度の大きさ以下に設計する必要がある。
PR=(W4/L4)/(W6/L6)とすると、PRは、例えば1.8以下でなければならない。これについてトランジスタM6を基準に考えなおすと、トランジスタM6の駆動力は、トランジスタM4の駆動力に対してある程度より高いことが求められる。
ここで、図35に示した構成を考えると、接点Qからビット線BITへの放電において、トランジスタM6は、ソース側が低電位となる。したがって、トランジスタM6はこの方向の電流に対し、低いしきい値電圧と高い駆動力を有することになり、高速な書き込みが可能となっている。
このように、本発明のトランジスタを用いて、図35に示したように6T−SRAMを構成した場合、トランスファーゲートM5、M6の駆動力としきい値電圧の非対称性が、読み出し時には誤書き込みを防止するように働き、書き込み時には、接点Qからビット線BITへの放電時定数を短くするように働く。この結果、トランジスタM5、M6に対してトランジスタM1、M3、M2、M4を従来より小さく設計することができる。
さらに、図36に示すように、トランジスタM2、M4のトランジスタの向きを選ぶことにより、保持状態でのトランジスタM2、M4のしきい値電圧が上昇し、リーク電流が低下するため、静的な消費電力を低減することができる。