JPH0521762A - 電界効果型トランジスタを備えた半導体装置およびその製造方法 - Google Patents
電界効果型トランジスタを備えた半導体装置およびその製造方法Info
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- JPH0521762A JPH0521762A JP3169721A JP16972191A JPH0521762A JP H0521762 A JPH0521762 A JP H0521762A JP 3169721 A JP3169721 A JP 3169721A JP 16972191 A JP16972191 A JP 16972191A JP H0521762 A JPH0521762 A JP H0521762A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/772—Field effect transistors
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- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
Abstract
(57)【要約】
【目的】 ＳＯＩ−ＭＯＳトランジスタにおいて衝突電
離によって生じた正孔をチャネル領域から除去し、ソー
ス・ドレイン間耐圧を向上させる。 【構成】 ＳＯＩ−ＭＯＳトランジスタのチャネル領域
４はｐ型シリコン層から形成される。ドレイン領域８は
ｎ型シリコン層から形成される。チャネル領域４と隣接
するソース領域７はｎ型ゲルマニウム層から形成され
る。ゲルマニウムの禁制帯幅はシリコンの禁制帯幅より
も小さい。
離によって生じた正孔をチャネル領域から除去し、ソー
ス・ドレイン間耐圧を向上させる。 【構成】 ＳＯＩ−ＭＯＳトランジスタのチャネル領域
４はｐ型シリコン層から形成される。ドレイン領域８は
ｎ型シリコン層から形成される。チャネル領域４と隣接
するソース領域７はｎ型ゲルマニウム層から形成され
る。ゲルマニウムの禁制帯幅はシリコンの禁制帯幅より
も小さい。
Description
【０００１】
【産業上の利用分野】この発明は、一般的に電界効果型
トランジスタを備えた半導体装置およびその製造方法に
関し、特に、絶縁基板上に形成された半導体層内にソー
ス、ドレインおよびチャネル領域を有する電界効果型ト
ランジスタを備えた半導体装置｛ＳＯＩ−ＭＯＳ（Ｓｉ
ｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｔｏｒ）｝およびその
製造方法に関するものである。
トランジスタを備えた半導体装置およびその製造方法に
関し、特に、絶縁基板上に形成された半導体層内にソー
ス、ドレインおよびチャネル領域を有する電界効果型ト
ランジスタを備えた半導体装置｛ＳＯＩ−ＭＯＳ（Ｓｉ
ｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｔｏｒ）｝およびその
製造方法に関するものである。
【０００２】
【従来の技術】一般に、シリコンなどの半導体基板の表
面にソース、ドレイン領域が形成された電界効果型トラ
ンジスタは、バルクＭＯＳと呼ばれる。これに対する電
界効果型トランジスタの構造として、サファイアなどの
絶縁性基板上や絶縁性薄膜上のシリコン薄膜中にソー
ス、ドレイン、チャネル領域が形成されたＳＯＩ−ＭＯ
Ｓ構造がある。
面にソース、ドレイン領域が形成された電界効果型トラ
ンジスタは、バルクＭＯＳと呼ばれる。これに対する電
界効果型トランジスタの構造として、サファイアなどの
絶縁性基板上や絶縁性薄膜上のシリコン薄膜中にソー
ス、ドレイン、チャネル領域が形成されたＳＯＩ−ＭＯ
Ｓ構造がある。
【０００３】図１９は、従来の一般的なＳＯＩ−ＭＯＳ
トランジスタを示す平面図（Ａ）と断面図（Ｂ）であ
る。（Ｂ）に示される断面は（Ａ）のＢ−Ｂ線に沿う断
面に対応する。図１９を参照して、基板１の上に絶縁膜
２が形成されている。絶縁膜２の上には島状のシリコン
半導体膜３が形成されている。この半導体膜３には、低
濃度にｐ型不純物を含むチャネル領域４が形成されてい
る。高濃度にｎ型不純物を含むソース領域１２とドレイ
ン領域８とが、それぞれチャネル領域４の一方側と他方
側に接して形成されている。チャネル領域４の上にはゲ
ート絶縁膜５が形成されている。ゲート絶縁膜５の上に
はゲート電極６が形成されている。半導体膜３とゲート
電極６は層間絶縁膜９によって被覆されている。層間絶
縁膜９にはコンタクトホール１０が設けられる。各コン
タクトホール１０を通じてソース領域１２とドレイン領
域８に接触するように導電層１１が形成されている。
トランジスタを示す平面図（Ａ）と断面図（Ｂ）であ
る。（Ｂ）に示される断面は（Ａ）のＢ−Ｂ線に沿う断
面に対応する。図１９を参照して、基板１の上に絶縁膜
２が形成されている。絶縁膜２の上には島状のシリコン
半導体膜３が形成されている。この半導体膜３には、低
濃度にｐ型不純物を含むチャネル領域４が形成されてい
る。高濃度にｎ型不純物を含むソース領域１２とドレイ
ン領域８とが、それぞれチャネル領域４の一方側と他方
側に接して形成されている。チャネル領域４の上にはゲ
ート絶縁膜５が形成されている。ゲート絶縁膜５の上に
はゲート電極６が形成されている。半導体膜３とゲート
電極６は層間絶縁膜９によって被覆されている。層間絶
縁膜９にはコンタクトホール１０が設けられる。各コン
タクトホール１０を通じてソース領域１２とドレイン領
域８に接触するように導電層１１が形成されている。
【０００４】以上のように構成された従来のＳＯＩ−Ｍ
ＯＳトランジスタの動作について説明する。
ＯＳトランジスタの動作について説明する。
【０００５】ゲート電極６に正の電圧を印加すると、ゲ
ート電極絶縁膜５の近傍でチャネル領域４の上部にｎ型
キャリアとしての電子が誘引される。これにより、電子
が誘引された領域はソース領域１２とドレイン領域８と
同じｎ型に反転させられる。その結果、ソース領域１２
とドレイン領域８との間に電流が流れることが可能とな
る。ゲート電圧によって誘引された電子は、ソース領域
１２とドレイン領域８とに印加される電圧の差によって
ソース領域１２からドレイン領域８へと移動する。すな
わち、ドレイン領域８からソース領域１２へと電流が流
れる。誘引される電子の密度はゲート電極６に印加する
電圧によって変化する。そのため、チャネル領域４を流
れる電流をゲート電圧によって制御することができる。
ート電極絶縁膜５の近傍でチャネル領域４の上部にｎ型
キャリアとしての電子が誘引される。これにより、電子
が誘引された領域はソース領域１２とドレイン領域８と
同じｎ型に反転させられる。その結果、ソース領域１２
とドレイン領域８との間に電流が流れることが可能とな
る。ゲート電圧によって誘引された電子は、ソース領域
１２とドレイン領域８とに印加される電圧の差によって
ソース領域１２からドレイン領域８へと移動する。すな
わち、ドレイン領域８からソース領域１２へと電流が流
れる。誘引される電子の密度はゲート電極６に印加する
電圧によって変化する。そのため、チャネル領域４を流
れる電流をゲート電圧によって制御することができる。
【０００６】以上のようなＳＯＩ−ＭＯＳトランジスタ
の動作において以下の問題が発生する。図２０は、従来
のＳＯＩ−ＭＯＳトランジスタにおいてトランジスタが
破壊されるメカニズムを模式的に示す断面図である。図
２０を参照して、ソースとドレインとの間に電位差を与
え、ゲートに正の電圧を印加してＳＯＩ−ＭＯＳトラン
ジスタを動作状態にする。このとき、ドレイン電圧を増
加させていくと、チャネル方向の電界がドレイン近傍に
おいて著しく大きくなる。そのため、ソース領域からチ
ャネル領域内に注入される電子（図２０のａ）は、この
強い電界により加速され、容易に高いエネルギ状態とな
る。この高いエネルギ状態の電子は、図２０に示される
ようにドレイン領域の端部近傍においてシリコンの格子
と衝突し、雪崩的に多量の電子−正孔対を発生させる。
この衝突電離（インパクトイオン化；図２０のｂ）によ
って発生した電子と正孔のうち、電子は高いドレイン電
界に引き寄せられることにより、ドレイン領域に流入
し、ドレイン電流の一部となる。発生した正孔はドレイ
ン電界によって逆に押し戻されることにより、チャネル
領域下の空乏層またはソース領域近傍のチャネル領域下
部に流れ込み、集まる（図２０のｃ）。このような現象
は、チャネル長の短いＭＯＳトランジスタだけではな
く、比較的チャネル長の長いＭＯＳトランジスタにおい
ても観察される。特に、短いチャネル長を有するＭＯＳ
トランジスタにおいては、長いチャネル長を有するＭＯ
Ｓトランジスタに比べて圧倒的に多数の電子−正孔対が
発生する。
の動作において以下の問題が発生する。図２０は、従来
のＳＯＩ−ＭＯＳトランジスタにおいてトランジスタが
破壊されるメカニズムを模式的に示す断面図である。図
２０を参照して、ソースとドレインとの間に電位差を与
え、ゲートに正の電圧を印加してＳＯＩ−ＭＯＳトラン
ジスタを動作状態にする。このとき、ドレイン電圧を増
加させていくと、チャネル方向の電界がドレイン近傍に
おいて著しく大きくなる。そのため、ソース領域からチ
ャネル領域内に注入される電子（図２０のａ）は、この
強い電界により加速され、容易に高いエネルギ状態とな
る。この高いエネルギ状態の電子は、図２０に示される
ようにドレイン領域の端部近傍においてシリコンの格子
と衝突し、雪崩的に多量の電子−正孔対を発生させる。
この衝突電離（インパクトイオン化；図２０のｂ）によ
って発生した電子と正孔のうち、電子は高いドレイン電
界に引き寄せられることにより、ドレイン領域に流入
し、ドレイン電流の一部となる。発生した正孔はドレイ
ン電界によって逆に押し戻されることにより、チャネル
領域下の空乏層またはソース領域近傍のチャネル領域下
部に流れ込み、集まる（図２０のｃ）。このような現象
は、チャネル長の短いＭＯＳトランジスタだけではな
く、比較的チャネル長の長いＭＯＳトランジスタにおい
ても観察される。特に、短いチャネル長を有するＭＯＳ
トランジスタにおいては、長いチャネル長を有するＭＯ
Ｓトランジスタに比べて圧倒的に多数の電子−正孔対が
発生する。
【０００７】このように衝突電離によって発生した正孔
はチャネル領域の下部に流入し、蓄積されると、チャネ
ル領域の電位が上昇する。これにより、ＭＯＳトランジ
スタのしきい値電圧が下がる。この結果、図２１に示さ
れるように、ドレイン電流対ドレイン電圧特性において
キンク効果が起こる。キンク効果とは、ドレイン電圧を
増加させていくと、ドレイン電流がほぼ一定の値に飽和
せず、急激に増加する現象をいう。たとえば、ｎチャネ
ル型ＭＯＳトランジスタの場合では、ドレイン電圧を増
加させていくと、チャネルキャリアのインパクトイオン
化等によって発生した電子−正孔対のうち、正孔がチャ
ネル領域に蓄積し、チャネル領域を正にバイアスさせる
ことにより、しきい値電圧が降下する。その結果、ドレ
イン電流が急激に増加する。このドレイン電流をドレイ
ン電圧に対してプロットすると、大電流領域にキンクが
生ずることから、この現象はキンク効果と呼ばれる。こ
のキンク効果は、たとえばＪＥＮＯ ＴＩＨＡＮＹＩ
ａｎｄ ＨＥＩＮＲＩＣＨＳＣＨＬＯＴＴＥＲＥＲ“Ｐ
ｒｏｐｅｒｔｉｅｓ ｏｆ ＥＳＦＩ ＭＯＳＴｒａｎ
ｓｉｓｔｏｒｓ Ｄｕｅ ｔｏ ｔｈｅ Ｆｌｏａｔｉ
ｎｇ Ｓｕｂｓｔｒａｔｅ ａｎｄ ｔｈｅ Ｆｉｎｉ
ｔｅ Ｖｏｌｕｍｅ”ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯ
ＮＳ ｏｎ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ，ＶＯ
Ｌ．ＥＤ−２２， Ｎｏ．１１，ｐｐ．１０１７〜１０
２３ ＮＯＶＥＭＢＥＲ １９７５において詳細に述べ
られている。
はチャネル領域の下部に流入し、蓄積されると、チャネ
ル領域の電位が上昇する。これにより、ＭＯＳトランジ
スタのしきい値電圧が下がる。この結果、図２１に示さ
れるように、ドレイン電流対ドレイン電圧特性において
キンク効果が起こる。キンク効果とは、ドレイン電圧を
増加させていくと、ドレイン電流がほぼ一定の値に飽和
せず、急激に増加する現象をいう。たとえば、ｎチャネ
ル型ＭＯＳトランジスタの場合では、ドレイン電圧を増
加させていくと、チャネルキャリアのインパクトイオン
化等によって発生した電子−正孔対のうち、正孔がチャ
ネル領域に蓄積し、チャネル領域を正にバイアスさせる
ことにより、しきい値電圧が降下する。その結果、ドレ
イン電流が急激に増加する。このドレイン電流をドレイ
ン電圧に対してプロットすると、大電流領域にキンクが
生ずることから、この現象はキンク効果と呼ばれる。こ
のキンク効果は、たとえばＪＥＮＯ ＴＩＨＡＮＹＩ
ａｎｄ ＨＥＩＮＲＩＣＨＳＣＨＬＯＴＴＥＲＥＲ“Ｐ
ｒｏｐｅｒｔｉｅｓ ｏｆ ＥＳＦＩ ＭＯＳＴｒａｎ
ｓｉｓｔｏｒｓ Ｄｕｅ ｔｏ ｔｈｅ Ｆｌｏａｔｉ
ｎｇ Ｓｕｂｓｔｒａｔｅ ａｎｄ ｔｈｅ Ｆｉｎｉ
ｔｅ Ｖｏｌｕｍｅ”ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯ
ＮＳ ｏｎ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ，ＶＯ
Ｌ．ＥＤ−２２， Ｎｏ．１１，ｐｐ．１０１７〜１０
２３ ＮＯＶＥＭＢＥＲ １９７５において詳細に述べ
られている。
【０００８】上記のように衝突電離によって発生した正
孔はチャネル領域の下部に蓄積されると、その蓄積され
た正孔によってチャネル領域やソース領域近傍の電位が
さらに増加する。これにより、チャネル領域とソース領
域との間の電位差が低下する。このようにソース領域近
傍の電位障壁が低下すると、ソース領域からチャネル領
域へ多くの電子が注入されることになる。これにより、
衝突電離がますます顕著になるため、より多くの電子−
正孔対が発生する。発生した正孔は、さらにソース領域
近傍の電位障壁を下げ、ソース領域から注入される電子
をますます増加させる。このようにして、ついには、Ｍ
ＯＳトランジスタが降伏に至る。
孔はチャネル領域の下部に蓄積されると、その蓄積され
た正孔によってチャネル領域やソース領域近傍の電位が
さらに増加する。これにより、チャネル領域とソース領
域との間の電位差が低下する。このようにソース領域近
傍の電位障壁が低下すると、ソース領域からチャネル領
域へ多くの電子が注入されることになる。これにより、
衝突電離がますます顕著になるため、より多くの電子−
正孔対が発生する。発生した正孔は、さらにソース領域
近傍の電位障壁を下げ、ソース領域から注入される電子
をますます増加させる。このようにして、ついには、Ｍ
ＯＳトランジスタが降伏に至る。
【０００９】ＳＯＩ−ＭＯＳ構造では、ＭＯＳトランジ
スタが絶縁性の基板や膜の上に形成されているために、
ＭＯＳトランジスタの基板領域（チャネル領域）が電気
的に浮遊状態になっている。このため、上述のように、
ドレイン電圧を増加させていくと、チャネルキャリアの
インパクトイオン化によって発生した電子−正孔対のう
ち、ｎチャネル型ＭＯＳトランジスタの場合についてい
えば、正孔が基板領域にたまり、基板領域を正にバイア
スさせ、しきい値電圧を降下させ、その結果、ドレイン
電流が急に増加する。このようにＳＯＩ−ＭＯＳトラン
ジスタの基板領域の電位を不安定にさせる。この現象は
基板浮遊効果と呼ばれる。
スタが絶縁性の基板や膜の上に形成されているために、
ＭＯＳトランジスタの基板領域（チャネル領域）が電気
的に浮遊状態になっている。このため、上述のように、
ドレイン電圧を増加させていくと、チャネルキャリアの
インパクトイオン化によって発生した電子−正孔対のう
ち、ｎチャネル型ＭＯＳトランジスタの場合についてい
えば、正孔が基板領域にたまり、基板領域を正にバイア
スさせ、しきい値電圧を降下させ、その結果、ドレイン
電流が急に増加する。このようにＳＯＩ−ＭＯＳトラン
ジスタの基板領域の電位を不安定にさせる。この現象は
基板浮遊効果と呼ばれる。
【００１０】上述のように衝突電離によって発生した正
孔がチャネル領域の下部に蓄積される現象は半導体のエ
ネルギ帯を示す図（バンド・ダイヤグラム）を用いても
説明され得る。まず、図２２を参照して、バンド図につ
いて概略的に説明する。固体中の電子はいかなるエネル
ギ準位をも取り得ることができるわけではない。固体中
の電子が存在し得るエネルギ範囲として許容帯がある。
一方、固体中の電子が存在し得ないエネルギ範囲として
禁制帯がある。許容帯と禁制帯の構造は、対象となる物
質を構成する原子の種類と配置によって異なる。たとえ
ば、シリコンやゲルマニウムの単結晶は正四面体の原子
配置を有する。このような半導体の単結晶は、電子によ
って完全に満たされた許容帯（価電子帯）の上に禁制帯
を介して、絶対零度においては電子がまったく存在しな
い空の許容帯（伝導帯）を有する。この構造は図２２の
（Ａ）に示される。価電子帯の上に禁制帯幅（バンド・
ギャップ）Ｅg だけ上のエネルギ準位に伝導体が存在す
る。絶対零度（Ｔ＝０Ｋ）においては、上記のような半
導体中の電子は通常、電気伝導に預かることができず、
絶縁体である。
孔がチャネル領域の下部に蓄積される現象は半導体のエ
ネルギ帯を示す図（バンド・ダイヤグラム）を用いても
説明され得る。まず、図２２を参照して、バンド図につ
いて概略的に説明する。固体中の電子はいかなるエネル
ギ準位をも取り得ることができるわけではない。固体中
の電子が存在し得るエネルギ範囲として許容帯がある。
一方、固体中の電子が存在し得ないエネルギ範囲として
禁制帯がある。許容帯と禁制帯の構造は、対象となる物
質を構成する原子の種類と配置によって異なる。たとえ
ば、シリコンやゲルマニウムの単結晶は正四面体の原子
配置を有する。このような半導体の単結晶は、電子によ
って完全に満たされた許容帯（価電子帯）の上に禁制帯
を介して、絶対零度においては電子がまったく存在しな
い空の許容帯（伝導帯）を有する。この構造は図２２の
（Ａ）に示される。価電子帯の上に禁制帯幅（バンド・
ギャップ）Ｅg だけ上のエネルギ準位に伝導体が存在す
る。絶対零度（Ｔ＝０Ｋ）においては、上記のような半
導体中の電子は通常、電気伝導に預かることができず、
絶縁体である。
【００１１】しかしながら、禁制帯幅Ｅg が有限値（数
ｅＶ）であるため、絶対零度以外では熱的作用により、
完全に満たされた価電子帯の電子が禁制帯上の伝導帯に
励起される。この状態は図２２の（Ｂ）に示される。こ
の励起された電子は禁制帯上の伝導帯において比較的自
由に運動することができる。そのため、この励起された
電子は電気伝導に預かることができる。また、禁制帯下
の価電子帯においても電子が不足するため、電子不足状
態の移動、すなわち正孔の移動が可能になる。
ｅＶ）であるため、絶対零度以外では熱的作用により、
完全に満たされた価電子帯の電子が禁制帯上の伝導帯に
励起される。この状態は図２２の（Ｂ）に示される。こ
の励起された電子は禁制帯上の伝導帯において比較的自
由に運動することができる。そのため、この励起された
電子は電気伝導に預かることができる。また、禁制帯下
の価電子帯においても電子が不足するため、電子不足状
態の移動、すなわち正孔の移動が可能になる。
【００１２】上述のように、半導体の電気伝導は、禁制
帯上の許容帯としての伝導帯に励起された電子の移動
と、禁制帯下の許容帯としての価電子帯における正孔の
移動とによるものである。禁制帯幅Ｅg の値は物質によ
って異なり、たとえばシリコン（Ｓｉ）は１．１ｅＶ、
ゲルマニウム（Ｇｅ）は０．６６ｅＶ、インジウムリン
（ＩｎＰ）は１．２７ｅＶ、ガリウムリン（ＧａＰ）は
２．２５ｅＶ、ガリウムひ素（ＧａＡｓ）は１．４３ｅ
Ｖである。
帯上の許容帯としての伝導帯に励起された電子の移動
と、禁制帯下の許容帯としての価電子帯における正孔の
移動とによるものである。禁制帯幅Ｅg の値は物質によ
って異なり、たとえばシリコン（Ｓｉ）は１．１ｅＶ、
ゲルマニウム（Ｇｅ）は０．６６ｅＶ、インジウムリン
（ＩｎＰ）は１．２７ｅＶ、ガリウムリン（ＧａＰ）は
２．２５ｅＶ、ガリウムひ素（ＧａＡｓ）は１．４３ｅ
Ｖである。
【００１３】禁制帯中にエネルギ準位を形成する不純物
を半導体に添加すると、禁制帯上の伝導帯の電子密度や
禁制帯下の価電子帯の正孔密度を制御することができ
る。
を半導体に添加すると、禁制帯上の伝導帯の電子密度や
禁制帯下の価電子帯の正孔密度を制御することができ
る。
【００１４】たとえば、シリコン中にホウ素を添加する
と、ホウ素は、シリコンの電子で完全に満たされた価電
子帯の上に０．０４５ｅＶだけ高いエネルギ準位を形成
する。ホウ素は３価であり、シリコンの４価に対して価
電子が１個少ないため、熱的作用によって電子は禁制帯
下の価電子帯からホウ素のエネルギ準位へ０．０４５ｅ
Ｖだけ容易に励起される。これにより、禁制帯下の価電
子帯には多数の電子不足状態、すなわち正孔が生ずる。
この状態は図２２の（Ｃ）に示される。この正孔の密度
は、添加する不純物の量によって制御することができ
る。
と、ホウ素は、シリコンの電子で完全に満たされた価電
子帯の上に０．０４５ｅＶだけ高いエネルギ準位を形成
する。ホウ素は３価であり、シリコンの４価に対して価
電子が１個少ないため、熱的作用によって電子は禁制帯
下の価電子帯からホウ素のエネルギ準位へ０．０４５ｅ
Ｖだけ容易に励起される。これにより、禁制帯下の価電
子帯には多数の電子不足状態、すなわち正孔が生ずる。
この状態は図２２の（Ｃ）に示される。この正孔の密度
は、添加する不純物の量によって制御することができ
る。
【００１５】また、たとえば、ゲルマニウム中にひ素を
添加すると、ひ素はゲルマニウムの伝導帯の下に０．０
１３ｅＶだけ低いエネルギ準位を形成する。この場合、
ひ素は５価であり、ゲルマニウムの４価に対して価電子
が１個多いため、熱的作用によって電子はひ素のエネル
ギ準位から禁制帯上の伝導帯へ０．０１３ｅＶだけ容易
に励起される。これにより、禁制帯上の伝導帯に多数の
電子が生ずる。この状態は図２２の（Ｄ）に示される。
この電子の密度は、添加する不純物の量によって制御す
ることができる。
添加すると、ひ素はゲルマニウムの伝導帯の下に０．０
１３ｅＶだけ低いエネルギ準位を形成する。この場合、
ひ素は５価であり、ゲルマニウムの４価に対して価電子
が１個多いため、熱的作用によって電子はひ素のエネル
ギ準位から禁制帯上の伝導帯へ０．０１３ｅＶだけ容易
に励起される。これにより、禁制帯上の伝導帯に多数の
電子が生ずる。この状態は図２２の（Ｄ）に示される。
この電子の密度は、添加する不純物の量によって制御す
ることができる。
【００１６】なお、半導体に添加された不純物は半導体
の禁制帯下の価電子帯から電子を受け取ったり、禁制帯
上の伝導帯に電子を与える作用のみを行なう。
の禁制帯下の価電子帯から電子を受け取ったり、禁制帯
上の伝導帯に電子を与える作用のみを行なう。
【００１７】上記のように、たとえば、ホウ素が添加さ
れたシリコンはｐ型半導体と呼ばれる。また、ひ素が添
加されたゲルマニウムはｎ型半導体と呼ばれる。ｐ型半
導体のエネルギ帯は図２２の（Ｅ）に示され、ｎ型半導
体のエネルギ帯は図２２の（Ｆ）に示される。半導体中
において電子の存在確率が１／２になるエネルギ準位は
フェルミレベルＥF と定義される。不純物を含まない半
導体においてはフェルミレベルは禁制帯のほぼ中央に位
置する。しかし、ホウ素などのｐ型不純物を添加した場
合には、全体的に電子が不足するため、図２２の（Ｅ）
に示されるようにフェルミレベルＥF は禁制帯下の価電
子帯側に移動する。また、ひ素などのｎ型不純物を添加
した場合には、全体的に電子が多くなるため、フェルミ
レベルＥ F は禁制帯上の伝導帯側に移動する。
れたシリコンはｐ型半導体と呼ばれる。また、ひ素が添
加されたゲルマニウムはｎ型半導体と呼ばれる。ｐ型半
導体のエネルギ帯は図２２の（Ｅ）に示され、ｎ型半導
体のエネルギ帯は図２２の（Ｆ）に示される。半導体中
において電子の存在確率が１／２になるエネルギ準位は
フェルミレベルＥF と定義される。不純物を含まない半
導体においてはフェルミレベルは禁制帯のほぼ中央に位
置する。しかし、ホウ素などのｐ型不純物を添加した場
合には、全体的に電子が不足するため、図２２の（Ｅ）
に示されるようにフェルミレベルＥF は禁制帯下の価電
子帯側に移動する。また、ひ素などのｎ型不純物を添加
した場合には、全体的に電子が多くなるため、フェルミ
レベルＥ F は禁制帯上の伝導帯側に移動する。
【００１８】上述のようなエネルギ帯を有するｐ型半導
体とｎ型半導体とによってｐｎ接合を形成すると、図２
３に示されるようなエネルギ帯が得られる。図２３は、
シリコン中にそれぞれｎ+ 領域とｐ- 領域が形成された
場合のｐｎ接合のバンド図を示している。このとき、熱
的に平衡な状態であるので、フェルミレベルＥF はｐｎ
接合全体で同一でなければならない。そのため、図２３
に示されるようにｐｎ接合の境界領域ｘn ，ｘp におい
て、それぞれ伝導帯の最下端のエネルギ準位Ｅ C 、価電
子帯の最上端のエネルギ準位ＥV が曲がった形状を有す
る。
体とｎ型半導体とによってｐｎ接合を形成すると、図２
３に示されるようなエネルギ帯が得られる。図２３は、
シリコン中にそれぞれｎ+ 領域とｐ- 領域が形成された
場合のｐｎ接合のバンド図を示している。このとき、熱
的に平衡な状態であるので、フェルミレベルＥF はｐｎ
接合全体で同一でなければならない。そのため、図２３
に示されるようにｐｎ接合の境界領域ｘn ，ｘp におい
て、それぞれ伝導帯の最下端のエネルギ準位Ｅ C 、価電
子帯の最上端のエネルギ準位ＥV が曲がった形状を有す
る。
【００１９】今、図２３で示されるｐｎ接合において、
ｎ+ 領域が図１９のソース領域１２に対応し、ｐ- 領域
がチャネル領域４に対応して考えてみる。チャネル領域
の下部に存在する正孔は、チャネル領域とソース領域の
間の電位障壁Ｖb が存在するため、ソース領域に流れ込
むことができない。その結果、衝突電離によって発生し
た正孔はチャネル領域の下部に蓄積されるものと考えら
れる。
ｎ+ 領域が図１９のソース領域１２に対応し、ｐ- 領域
がチャネル領域４に対応して考えてみる。チャネル領域
の下部に存在する正孔は、チャネル領域とソース領域の
間の電位障壁Ｖb が存在するため、ソース領域に流れ込
むことができない。その結果、衝突電離によって発生し
た正孔はチャネル領域の下部に蓄積されるものと考えら
れる。
【００２０】
【発明が解決しようとする課題】従来のＳＯＩ−ＭＯＳ
トランジスタは以上のように構成されているので、衝突
電離によって発生した正孔がチャネル領域の下部に蓄積
される。そのため、チャネル領域の電位が上昇し、結果
的にはＭＯＳトランジスタのソース・ドレイン間の耐圧
が低下するという問題点があった。
トランジスタは以上のように構成されているので、衝突
電離によって発生した正孔がチャネル領域の下部に蓄積
される。そのため、チャネル領域の電位が上昇し、結果
的にはＭＯＳトランジスタのソース・ドレイン間の耐圧
が低下するという問題点があった。
【００２１】このソース・ドレイン間の耐圧の低下はＳ
ＯＩ−ＭＯＳ構造特有の基板浮遊効果に基づくものであ
る。また、図２３のバンド図に示されるようにソース領
域とチャネル領域との間の電位障壁Ｖb が大きいので、
チャネル領域の下部に蓄積された正孔を原理的に除去す
ることができないことが問題である。
ＯＩ−ＭＯＳ構造特有の基板浮遊効果に基づくものであ
る。また、図２３のバンド図に示されるようにソース領
域とチャネル領域との間の電位障壁Ｖb が大きいので、
チャネル領域の下部に蓄積された正孔を原理的に除去す
ることができないことが問題である。
【００２２】そこで、この発明の目的は上記のような問
題点を解消することであり、電界効果型トランジスタに
おいて衝突電離によって生じた正孔をチャネル領域から
原理的に除去することによって、ソース・ドレイン間の
耐圧を改善することである。
題点を解消することであり、電界効果型トランジスタに
おいて衝突電離によって生じた正孔をチャネル領域から
原理的に除去することによって、ソース・ドレイン間の
耐圧を改善することである。
【００２３】
【課題を解決するための手段】この発明の１つの局面に
従った電界効果型トランジスタを備えた半導体装置は、
第１導電型の半導体層と、第２導電型の第１と第２の不
純物領域と、ゲート電極とを備える。半導体層は、第１
の禁制帯幅を有する第１の半導体を含み、主表面を有す
る。第１と第２の不純物領域は、半導体層の主表面の一
部をチャネル面とするチャネル領域を規定するように、
半導体層内に互いに間隔を隔てて形成されている。ゲー
ト電極は、チャネル面の上に絶縁膜を介在して形成され
ている。少なくとも第１の不純物領域は、第１の禁制帯
幅よりも小さい第２の禁制帯幅を有する第２の半導体を
含む。
従った電界効果型トランジスタを備えた半導体装置は、
第１導電型の半導体層と、第２導電型の第１と第２の不
純物領域と、ゲート電極とを備える。半導体層は、第１
の禁制帯幅を有する第１の半導体を含み、主表面を有す
る。第１と第２の不純物領域は、半導体層の主表面の一
部をチャネル面とするチャネル領域を規定するように、
半導体層内に互いに間隔を隔てて形成されている。ゲー
ト電極は、チャネル面の上に絶縁膜を介在して形成され
ている。少なくとも第１の不純物領域は、第１の禁制帯
幅よりも小さい第２の禁制帯幅を有する第２の半導体を
含む。
【００２４】この発明のもう１つの局面に従った電界効
果型トランジスタを備えた半導体装置の製造方法によれ
ば、第１の禁制帯幅を有する第１の半導体を含む第１導
電型の半導体層が形成される。この半導体層の主表面上
にはゲート絶縁膜が形成される。半導体層内に１対の領
域が互いに間隔を隔てて形成されるように、１対の領域
の間でゲート絶縁膜の上にゲート電極が形成される。１
対の領域の一方に対応する半導体層の少なくとも一部
が、第１の禁制帯幅よりも小さい第２の禁制帯幅を有す
る第２の半導体によって置換される。ゲート電極をマス
クとして用いて半導体層に第２導電型の不純物を選択的
にドープすることにより、一方の領域に第１の不純物領
域と他方の領域に第２の不純物領域とが形成される。
果型トランジスタを備えた半導体装置の製造方法によれ
ば、第１の禁制帯幅を有する第１の半導体を含む第１導
電型の半導体層が形成される。この半導体層の主表面上
にはゲート絶縁膜が形成される。半導体層内に１対の領
域が互いに間隔を隔てて形成されるように、１対の領域
の間でゲート絶縁膜の上にゲート電極が形成される。１
対の領域の一方に対応する半導体層の少なくとも一部
が、第１の禁制帯幅よりも小さい第２の禁制帯幅を有す
る第２の半導体によって置換される。ゲート電極をマス
クとして用いて半導体層に第２導電型の不純物を選択的
にドープすることにより、一方の領域に第１の不純物領
域と他方の領域に第２の不純物領域とが形成される。
【００２５】
【作用】この発明においては、第１導電型のチャネル領
域は、第１の禁制帯幅を有する第１の半導体を含む。こ
のチャネル領域に隣接する第２導電型の第１の不純物領
域は、第１の禁制帯幅よりも小さい第２の禁制帯幅を有
する第２の半導体を含む。そのため、第１の不純物領域
とチャネル領域が同一の半導体から構成される場合に比
べて、第１の不純物領域とチャネル領域との間の境界領
域において価電子帯の電位障壁を小さくすることができ
る。これにより、衝突電離によって発生し、チャネル領
域の下部に蓄積された正孔が第１の不純物領域に容易に
拡散することができる。その結果、衝突電離によって生
じた正孔をチャネル領域から除去することができる。し
たがって、チャネル領域の電位を安定化させることがで
き、ＳＯＩ−ＭＯＳトランジスタのソース・ドレイン間
耐圧の低下を防止することができる。
域は、第１の禁制帯幅を有する第１の半導体を含む。こ
のチャネル領域に隣接する第２導電型の第１の不純物領
域は、第１の禁制帯幅よりも小さい第２の禁制帯幅を有
する第２の半導体を含む。そのため、第１の不純物領域
とチャネル領域が同一の半導体から構成される場合に比
べて、第１の不純物領域とチャネル領域との間の境界領
域において価電子帯の電位障壁を小さくすることができ
る。これにより、衝突電離によって発生し、チャネル領
域の下部に蓄積された正孔が第１の不純物領域に容易に
拡散することができる。その結果、衝突電離によって生
じた正孔をチャネル領域から除去することができる。し
たがって、チャネル領域の電位を安定化させることがで
き、ＳＯＩ−ＭＯＳトランジスタのソース・ドレイン間
耐圧の低下を防止することができる。
【００２６】
【実施例】図１は、この発明の一実施例によるＳＯＩ−
ＭＯＳトランジスタを示す平面図（Ａ）と断面図（Ｂ）
である。図１の（Ｂ）は（Ａ）のＢ−Ｂ線に沿う断面を
示す。図１を参照して、基板１の上にはシリコン酸化膜
等の絶縁膜２が形成されている。絶縁膜２の上には島状
の半導体膜３が形成されている。半導体膜３には、低濃
度にｐ型不純物を含むシリコン層からなるチャネル領域
４が形成されている。チャネル領域４の一方側と他方側
に隣接して高濃度にｎ型不純物を含むソース領域７とド
レイン領域８が形成されている。ソース領域７は、シリ
コンよりも小さい禁制帯幅を有するゲルマニウム層から
形成されている。ドレイン領域８はシリコン層から形成
されている。チャネル領域４の上にはゲート絶縁膜５が
形成されている。ゲート絶縁膜５の上にはゲート電極６
が形成されている。半導体膜３とゲート電極６は層間絶
縁膜９によって被覆されている。層間絶縁膜９にはコン
タクトホール１０が設けられている。各コンタクトホー
ル１０を通じてソース領域７とドレイン領域８のそれぞ
れに電気的に接触するように導電層１１が形成されてい
る。
ＭＯＳトランジスタを示す平面図（Ａ）と断面図（Ｂ）
である。図１の（Ｂ）は（Ａ）のＢ−Ｂ線に沿う断面を
示す。図１を参照して、基板１の上にはシリコン酸化膜
等の絶縁膜２が形成されている。絶縁膜２の上には島状
の半導体膜３が形成されている。半導体膜３には、低濃
度にｐ型不純物を含むシリコン層からなるチャネル領域
４が形成されている。チャネル領域４の一方側と他方側
に隣接して高濃度にｎ型不純物を含むソース領域７とド
レイン領域８が形成されている。ソース領域７は、シリ
コンよりも小さい禁制帯幅を有するゲルマニウム層から
形成されている。ドレイン領域８はシリコン層から形成
されている。チャネル領域４の上にはゲート絶縁膜５が
形成されている。ゲート絶縁膜５の上にはゲート電極６
が形成されている。半導体膜３とゲート電極６は層間絶
縁膜９によって被覆されている。層間絶縁膜９にはコン
タクトホール１０が設けられている。各コンタクトホー
ル１０を通じてソース領域７とドレイン領域８のそれぞ
れに電気的に接触するように導電層１１が形成されてい
る。
【００２７】以上のように構成されたＳＯＩ−ＭＯＳト
ランジスタの動作について説明する。ソース領域７とド
レイン領域８との間に電位差を与え、ゲート電極６に正
の電圧を印加してＳＯＩ−ＭＯＳトランジスタを動作状
態にする。このとき、ソース領域７とドレイン領域８と
の間の電位差によって生ずる電界によって電子はチャネ
ル領域４内で加速される。この電子はドレイン領域８の
近傍で衝突電離によって電子−正孔対を発生させる。発
生した電子はドレイン領域８に流れ込む。発生した正孔
はソース領域７の近傍でチャネル領域４の下部に集ま
る。
ランジスタの動作について説明する。ソース領域７とド
レイン領域８との間に電位差を与え、ゲート電極６に正
の電圧を印加してＳＯＩ−ＭＯＳトランジスタを動作状
態にする。このとき、ソース領域７とドレイン領域８と
の間の電位差によって生ずる電界によって電子はチャネ
ル領域４内で加速される。この電子はドレイン領域８の
近傍で衝突電離によって電子−正孔対を発生させる。発
生した電子はドレイン領域８に流れ込む。発生した正孔
はソース領域７の近傍でチャネル領域４の下部に集ま
る。
【００２８】ところが、ソース領域７はチャネル領域４
よりも小さい禁制帯幅を有するｎ型半導体から形成され
ている。そのため、従来のＳＯＩ−ＭＯＳトランジスタ
に比べて、チャネル領域４の下部に集まる正孔はソース
領域７に流れ込むことが容易となる。その結果、チャネ
ル領域４の下部に蓄積される正孔の量が少なくなる。こ
れにより、衝突電離によるチャネル領域の電位の上昇が
抑制され得る。したがって、ＭＯＳトランジスタのソー
ス・ドレイン間の耐圧の低下が抑制される。
よりも小さい禁制帯幅を有するｎ型半導体から形成され
ている。そのため、従来のＳＯＩ−ＭＯＳトランジスタ
に比べて、チャネル領域４の下部に集まる正孔はソース
領域７に流れ込むことが容易となる。その結果、チャネ
ル領域４の下部に蓄積される正孔の量が少なくなる。こ
れにより、衝突電離によるチャネル領域の電位の上昇が
抑制され得る。したがって、ＭＯＳトランジスタのソー
ス・ドレイン間の耐圧の低下が抑制される。
【００２９】以下、この発明のＳＯＩ−ＭＯＳトランジ
スタにおいて、チャネル領域の下部に集まる正孔がソー
ス領域に流れ込むことが容易となる理由について説明す
る。図２は、ｐ型シリコンとｎ型ゲルマニウムとによっ
て形成されたｐｎ接合のエネルギ帯を示すバンド図であ
る。図１のＭＯＳトランジスタと対応させると、ソース
領域７がｎ型ゲルマニウムからなるｎ+ 領域であり、チ
ャネル領域４がｐ型シリコンからなるｐ- 領域である。
この場合、シリコンの禁制帯幅（バンド・ギャップ）Ｅ
g 1 が１．１ｅＶであり、ゲルマニウムの禁制帯幅Ｅ
g 2 が０．６６ｅＶである。このように、Ｅg 2 ＜Ｅ
g 1 であり、ｐｎ接合においてｎ+ 領域の禁制帯幅がｐ
- 領域の禁制帯幅よりも小さくなっている。これによ
り、図２に示されるように、従来の同一の半導体から形
成されるｐｎ接合のバンド図（図２３）に比べてｐｎ接
合の境界領域ｘn ，ｘp における電位障壁が小さくなっ
ている。
スタにおいて、チャネル領域の下部に集まる正孔がソー
ス領域に流れ込むことが容易となる理由について説明す
る。図２は、ｐ型シリコンとｎ型ゲルマニウムとによっ
て形成されたｐｎ接合のエネルギ帯を示すバンド図であ
る。図１のＭＯＳトランジスタと対応させると、ソース
領域７がｎ型ゲルマニウムからなるｎ+ 領域であり、チ
ャネル領域４がｐ型シリコンからなるｐ- 領域である。
この場合、シリコンの禁制帯幅（バンド・ギャップ）Ｅ
g 1 が１．１ｅＶであり、ゲルマニウムの禁制帯幅Ｅ
g 2 が０．６６ｅＶである。このように、Ｅg 2 ＜Ｅ
g 1 であり、ｐｎ接合においてｎ+ 領域の禁制帯幅がｐ
- 領域の禁制帯幅よりも小さくなっている。これによ
り、図２に示されるように、従来の同一の半導体から形
成されるｐｎ接合のバンド図（図２３）に比べてｐｎ接
合の境界領域ｘn ，ｘp における電位障壁が小さくなっ
ている。
【００３０】今、ｐｎ接合に逆バイアスが印加されてい
る場合を考えてみる。この逆バイアスが印加されたｐｎ
接合はｎチャネル型ＭＯＳトランジスタのチャネル領域
−ソース領域間のｐｎ接合に相当している。また、上記
のｐｎ接合においてｐ型領域に正孔が多量に存在してい
る場合について考える。すなわち、ｎチャネル型ＭＯＳ
トランジスタにおいて衝突電離によって発生した正孔が
チャネル領域（ｐ型領域）の下部に蓄積している場合に
ついて考えてみる。
る場合を考えてみる。この逆バイアスが印加されたｐｎ
接合はｎチャネル型ＭＯＳトランジスタのチャネル領域
−ソース領域間のｐｎ接合に相当している。また、上記
のｐｎ接合においてｐ型領域に正孔が多量に存在してい
る場合について考える。すなわち、ｎチャネル型ＭＯＳ
トランジスタにおいて衝突電離によって発生した正孔が
チャネル領域（ｐ型領域）の下部に蓄積している場合に
ついて考えてみる。
【００３１】図３は上記の状況下において同一の半導
体、シリコンから形成されたｐｎ接合（チャネル領域−
ソース領域）のエネルギ帯を示すバンド図である。図４
は上記の状況下において異なる半導体、シリコンとゲル
マニウムとから形成されたｐｎ接合（チャネル領域−ソ
ース領域）のエネルギ帯を示すバンド図である。図３で
示されるｐｎ接合はホモ接合と呼ばれ、図４に示される
ｐｎ接合はヘテロ接合と呼ばれる。なお、図３と図４の
（Ｂ）は、それぞれ（Ａ）の円で囲まれた部分を拡大し
て示す図である。
体、シリコンから形成されたｐｎ接合（チャネル領域−
ソース領域）のエネルギ帯を示すバンド図である。図４
は上記の状況下において異なる半導体、シリコンとゲル
マニウムとから形成されたｐｎ接合（チャネル領域−ソ
ース領域）のエネルギ帯を示すバンド図である。図３で
示されるｐｎ接合はホモ接合と呼ばれ、図４に示される
ｐｎ接合はヘテロ接合と呼ばれる。なお、図３と図４の
（Ｂ）は、それぞれ（Ａ）の円で囲まれた部分を拡大し
て示す図である。
【００３２】図３を参照して、従来のＳＯＩ−ＭＯＳト
ランジスタにおいては、チャネル領域の下部に蓄積した
正孔ｈをソース領域に拡散させるためには、チャネル領
域とソース領域との間に存在する高い電位障壁Ｖb を越
えて正孔ｈを拡散させる必要がある。
ランジスタにおいては、チャネル領域の下部に蓄積した
正孔ｈをソース領域に拡散させるためには、チャネル領
域とソース領域との間に存在する高い電位障壁Ｖb を越
えて正孔ｈを拡散させる必要がある。
【００３３】これに対して、図４に示されるように、本
発明のＳＯＩ−ＭＯＳトランジスタにおいては、チャネ
ル領域の下部に蓄積した正孔ｈは、チャネル−ソース領
域間の電位障壁Ｖb 1 を越えればソース領域に流れ込む
ことができる。このとき、電位障壁Ｖb 1 ＜＜Ｖb であ
るので、正孔をソース領域に流れ込ませることが容易に
なる。
発明のＳＯＩ−ＭＯＳトランジスタにおいては、チャネ
ル領域の下部に蓄積した正孔ｈは、チャネル−ソース領
域間の電位障壁Ｖb 1 を越えればソース領域に流れ込む
ことができる。このとき、電位障壁Ｖb 1 ＜＜Ｖb であ
るので、正孔をソース領域に流れ込ませることが容易に
なる。
【００３４】図６は、本発明に従ったＳＯＩ−ＭＯＳト
ランジスタのドレイン電流対ドレイン電圧特性を従来例
と比較して示すグラフである。このグラフはＳＯＩ−Ｍ
ＯＳトランジスタのシミュレーション結果を示す。ゲー
ト酸化膜の膜厚ｔo x は２０ｎｍ、チャネル長とチャネ
ル幅の比Ｌ／Ｗは２／５（μｍ／μｍ）、ゲート電極に
印加される電圧ＶG は３Ｖである。図５に示されるよう
に、この発明のＳＯＩ−ＭＯＳトランジスタによれば、
キンク効果が生じないことが理解される。
ランジスタのドレイン電流対ドレイン電圧特性を従来例
と比較して示すグラフである。このグラフはＳＯＩ−Ｍ
ＯＳトランジスタのシミュレーション結果を示す。ゲー
ト酸化膜の膜厚ｔo x は２０ｎｍ、チャネル長とチャネ
ル幅の比Ｌ／Ｗは２／５（μｍ／μｍ）、ゲート電極に
印加される電圧ＶG は３Ｖである。図５に示されるよう
に、この発明のＳＯＩ−ＭＯＳトランジスタによれば、
キンク効果が生じないことが理解される。
【００３５】上記実施例ではソース領域の全体をシリコ
ンよりも禁制帯幅の小さいゲルマニウムによって形成し
たが、ソース領域の一部をゲルマニウムで形成してもよ
い。図６は、ソース領域の一部をゲルマニウムで形成し
た場合のＳＯＩ−ＭＯＳトランジスタの別の実施例を示
す平面図である。図６に示すように、ソース領域７ｂと
ドレイン領域８はシリコンから形成される。ソース領域
７ａはゲルマニウムから形成される。
ンよりも禁制帯幅の小さいゲルマニウムによって形成し
たが、ソース領域の一部をゲルマニウムで形成してもよ
い。図６は、ソース領域の一部をゲルマニウムで形成し
た場合のＳＯＩ−ＭＯＳトランジスタの別の実施例を示
す平面図である。図６に示すように、ソース領域７ｂと
ドレイン領域８はシリコンから形成される。ソース領域
７ａはゲルマニウムから形成される。
【００３６】また、上記実施例ではＳＯＩ−ＭＯＳトラ
ンジスタに本発明を適用した場合について説明したが、
本発明はバルクＭＯＳトランジスタにも適用され得る。
本発明をバルクＭＯＳトランジスタに適用した場合、半
導体基板の電位を固定することが不要となる。図７は、
本発明をバルクＭＯＳトランジスタに適用した場合の別
の実施例を示す断面図である。ｐ型シリコン半導体基板
１の素子形成領域を電気的に分離するために分離絶縁膜
９１が厚い酸化膜から形成されている。シリコンからな
るｐ型チャネル領域４がｐ型シリコン半導体基板１に形
成されている。シリコンからなるｎ型ドレイン領域８が
ｐ型シリコン半導体基板１に形成されている。ソース領
域は、ゲルマニウムからなるｎ型ソース領域７ａとシリ
コンからなるｎ型ソース領域７ｂとから構成される。チ
ャネル領域４の上にゲート絶縁膜５を介在してゲート電
極６が形成されている。
ンジスタに本発明を適用した場合について説明したが、
本発明はバルクＭＯＳトランジスタにも適用され得る。
本発明をバルクＭＯＳトランジスタに適用した場合、半
導体基板の電位を固定することが不要となる。図７は、
本発明をバルクＭＯＳトランジスタに適用した場合の別
の実施例を示す断面図である。ｐ型シリコン半導体基板
１の素子形成領域を電気的に分離するために分離絶縁膜
９１が厚い酸化膜から形成されている。シリコンからな
るｐ型チャネル領域４がｐ型シリコン半導体基板１に形
成されている。シリコンからなるｎ型ドレイン領域８が
ｐ型シリコン半導体基板１に形成されている。ソース領
域は、ゲルマニウムからなるｎ型ソース領域７ａとシリ
コンからなるｎ型ソース領域７ｂとから構成される。チ
ャネル領域４の上にゲート絶縁膜５を介在してゲート電
極６が形成されている。
【００３７】上記の実施例では、ソース領域のみを禁制
帯幅の小さい半導体から構成したＭＯＳトランジスタに
ついて説明したが、ソース領域とドレイン領域の両方を
禁制帯幅の小さい半導体から形成してもよい。このよう
にすることにより、ソース領域からドレイン領域、ドレ
イン領域からソース領域の双方向に電流が流れるＭＯＳ
トランジスタに本発明を適用することができる。
帯幅の小さい半導体から構成したＭＯＳトランジスタに
ついて説明したが、ソース領域とドレイン領域の両方を
禁制帯幅の小さい半導体から形成してもよい。このよう
にすることにより、ソース領域からドレイン領域、ドレ
イン領域からソース領域の双方向に電流が流れるＭＯＳ
トランジスタに本発明を適用することができる。
【００３８】上記実施例ではｎチャネル型ＭＯＳトラン
ジスタについて説明したが、ｐチャネル型ＭＯＳトラン
ジスタにも本発明は適用され得る。その場合、上述の説
明において電子と正孔の役割は入れ替わる。
ジスタについて説明したが、ｐチャネル型ＭＯＳトラン
ジスタにも本発明は適用され得る。その場合、上述の説
明において電子と正孔の役割は入れ替わる。
【００３９】図８〜図１２は、この発明のＳＯＩ−ＭＯ
Ｓトランジスタの製造方法の１つの実施例に従って、各
製造工程における構造を示す断面図である。
Ｓトランジスタの製造方法の１つの実施例に従って、各
製造工程における構造を示す断面図である。
【００４０】図８を参照して、基板１の上にシリコン酸
化膜等からなる絶縁膜２が形成される。絶縁膜２の上に
は島状のシリコン等からなる半導体膜３が形成される。
化膜等からなる絶縁膜２が形成される。絶縁膜２の上に
は島状のシリコン等からなる半導体膜３が形成される。
【００４１】図９に示すように、半導体膜３に低濃度
（１０1 2 〜１０1 3 ／ｃｍ2 ）のホウ素、アルミニウ
ム、ガリウム等のｐ型不純物が導入される。これによ
り、シリコンからなるｐ型チャネル領域４が形成され
る。
（１０1 2 〜１０1 3 ／ｃｍ2 ）のホウ素、アルミニウ
ム、ガリウム等のｐ型不純物が導入される。これによ
り、シリコンからなるｐ型チャネル領域４が形成され
る。
【００４２】その後、図１０に示すように、チャネル領
域４の上にゲート絶縁膜５とゲート電極６が形成され
る。
域４の上にゲート絶縁膜５とゲート電極６が形成され
る。
【００４３】図１１を参照して、シリコンよりも禁制帯
幅の小さいゲルマニウムがイオン注入法により、ＭＯＳ
トランジスタのソースとなるべき領域の少なくとも一部
７１に導入される。このとき、ゲルマニウムをシリコン
の密度以上に導入することにより、ソースとなるべき領
域の少なくとも一部７１をシリコンからゲルマニウムに
置換える。
幅の小さいゲルマニウムがイオン注入法により、ＭＯＳ
トランジスタのソースとなるべき領域の少なくとも一部
７１に導入される。このとき、ゲルマニウムをシリコン
の密度以上に導入することにより、ソースとなるべき領
域の少なくとも一部７１をシリコンからゲルマニウムに
置換える。
【００４４】図１２に示すように、ソースとなるべき領
域とドレインとなるべき領域にアンチモン、リン、ひ素
等のｎ型不純物が導入される。これにより、シリコンか
らなるｎ型ドレイン領域８と、ゲルマニウムからなるｎ
型ソース領域７ａと、シリコンからなるｎ型ソース領域
７ｂが形成される。この実施例では、ｎ型ソース領域７
はゲルマニウム領域７ａとシリコン領域７ｂとにより構
成されているが、ソース領域全体をゲルマニウムから構
成してもよい。
域とドレインとなるべき領域にアンチモン、リン、ひ素
等のｎ型不純物が導入される。これにより、シリコンか
らなるｎ型ドレイン領域８と、ゲルマニウムからなるｎ
型ソース領域７ａと、シリコンからなるｎ型ソース領域
７ｂが形成される。この実施例では、ｎ型ソース領域７
はゲルマニウム領域７ａとシリコン領域７ｂとにより構
成されているが、ソース領域全体をゲルマニウムから構
成してもよい。
【００４５】図１３〜図１８は本発明のＳＯＩ−ＭＯＳ
トランジスタの製造方法の別の実施例に従って、各製造
工程における構造を示す断面図である。
トランジスタの製造方法の別の実施例に従って、各製造
工程における構造を示す断面図である。
【００４６】図１３を参照して、基板１の上にシリコン
酸化膜等からなる絶縁膜２が形成される。絶縁膜２の上
にシリコンからなる半導体膜３が形成される。
酸化膜等からなる絶縁膜２が形成される。絶縁膜２の上
にシリコンからなる半導体膜３が形成される。
【００４７】図１４に示すように、半導体膜３に低濃度
（１０1 2 〜１０1 3 ／ｃｍ2 ）のｐ型不純物が導入さ
れる。これにより、シリコンからなるｐ型チャネル領域
が形成される。
（１０1 2 〜１０1 3 ／ｃｍ2 ）のｐ型不純物が導入さ
れる。これにより、シリコンからなるｐ型チャネル領域
が形成される。
【００４８】図１５に示すように、チャネル領域４の上
にゲート絶縁膜５とゲート電極６が形成される。
にゲート絶縁膜５とゲート電極６が形成される。
【００４９】図１６に示すように、ＭＯＳトランジスタ
のソースとなるべき領域７０においてシリコン半導体膜
３が選択的に除去される。
のソースとなるべき領域７０においてシリコン半導体膜
３が選択的に除去される。
【００５０】図１７に示すように、ソースとなるべき領
域７０の上にシリコンよりも禁制帯幅の小さいゲルマニ
ウムがエピタキシャル成長法を用いて堆積される。この
ようにして、ゲルマニウム領域７１が形成される。
域７０の上にシリコンよりも禁制帯幅の小さいゲルマニ
ウムがエピタキシャル成長法を用いて堆積される。この
ようにして、ゲルマニウム領域７１が形成される。
【００５１】図１８に示すように、ソースとなるべき領
域とドレインとなるべき領域にｎ型不純物が導入され
る。これにより、ｎ型ソース領域７とｎ型ドレイン領域
８が形成される。ｎ型ソース領域はゲルマニウム領域７
ａとシリコン領域７ｂとから構成される。ｎ型ドレイン
領域８はシリコン領域から構成される。
域とドレインとなるべき領域にｎ型不純物が導入され
る。これにより、ｎ型ソース領域７とｎ型ドレイン領域
８が形成される。ｎ型ソース領域はゲルマニウム領域７
ａとシリコン領域７ｂとから構成される。ｎ型ドレイン
領域８はシリコン領域から構成される。
【００５２】
【発明の効果】以上のように、この発明によれば、チャ
ネル領域を構成する半導体よりも小さい禁制帯幅を有す
る半導体によって第１の不純物領域を構成したので、衝
突電離によって生じた正孔をチャネル領域から除去する
ことができる。そのため、ＭＯＳトランジスタにおいて
ソース・ドレイン間の耐圧を向上させることができる。
ネル領域を構成する半導体よりも小さい禁制帯幅を有す
る半導体によって第１の不純物領域を構成したので、衝
突電離によって生じた正孔をチャネル領域から除去する
ことができる。そのため、ＭＯＳトランジスタにおいて
ソース・ドレイン間の耐圧を向上させることができる。
【図１】この発明の一実施例によるＳＯＩ−ＭＯＳトラ
ンジスタを示す平面図（Ａ）と断面図（Ｂ）である。
ンジスタを示す平面図（Ａ）と断面図（Ｂ）である。
【図２】この発明のＳＯＩ−ＭＯＳトランジスタにおい
てソース領域とチャネル領域との間のｐｎ接合を示すバ
ンド図である。
てソース領域とチャネル領域との間のｐｎ接合を示すバ
ンド図である。
【図３】従来のＳＯＩ−ＭＯＳトランジスタのｐｎ接合
に逆バイアスが印加されたときのバンド図である。
に逆バイアスが印加されたときのバンド図である。
【図４】本発明のＳＯＩ−ＭＯＳトランジスタのｐｎ接
合に逆バイアスが印加されたときのバンド図である。
合に逆バイアスが印加されたときのバンド図である。
【図５】本発明のＳＯＩ−ＭＯＳトランジスタにおける
ドレイン電流対ドレイン電圧特性を従来例と比較して示
すグラフである。
ドレイン電流対ドレイン電圧特性を従来例と比較して示
すグラフである。
【図６】本発明の別の実施例によるＳＯＩ−ＭＯＳトラ
ンジスタを示す平面図である。
ンジスタを示す平面図である。
【図７】本発明が適用されたバルクＭＯＳトランジスタ
の一実施例を示す断面図である。
の一実施例を示す断面図である。
【図８】この発明のＳＯＩ−ＭＯＳトランジスタの製造
方法の一実施例の第１工程における構造を示す断面図で
ある。
方法の一実施例の第１工程における構造を示す断面図で
ある。
【図９】この発明のＳＯＩ−ＭＯＳトランジスタの製造
方法の一実施例の第２工程における構造を示す断面図で
ある。
方法の一実施例の第２工程における構造を示す断面図で
ある。
【図１０】この発明のＳＯＩ−ＭＯＳトランジスタの製
造方法の一実施例の第３工程における構造を示す断面図
である。
造方法の一実施例の第３工程における構造を示す断面図
である。
【図１１】この発明のＳＯＩ−ＭＯＳトランジスタの製
造方法の一実施例の第４工程における構造を示す断面図
である。
造方法の一実施例の第４工程における構造を示す断面図
である。
【図１２】この発明のＳＯＩ−ＭＯＳトランジスタの製
造方法の一実施例の第５工程における構造を示す断面図
である。
造方法の一実施例の第５工程における構造を示す断面図
である。
【図１３】この発明のＳＯＩ−ＭＯＳトランジスタの製
造方法の別の実施例の第１工程における構造を示す断面
図である。
造方法の別の実施例の第１工程における構造を示す断面
図である。
【図１４】この発明のＳＯＩ−ＭＯＳトランジスタの製
造方法の別の実施例の第２工程における構造を示す断面
図である。
造方法の別の実施例の第２工程における構造を示す断面
図である。
【図１５】この発明のＳＯＩ−ＭＯＳトランジスタの製
造方法の別の実施例の第３工程における構造を示す断面
図である。
造方法の別の実施例の第３工程における構造を示す断面
図である。
【図１６】この発明のＳＯＩ−ＭＯＳトランジスタの製
造方法の別の実施例の第４工程における構造を示す断面
図である。
造方法の別の実施例の第４工程における構造を示す断面
図である。
【図１７】この発明のＳＯＩ−ＭＯＳトランジスタの製
造方法の別の実施例の第５工程における構造を示す断面
図である。
造方法の別の実施例の第５工程における構造を示す断面
図である。
【図１８】この発明のＳＯＩ−ＭＯＳトランジスタの製
造方法の別の実施例の第６工程における構造を示す断面
図である。
造方法の別の実施例の第６工程における構造を示す断面
図である。
【図１９】従来のＳＯＩ−ＭＯＳトランジスタを示す平
面図（Ａ）と断面図（Ｂ）である。
面図（Ａ）と断面図（Ｂ）である。
【図２０】従来のＳＯＩ−ＭＯＳトランジスタにおいて
衝突電離によってトランジスタが破壊されるメカニズム
を模式的に示す断面図である。
衝突電離によってトランジスタが破壊されるメカニズム
を模式的に示す断面図である。
【図２１】従来のＳＯＩ−ＭＯＳトランジスタにおける
ドレイン電流対ドレイン電圧特性を示すグラフである。
ドレイン電流対ドレイン電圧特性を示すグラフである。
【図２２】半導体のエネルギ帯を説明するための概念図
である。
である。
【図２３】従来のＳＯＩ−ＭＯＳトランジスタにおいて
チャネル−ソース領域のｐｎ接合を示すバンド図であ
る。
チャネル−ソース領域のｐｎ接合を示すバンド図であ
る。
３ 半導体膜
４ チャネル領域（ｐ型シリコン層）
６ ゲート電極
７ ソース領域（ｎ型ゲルマニウム層）
８ ドレイン領域（ｎ型シリコン層）
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年６月１１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】特に、上記のキンク効果はデバイス間によ
ってその度合いが異なる。上記のように衝突電離によっ
て発生した正孔はチャネル領域の下部に蓄積されると、
その蓄積された正孔によってチャネル領域やソース領域
近傍の電位がさらに増加する。これにより、チャネル領
域とソース領域との間の電位差が低下する。このように
ソース領域近傍の電位障壁が低下すると、ソース領域か
らチャネル領域へ多くの電子が注入されることになる。
これにより、衝突電離がますます顕著になるため、より
多くの電子−正孔対が発生する。発生した正孔は、さら
にソース領域近傍の電位障壁を下げ、ソース領域から注
入される電子をますます増加させる。このようにして、
ついには、ＭＯＳトランジスタが降伏に至る。
ってその度合いが異なる。上記のように衝突電離によっ
て発生した正孔はチャネル領域の下部に蓄積されると、
その蓄積された正孔によってチャネル領域やソース領域
近傍の電位がさらに増加する。これにより、チャネル領
域とソース領域との間の電位差が低下する。このように
ソース領域近傍の電位障壁が低下すると、ソース領域か
らチャネル領域へ多くの電子が注入されることになる。
これにより、衝突電離がますます顕著になるため、より
多くの電子−正孔対が発生する。発生した正孔は、さら
にソース領域近傍の電位障壁を下げ、ソース領域から注
入される電子をますます増加させる。このようにして、
ついには、ＭＯＳトランジスタが降伏に至る。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】
【課題を解決するための手段】この発明の１つの局面に
従った電界効果型トランジスタを備えた半導体装置は、
半導体層と、第１と第２の不純物領域と、ゲート電極と
を備える。半導体層は、主表面を有し、第１導電型の第
１の半導体部分を含み、第１の禁制帯幅を有する。第２
導電型の第１と第２の不純物領域は、チャネル領域を規
定するように半導体層内に互いに間隔を隔てて形成され
ている。ゲート電極は、チャネル領域の上に絶縁膜を介
在して形成されている。少なくとも第１の不純物領域
は、第１の禁制帯幅よりも小さい第２の禁制帯幅を有す
る第２の半導体部分を含む。
従った電界効果型トランジスタを備えた半導体装置は、
半導体層と、第１と第２の不純物領域と、ゲート電極と
を備える。半導体層は、主表面を有し、第１導電型の第
１の半導体部分を含み、第１の禁制帯幅を有する。第２
導電型の第１と第２の不純物領域は、チャネル領域を規
定するように半導体層内に互いに間隔を隔てて形成され
ている。ゲート電極は、チャネル領域の上に絶縁膜を介
在して形成されている。少なくとも第１の不純物領域
は、第１の禁制帯幅よりも小さい第２の禁制帯幅を有す
る第２の半導体部分を含む。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正内容】
【００２４】この発明のもう１つの局面に従った電界効
果型トランジスタを備えた半導体装置の製造方法によれ
ば、第１の禁制帯幅を有する第１の半導体部分を含む第
１導電型の半導体層が形成される。この半導体層の主表
面上にはゲート絶縁膜が形成される。半導体層内に１対
の領域が互いに間隔を隔てて形成されるように、１対の
領域の間でゲート絶縁膜の上にゲート電極が形成され
る。１対の領域の一方に対応する半導体層の少なくとも
一部内に、第１の禁制帯幅よりも小さい第２の禁制帯幅
を有する第２の半導体部分が形成される。ゲート電極を
マスクとして用いて半導体層に第２導電型の不純物を選
択的にドープすることにより、一方の領域に第１の不純
物領域と他方の領域に第２の不純物領域とが形成され
る。
果型トランジスタを備えた半導体装置の製造方法によれ
ば、第１の禁制帯幅を有する第１の半導体部分を含む第
１導電型の半導体層が形成される。この半導体層の主表
面上にはゲート絶縁膜が形成される。半導体層内に１対
の領域が互いに間隔を隔てて形成されるように、１対の
領域の間でゲート絶縁膜の上にゲート電極が形成され
る。１対の領域の一方に対応する半導体層の少なくとも
一部内に、第１の禁制帯幅よりも小さい第２の禁制帯幅
を有する第２の半導体部分が形成される。ゲート電極を
マスクとして用いて半導体層に第２導電型の不純物を選
択的にドープすることにより、一方の領域に第１の不純
物領域と他方の領域に第２の不純物領域とが形成され
る。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正内容】
【００３４】図５は、本発明に従ったＳＯＩ−ＭＯＳト
ランジスタのドレイン電流対ドレイン電圧特性を従来例
と比較して示すグラフである。このグラフはＳＯＩ−Ｍ
ＯＳトランジスタのシミュレーション結果を示す。ゲー
ト酸化膜の膜厚ｔOXは２０ｎｍ、チャネル長とチャネル
幅の比Ｌ／Ｗは２／５（μｍ／μｍ）、ゲート電極に印
加される電圧ＶG は３Ｖである。図５に示されるよう
に、この発明のＳＯＩ−ＭＯＳトランジスタによれば、
キンク効果が生じないことが理解される。
ランジスタのドレイン電流対ドレイン電圧特性を従来例
と比較して示すグラフである。このグラフはＳＯＩ−Ｍ
ＯＳトランジスタのシミュレーション結果を示す。ゲー
ト酸化膜の膜厚ｔOXは２０ｎｍ、チャネル長とチャネル
幅の比Ｌ／Ｗは２／５（μｍ／μｍ）、ゲート電極に印
加される電圧ＶG は３Ｖである。図５に示されるよう
に、この発明のＳＯＩ−ＭＯＳトランジスタによれば、
キンク効果が生じないことが理解される。
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図１９
【補正方法】変更
【補正内容】
【図１９】
フロントページの続き
(51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所
Ｈ０１Ｌ 29/812
Claims (2)
- 【請求項１】 電界効果型トランジスタを備えた半導体
装置であって、第１の禁制帯幅を有する第１の半導体を
含み、主表面を有する第１導電型の半導体層と、 前記半導体層の主表面の一部をチャネル面とするチャネ
ル領域を規定するように、前記半導体層内に互いに間隔
を隔てて形成された第２導電型の第１と第２の不純物領
域と、 前記チャネル面の上に絶縁膜を介在して形成されたゲー
ト電極とを備え、少なくとも前記第１の不純物領域が、
前記第１の禁制帯幅よりも小さい第２の禁制帯幅を有す
る第２の半導体を含む、電界効果型トランジスタを備え
た半導体装置。 - 【請求項２】 電界効果型トランジスタを備えた半導体
装置の製造方法であって、 第１の禁制帯幅を有する第１の半導体を含み、主表面を
有する第１導電型の半導体層を形成する工程と、 前記半導体層の主表面上にゲート絶縁膜を形成する工程
と、 前記半導体層内に１対の領域が互いに間隔を隔てて形成
されるように、前記１対の領域の間で前記ゲート絶縁膜
の上にゲート電極を形成する工程と、 前記１対の領域の一方に対応する前記半導体層の少なく
とも一部を、前記第１の禁制帯幅よりも小さい第２の禁
制帯幅を有する第２の半導体によって置換する工程と、 前記ゲート電極をマスクとして用いて前記半導体層に第
２導電型の不純物を選択的にドープすることにより、前
記一方の領域に第１の不純物領域と前記他方の領域に第
２の不純物領域とを形成する工程とを備えた、電界効果
型トランジスタを備えた半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3169721A JPH0521762A (ja) | 1991-07-10 | 1991-07-10 | 電界効果型トランジスタを備えた半導体装置およびその製造方法 |
| US07/909,324 US5378923A (en) | 1991-07-10 | 1992-07-06 | Semiconductor device including a field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3169721A JPH0521762A (ja) | 1991-07-10 | 1991-07-10 | 電界効果型トランジスタを備えた半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0521762A true JPH0521762A (ja) | 1993-01-29 |
Family
ID=15891628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3169721A Withdrawn JPH0521762A (ja) | 1991-07-10 | 1991-07-10 | 電界効果型トランジスタを備えた半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5378923A (ja) |
| JP (1) | JPH0521762A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5698869A (en) * | 1994-09-13 | 1997-12-16 | Kabushiki Kaisha Toshiba | Insulated-gate transistor having narrow-bandgap-source |
| US6486513B1 (en) | 1999-07-23 | 2002-11-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JP2008511171A (ja) * | 2004-08-24 | 2008-04-10 | フリースケール セミコンダクター インコーポレイテッド | 異なる材料から成る構成素子を有する半導体トランジスタ及び形成方法 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08153880A (ja) * | 1994-09-29 | 1996-06-11 | Toshiba Corp | 半導体装置及びその製造方法 |
| US5877515A (en) * | 1995-10-10 | 1999-03-02 | International Rectifier Corporation | SiC semiconductor device |
| US6310385B1 (en) | 1997-01-16 | 2001-10-30 | International Rectifier Corp. | High band gap layer to isolate wells in high voltage power integrated circuits |
| US6633066B1 (en) * | 2000-01-07 | 2003-10-14 | Samsung Electronics Co., Ltd. | CMOS integrated circuit devices and substrates having unstrained silicon active layers |
| DE10001128C1 (de) * | 2000-01-13 | 2001-09-27 | Infineon Technologies Ag | Halbleiterbauelement |
| US6825506B2 (en) * | 2002-11-27 | 2004-11-30 | Intel Corporation | Field effect transistor and method of fabrication |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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|---|---|
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