JPH05275453A - 接合ｆｅｔ及びその製造方法 - Google Patents
接合ｆｅｔ及びその製造方法Info
- Publication number
- JPH05275453A JPH05275453A JP5002530A JP253093A JPH05275453A JP H05275453 A JPH05275453 A JP H05275453A JP 5002530 A JP5002530 A JP 5002530A JP 253093 A JP253093 A JP 253093A JP H05275453 A JPH05275453 A JP H05275453A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- insulating film
- cap layer
- semiconductor substrate
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 239000004065 semiconductor Substances 0.000 claims abstract description 32
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 239000013078 crystal Substances 0.000 claims abstract description 13
- 239000011800 void material Substances 0.000 claims description 15
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims description 4
- 229910052681 coesite Inorganic materials 0.000 claims description 2
- 229910052906 cristobalite Inorganic materials 0.000 claims description 2
- 239000000377 silicon dioxide Substances 0.000 claims description 2
- 235000012239 silicon dioxide Nutrition 0.000 claims description 2
- 229910052682 stishovite Inorganic materials 0.000 claims description 2
- 229910052905 tridymite Inorganic materials 0.000 claims description 2
- 241000700560 Molluscum contagiosum virus Species 0.000 claims 1
- 239000011810 insulating material Substances 0.000 claims 1
- 238000000206 photolithography Methods 0.000 claims 1
- 230000000694 effects Effects 0.000 abstract description 5
- 238000000407 epitaxy Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 238000004891 communication Methods 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 229910007277 Si3 N4 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000002109 crystal growth method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 235000015067 sauces Nutrition 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66893—Unipolar field-effect transistors with a PN junction gate, i.e. JFET
- H01L29/66924—Unipolar field-effect transistors with a PN junction gate, i.e. JFET with an active layer made of a group 13/15 material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02387—Group 13/15 materials
- H01L21/02392—Phosphides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02387—Group 13/15 materials
- H01L21/02395—Arsenides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/02433—Crystal orientation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02538—Group 13/15 materials
- H01L21/02546—Arsenides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
- H01L21/02647—Lateral overgrowth
- H01L21/0265—Pendeoepitaxy
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1058—Channel region of field-effect devices of field-effect transistors with PN junction gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Crystallography & Structural Chemistry (AREA)
- Junction Field-Effect Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】 （修正有）
【目的】漏洩電流による短チャンネル効果の発生を防止
できる接合ＦＥＴを提供する。 【構成】所定の結晶面を持つ半絶縁性の半導体基板２１
と、その表面に主方向のプレートと所定の角を持ち長く
形成された絶縁膜２３と、この絶縁膜が形成されない半
導体基板の表面に堆積され逆傾斜面を持ち表面が所定の
距離に離隔された第１導電型のキャップ層２５と、前記
絶縁膜上部のキャップ層の上に形成され逆傾斜面が合わ
せられて表面が平坦に形成された第１導電形の活性層２
７と、前記絶縁膜の上部において前記キャップ層及び活
性層の逆傾斜面により形成された三角形の空隙２９と、
前記活性層の表面に形成された第２導電形のゲート層３
１と、このゲート層及び前記空隙両側のキャップ層２５
の表面にオーミック接触を成して形成されたゲート電極
３３及びソース３５、ドレイン電極３６を備える。
できる接合ＦＥＴを提供する。 【構成】所定の結晶面を持つ半絶縁性の半導体基板２１
と、その表面に主方向のプレートと所定の角を持ち長く
形成された絶縁膜２３と、この絶縁膜が形成されない半
導体基板の表面に堆積され逆傾斜面を持ち表面が所定の
距離に離隔された第１導電型のキャップ層２５と、前記
絶縁膜上部のキャップ層の上に形成され逆傾斜面が合わ
せられて表面が平坦に形成された第１導電形の活性層２
７と、前記絶縁膜の上部において前記キャップ層及び活
性層の逆傾斜面により形成された三角形の空隙２９と、
前記活性層の表面に形成された第２導電形のゲート層３
１と、このゲート層及び前記空隙両側のキャップ層２５
の表面にオーミック接触を成して形成されたゲート電極
３３及びソース３５、ドレイン電極３６を備える。
Description
【０００１】
【産業上の利用分野】この発明は接合電界効果トランジ
スター（以下ＪＦＥＴという）及びその製造方法に関
し、特に、半導体基板の結晶方向による選択的なエピタ
キシーにより形成される空隙構造を利用して有効チャン
ネル長さを短くすることのできるＪＦＥＴ及びその製造
方法に関する。
スター（以下ＪＦＥＴという）及びその製造方法に関
し、特に、半導体基板の結晶方向による選択的なエピタ
キシーにより形成される空隙構造を利用して有効チャン
ネル長さを短くすることのできるＪＦＥＴ及びその製造
方法に関する。
【０００２】
【従来の技術】近年、情報通信社会へ急激に発展してい
くことにより、超高速コンピューター，超高周波及び光
通信に対する必要性が一層増加している。しかし、既存
のシリコンＳｉを利用する素子としてはこのような必要
性を満足させることに限界があるため、物質特性が優秀
な化合物半導体に関する研究が活発に進行している。
くことにより、超高速コンピューター，超高周波及び光
通信に対する必要性が一層増加している。しかし、既存
のシリコンＳｉを利用する素子としてはこのような必要
性を満足させることに限界があるため、物質特性が優秀
な化合物半導体に関する研究が活発に進行している。
【０００３】物質特性が優秀なその種の化合物半導体の
中で、ＧａＡｓは高電子移動度及び半絶縁性などの優秀
な電子物性の特性を持っており、Ｓｉに比して動作速度
が速く、消費電力が少ないから、軍事用や宇宙通信に有
利である。このため、前記のようなＧａＡｓの優秀な物
質特性を利用し、多くの種類の素子が開発されている。
そのような素子としては、ＪＦＥＴ，金属半導体電界効
果トランジスター，ヘテロ接合バイポーラトランジスタ
ー及び高電子移動度トランジスターなどがある。このう
ちＪＦＥＴにおいては、ゲート領域上の電極とキャップ
層上のソース及びドレイン電極を金属のオーミック接触
で形成し、前記ゲート電極に印加される電圧によりＰＮ
接合に生じる空乏層で有効チャンネル幅を変化させて電
流の流れを制御する。このようなＪＦＥＴにおいては、
高集積化趨勢によりそれぞれの素子の大きさが小さくな
ってゲート電極の長さもサブミクロン単位に短くなるの
で、そのような微細化に対する研究が活発に進行してい
る。
中で、ＧａＡｓは高電子移動度及び半絶縁性などの優秀
な電子物性の特性を持っており、Ｓｉに比して動作速度
が速く、消費電力が少ないから、軍事用や宇宙通信に有
利である。このため、前記のようなＧａＡｓの優秀な物
質特性を利用し、多くの種類の素子が開発されている。
そのような素子としては、ＪＦＥＴ，金属半導体電界効
果トランジスター，ヘテロ接合バイポーラトランジスタ
ー及び高電子移動度トランジスターなどがある。このう
ちＪＦＥＴにおいては、ゲート領域上の電極とキャップ
層上のソース及びドレイン電極を金属のオーミック接触
で形成し、前記ゲート電極に印加される電圧によりＰＮ
接合に生じる空乏層で有効チャンネル幅を変化させて電
流の流れを制御する。このようなＪＦＥＴにおいては、
高集積化趨勢によりそれぞれの素子の大きさが小さくな
ってゲート電極の長さもサブミクロン単位に短くなるの
で、そのような微細化に対する研究が活発に進行してい
る。
【０００４】図３に示した従来のＪＦＥＴにおいては、
半絶縁性のＧａＡｓの半導体基板１１上に、Ｎ形ＧａＡ
ｓの活性層１３が形成されており、この活性層１３の上
にＰ＋形ＧａＡｓのゲート層１５が形成されている。ま
た、このゲート層１５の両側の活性層１３に、Ｓｉなど
のＮ形不純物が高濃度に注入されたＮ＋形のキャップ領
域１６が形成されてる。また、前記ゲート層１５の上部
にゲート電極１７が、前記キャップ領域１６の上部にソ
ース及びドレイン電極１８，１９が形成されている。前
記ゲート電極１７、ソース及びドレイン電極１８，１９
各々は、前記ゲート層１５及びキャップ領域１６とオー
ミック接触を成し、前記ＪＦＥＴが空乏形であるとき、
前記ゲート電極１７に負（−）の電圧を印加すると、Ｐ
Ｎ接合の空乏層の変化によりソースドレイン電極の間の
有効チャンネル幅を調節して電流の流れを制御する。こ
のようなＪＦＥＴにおては、ゲート電極１７によりチャ
ンネルの長さが限定され、チャンネル長が短いほどソー
ス抵抗が小さく、伝達関数が大きくなって低雑音特性が
向上する。
半絶縁性のＧａＡｓの半導体基板１１上に、Ｎ形ＧａＡ
ｓの活性層１３が形成されており、この活性層１３の上
にＰ＋形ＧａＡｓのゲート層１５が形成されている。ま
た、このゲート層１５の両側の活性層１３に、Ｓｉなど
のＮ形不純物が高濃度に注入されたＮ＋形のキャップ領
域１６が形成されてる。また、前記ゲート層１５の上部
にゲート電極１７が、前記キャップ領域１６の上部にソ
ース及びドレイン電極１８，１９が形成されている。前
記ゲート電極１７、ソース及びドレイン電極１８，１９
各々は、前記ゲート層１５及びキャップ領域１６とオー
ミック接触を成し、前記ＪＦＥＴが空乏形であるとき、
前記ゲート電極１７に負（−）の電圧を印加すると、Ｐ
Ｎ接合の空乏層の変化によりソースドレイン電極の間の
有効チャンネル幅を調節して電流の流れを制御する。こ
のようなＪＦＥＴにおては、ゲート電極１７によりチャ
ンネルの長さが限定され、チャンネル長が短いほどソー
ス抵抗が小さく、伝達関数が大きくなって低雑音特性が
向上する。
【０００５】しかし、前記ＪＦＥＴはゲート電極をフォ
トリソグラフ方法により形成するので、有効チャンネル
幅を減らしにくい問題点があった。また、エピタキシー
により成長される層の結晶状態が良好でないと活性層を
通って流れる電流が、半導体基板へ漏泄されスレッショ
ルド電圧が低下する短チャネル効果が発生するという問
題点があった。
トリソグラフ方法により形成するので、有効チャンネル
幅を減らしにくい問題点があった。また、エピタキシー
により成長される層の結晶状態が良好でないと活性層を
通って流れる電流が、半導体基板へ漏泄されスレッショ
ルド電圧が低下する短チャネル効果が発生するという問
題点があった。
【０００６】
【発明が解決しようとする課題】従って、本発明の目的
は、ゲート電極の長さと無関係に短チャンネル効果を持
つＪＦＥＴを提供することにある。
は、ゲート電極の長さと無関係に短チャンネル効果を持
つＪＦＥＴを提供することにある。
【０００７】また、この発明の他の目的は、漏泄電流に
よる短チャンネル効果の発生を防止できるＪＦＥＴを提
供することにある。
よる短チャンネル効果の発生を防止できるＪＦＥＴを提
供することにある。
【０００８】この発明の更に他の目的は、工程が簡単な
ＪＦＥＴの製造方法を提供することにある。
ＪＦＥＴの製造方法を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に本発明に係る接合ＦＥＴは、所定の結晶面を持つ半絶
縁性の半導体基板と、この半導体基板の表面に主方向の
プレートと所定の角を持ち長く形成された絶縁膜と、こ
の絶縁膜が形成されない半導体基板の表面に堆積され逆
傾斜面を持ち表面が所定の距離に離隔された第１導電形
のキャップ層と、前記絶縁膜上部のキャップ層の上に形
成され逆傾斜面が合わせられて表面が平坦に形成された
第１導電形の活性層と、前記絶縁膜の上部において前記
キャップ層及び活性層の逆傾斜面により形成された三角
形の空隙と、前記活性層の表面に形成された第２導電形
のゲート層と、このゲート層及び前記空隙両側のキャッ
プ層の表面にオーミック接触を成して形成されたゲート
電極及びソース，ドレイン電極を備えることを特徴とす
る。
に本発明に係る接合ＦＥＴは、所定の結晶面を持つ半絶
縁性の半導体基板と、この半導体基板の表面に主方向の
プレートと所定の角を持ち長く形成された絶縁膜と、こ
の絶縁膜が形成されない半導体基板の表面に堆積され逆
傾斜面を持ち表面が所定の距離に離隔された第１導電形
のキャップ層と、前記絶縁膜上部のキャップ層の上に形
成され逆傾斜面が合わせられて表面が平坦に形成された
第１導電形の活性層と、前記絶縁膜の上部において前記
キャップ層及び活性層の逆傾斜面により形成された三角
形の空隙と、前記活性層の表面に形成された第２導電形
のゲート層と、このゲート層及び前記空隙両側のキャッ
プ層の表面にオーミック接触を成して形成されたゲート
電極及びソース，ドレイン電極を備えることを特徴とす
る。
【００１０】また、本発明に係る接合ＦＥＴの製造方法
においては、所定の結晶面を持つ半絶縁性半導体基板の
表面に主方向プレートと所定の角度を成すしま形態の絶
縁膜を形成する第１工程と、前記絶縁膜が形成されてい
ない半導体基板の表面に所定の距離に離隔された逆傾斜
面を持つ第１導電形のキャップ層を形成する第２工程
と、前記キャップ層の表面に第１導電形の活性層と高濃
度の第２導電形のゲート層を形成する第３工程と、前記
絶縁膜上部のゲート層の表面にゲート電極を形成し、残
りの部分のゲート層と活性層を除去してキャップ層を露
出させる第４工程と、前記キャップ層の表面にソース及
びドレイン電極を形成する第５工程とを備えることを特
徴とする。
においては、所定の結晶面を持つ半絶縁性半導体基板の
表面に主方向プレートと所定の角度を成すしま形態の絶
縁膜を形成する第１工程と、前記絶縁膜が形成されてい
ない半導体基板の表面に所定の距離に離隔された逆傾斜
面を持つ第１導電形のキャップ層を形成する第２工程
と、前記キャップ層の表面に第１導電形の活性層と高濃
度の第２導電形のゲート層を形成する第３工程と、前記
絶縁膜上部のゲート層の表面にゲート電極を形成し、残
りの部分のゲート層と活性層を除去してキャップ層を露
出させる第４工程と、前記キャップ層の表面にソース及
びドレイン電極を形成する第５工程とを備えることを特
徴とする。
【００１１】
【実施例】以下、添付した図面を参照して本発明を詳細
に説明する。
に説明する。
【００１２】図１は本発明の一実施例に係るＪＦＥＴの
断面図であり、図２（ａ）〜（ｃ）は、ＪＦＥＴの形成
過程を示す断面図である。このＪＦＥＴにおいては、結
晶面が＜００１＞である半絶縁性ＧａＡｓの半導体基板
２１の表面に、ＳｉＯ2 またはＳｉ3 Ｎ4 絶縁体よりな
り５００〜１０００Å程度の厚さと１〜１．５μｍ程度
の幅を持つ絶縁膜２３が、しま状または長方形状に形成
されている。前記絶縁膜２３は、半導体基板２１の結晶
成長の方向を表示する主方向プレートである＜１１０＞
方向と２０〜３０°程度の角度を持つ。前記絶縁膜２３
が形成されていない半導体基板２１の表面に、０．７〜
１μｍ程度の厚さを持ち前記絶縁膜２３の上部にて表面
が０．２〜０．３μｍ程度離隔されているＮ＋形ＧａＡ
ｓのキャップ層２５が形成されている。
断面図であり、図２（ａ）〜（ｃ）は、ＪＦＥＴの形成
過程を示す断面図である。このＪＦＥＴにおいては、結
晶面が＜００１＞である半絶縁性ＧａＡｓの半導体基板
２１の表面に、ＳｉＯ2 またはＳｉ3 Ｎ4 絶縁体よりな
り５００〜１０００Å程度の厚さと１〜１．５μｍ程度
の幅を持つ絶縁膜２３が、しま状または長方形状に形成
されている。前記絶縁膜２３は、半導体基板２１の結晶
成長の方向を表示する主方向プレートである＜１１０＞
方向と２０〜３０°程度の角度を持つ。前記絶縁膜２３
が形成されていない半導体基板２１の表面に、０．７〜
１μｍ程度の厚さを持ち前記絶縁膜２３の上部にて表面
が０．２〜０．３μｍ程度離隔されているＮ＋形ＧａＡ
ｓのキャップ層２５が形成されている。
【００１３】前記絶縁膜２３は、前記キャップ層２５の
形成のときエピタキシャルマスクの役割を遂たす。前記
キャップ層２５においては、ＳｉなどのＮ形不純物が、
１×１０18〜５×１０18イオン／cm3 程度の高濃度でド
ーピングされており、前記絶縁膜２３によりキャップ層
２５のエピタキシャル成長が部分的に阻止されるが、絶
縁膜２３の存在しない空間では、キャップ層２５が垂直
・水平両方向に成長する。つまり、界面は斜め方向に成
長する。この結果、絶縁膜２３上方には、成長したキャ
ップ層２５により囲まれた三角トンネル形の空隙２９が
形成される。成長したキャップ層２５の表面には、前記
Ｎ形不純物が１×１０17〜５×１０17イオン／cm3 程度
にドーピングされ、０．３〜０．４μｍ程度の厚さを持
つＮ形ＧａＡｓの活性層２７が形成されている。キャッ
プ層２５の逆傾斜面は、左右から寄り合い、上表面が平
坦になっており、前記活性層２７は、前記キャップ層２
５の逆傾斜面、つまり三角トンネル形の空隙２９の側面
部分にはほとんど成長されなくて、キャップ層２５上に
薄く形成されている。このようにして、前記絶縁膜２３
の上部にはエピタキシャル成長されない三方形の空隙２
９が形成される。この空隙２９の最上部は活性層２７に
部分的に食いこみ、キャップ層２５の高濃度部分は空隙
２９と絶縁膜２３とにより分割されている。前記空隙
（トンネル）２９の高さは前記絶縁膜２３の幅により制
限され、前記キャップ層２５の厚さより高く形成して前
記キャップ２５が分けられるようにする。
形成のときエピタキシャルマスクの役割を遂たす。前記
キャップ層２５においては、ＳｉなどのＮ形不純物が、
１×１０18〜５×１０18イオン／cm3 程度の高濃度でド
ーピングされており、前記絶縁膜２３によりキャップ層
２５のエピタキシャル成長が部分的に阻止されるが、絶
縁膜２３の存在しない空間では、キャップ層２５が垂直
・水平両方向に成長する。つまり、界面は斜め方向に成
長する。この結果、絶縁膜２３上方には、成長したキャ
ップ層２５により囲まれた三角トンネル形の空隙２９が
形成される。成長したキャップ層２５の表面には、前記
Ｎ形不純物が１×１０17〜５×１０17イオン／cm3 程度
にドーピングされ、０．３〜０．４μｍ程度の厚さを持
つＮ形ＧａＡｓの活性層２７が形成されている。キャッ
プ層２５の逆傾斜面は、左右から寄り合い、上表面が平
坦になっており、前記活性層２７は、前記キャップ層２
５の逆傾斜面、つまり三角トンネル形の空隙２９の側面
部分にはほとんど成長されなくて、キャップ層２５上に
薄く形成されている。このようにして、前記絶縁膜２３
の上部にはエピタキシャル成長されない三方形の空隙２
９が形成される。この空隙２９の最上部は活性層２７に
部分的に食いこみ、キャップ層２５の高濃度部分は空隙
２９と絶縁膜２３とにより分割されている。前記空隙
（トンネル）２９の高さは前記絶縁膜２３の幅により制
限され、前記キャップ層２５の厚さより高く形成して前
記キャップ２５が分けられるようにする。
【００１４】前記活性層２７にはチャンネルが形成され
るもので、前記キャップ層２５の離隔距離が挾いので有
効チャンネル幅が短くなる。また、前記空隙２９により
活性層２７が半導体基板２１と分けられるので、漏泄電
流を防止する。そして、前記活性層２７の表面上には、
ＣｄなどのＰ形不純物が１×１０18〜５×１０18イオン
／cm3 程度ドーピングされ０．２〜０．３μｍ程度の厚
さを持つＰ＋形ＧａＡｓのゲート層３１が形成されてい
る。そして、このゲート層３１の表面上に、ゲート電極
３３が形成されている。また、前記空隙２９両側のキャ
ップ層２５の表面上には、ソース及びドレイン電極３
５，３６が形成されている。前記ゲート電極３３とソー
ス及びドレイン電極３５，３６はＡｕＧｅ／Ｎｉなどで
形成され、前記ゲート層３１とキャップ層２５上にそれ
ぞれオーミック接触を成している。
るもので、前記キャップ層２５の離隔距離が挾いので有
効チャンネル幅が短くなる。また、前記空隙２９により
活性層２７が半導体基板２１と分けられるので、漏泄電
流を防止する。そして、前記活性層２７の表面上には、
ＣｄなどのＰ形不純物が１×１０18〜５×１０18イオン
／cm3 程度ドーピングされ０．２〜０．３μｍ程度の厚
さを持つＰ＋形ＧａＡｓのゲート層３１が形成されてい
る。そして、このゲート層３１の表面上に、ゲート電極
３３が形成されている。また、前記空隙２９両側のキャ
ップ層２５の表面上には、ソース及びドレイン電極３
５，３６が形成されている。前記ゲート電極３３とソー
ス及びドレイン電極３５，３６はＡｕＧｅ／Ｎｉなどで
形成され、前記ゲート層３１とキャップ層２５上にそれ
ぞれオーミック接触を成している。
【００１５】図２（ａ）〜（ｃ）は本発明の一実施例に
係るＪＦＥＴの製造工程図である。まず、半導体基板２
１の表面上の所定位置に図２（ａ）に示すように絶縁膜
２３を形成する。次に、図２（ｂ）に示すように、前記
半導体基板２１の表面上に、ＭＯＣＶＤ（Metal Organi
c Chemical Vapor Deposition)またはＭＢＥ（Molecula
r Beam Epitaxy）などの結晶成長方法により、Ｎ＋形Ｇ
ａＡｓのキャップ層２５，Ｎ形ＧａＡｓの活性層２７及
びＰ＋形ＧａＡｓのゲート層３１を一度のステップで形
成する。ここでキャップ層２５は０．７〜１μｍ程度の
厚さで形成されるもので、前記絶縁膜２３の上部には形
成されず、垂直方向の成長のとき水平方向も成長されて
側面が逆傾斜を成す。このとき、前記キャップ層２５
は、前記絶縁膜２３の上部にて、０．２〜０．３μｍ程
度が離隔される。また、前記活性層２７は０．３〜０．
４μｍ程度の厚さで形成されるもので、前記逆傾斜を成
すキャップ層２５の側面に、表面が平坦になるように、
薄く形成されている。前記絶縁膜２３の上部には、前記
活性層２７が形成される際、三角形の空隙２９が形成さ
れる。また、前記ゲート層３１は、０．２〜０．３μｍ
程度の厚さで形成される。
係るＪＦＥＴの製造工程図である。まず、半導体基板２
１の表面上の所定位置に図２（ａ）に示すように絶縁膜
２３を形成する。次に、図２（ｂ）に示すように、前記
半導体基板２１の表面上に、ＭＯＣＶＤ（Metal Organi
c Chemical Vapor Deposition)またはＭＢＥ（Molecula
r Beam Epitaxy）などの結晶成長方法により、Ｎ＋形Ｇ
ａＡｓのキャップ層２５，Ｎ形ＧａＡｓの活性層２７及
びＰ＋形ＧａＡｓのゲート層３１を一度のステップで形
成する。ここでキャップ層２５は０．７〜１μｍ程度の
厚さで形成されるもので、前記絶縁膜２３の上部には形
成されず、垂直方向の成長のとき水平方向も成長されて
側面が逆傾斜を成す。このとき、前記キャップ層２５
は、前記絶縁膜２３の上部にて、０．２〜０．３μｍ程
度が離隔される。また、前記活性層２７は０．３〜０．
４μｍ程度の厚さで形成されるもので、前記逆傾斜を成
すキャップ層２５の側面に、表面が平坦になるように、
薄く形成されている。前記絶縁膜２３の上部には、前記
活性層２７が形成される際、三角形の空隙２９が形成さ
れる。また、前記ゲート層３１は、０．２〜０．３μｍ
程度の厚さで形成される。
【００１６】次に図２（ｃ）に示すように、前記ゲート
層３１の表面にＡｕＧｅ／Ｎｉを沈積したあと、通常の
フォトリソグラフ方法により前記空隙２９の上部にゲー
ト電極３３を形成する。このようにゲート電極３３を形
成するとき、このゲート電極３３の下部を除外した残り
部分の前記ゲート層３１及び活性層２７を一度の工程で
除去してキャップ層２５を露出させる。そしてこのよう
に露出されたキャップ層２５の表面に、リフト−オフの
方法で、ＡｕＧｅ／Ｎｉで成ったソース及びドレイン電
極３５，３６を形成する。
層３１の表面にＡｕＧｅ／Ｎｉを沈積したあと、通常の
フォトリソグラフ方法により前記空隙２９の上部にゲー
ト電極３３を形成する。このようにゲート電極３３を形
成するとき、このゲート電極３３の下部を除外した残り
部分の前記ゲート層３１及び活性層２７を一度の工程で
除去してキャップ層２５を露出させる。そしてこのよう
に露出されたキャップ層２５の表面に、リフト−オフの
方法で、ＡｕＧｅ／Ｎｉで成ったソース及びドレイン電
極３５，３６を形成する。
【００１７】以上説明したように、本発明は半導体基板
の結晶面と所定の角度を持つようにしま形状に絶縁膜を
形成したあと、前記絶縁膜をエピタキシャルマスクとし
て逆傾斜面を持つキャップ層を形成した。また、前記キ
ャップ層上にチャンネル領域になる活性層を形成してキ
ャップ層が空隙により分かれたＪＦＥＴを構成したため
前記キャップ層の離隔距離は絶縁膜の拡さによって制限
され、従って、ゲート電極の長さと無関係に有効チャン
ネル幅を調節することができる。また、前記キャップ層
の表面に形成されてチャンネルで利用される活性層は空
隙により前記半導体基板と分かれる。
の結晶面と所定の角度を持つようにしま形状に絶縁膜を
形成したあと、前記絶縁膜をエピタキシャルマスクとし
て逆傾斜面を持つキャップ層を形成した。また、前記キ
ャップ層上にチャンネル領域になる活性層を形成してキ
ャップ層が空隙により分かれたＪＦＥＴを構成したため
前記キャップ層の離隔距離は絶縁膜の拡さによって制限
され、従って、ゲート電極の長さと無関係に有効チャン
ネル幅を調節することができる。また、前記キャップ層
の表面に形成されてチャンネルで利用される活性層は空
隙により前記半導体基板と分かれる。
【００１８】なお、上記実施例においては、半導体基板
結晶面が＜００１＞であるＧａＡｓを用いたが、＜１０
０＞あるいは＜０１０＞の結晶面を持つことができ、ま
た、ＩｎＰ及びＧａＰなどの他の化合物半導体で実施す
ることもできる。
結晶面が＜００１＞であるＧａＡｓを用いたが、＜１０
０＞あるいは＜０１０＞の結晶面を持つことができ、ま
た、ＩｎＰ及びＧａＰなどの他の化合物半導体で実施す
ることもできる。
【００１９】
【発明の効果】従って、本発明は、キャップ層の逆傾斜
面の離隔距離を挾くして有効チャンネル幅を短く形成す
ることのできる利点がある。また、空隙により活性層と
半導体基板が分かれて漏泄電流による短チャンネル効果
の発生を防止する。そして、ゲート電極の長さと無関係
に選択的エピタキシー方法により短い有効チャンネルを
形成するので工程が簡単な利点がある。
面の離隔距離を挾くして有効チャンネル幅を短く形成す
ることのできる利点がある。また、空隙により活性層と
半導体基板が分かれて漏泄電流による短チャンネル効果
の発生を防止する。そして、ゲート電極の長さと無関係
に選択的エピタキシー方法により短い有効チャンネルを
形成するので工程が簡単な利点がある。
【図１】本発明に係る接合ＦＥＴの断面図である。
【図２】図２（ａ）〜図２（ｃ）は、本発明に係る接合
ＦＥＴの製造工程図である。
ＦＥＴの製造工程図である。
【図３】従来の接合ＦＥＴの断面図である。
２１ 半導体基板 ２３ 絶縁膜 ２５ キャップ層 ２７ 活性層 ２９ 空隙 ３１ ゲート層 ３３ ゲート電極 ３５ ソース電極 ３６ ドレイン電極
Claims (9)
- 【請求項１】 所定の結晶面を持つ半絶縁性の半導体基
板と、この半導体基板の表面に主方向のプレートと所定
の角を持ち長く形成された絶縁膜と、この絶縁膜が形成
されない半導体基板の表面に堆積され逆傾斜面を持ち表
面が所定の距離に離隔された第１導電形のキャップ層
と、前記絶縁膜上部のキャップ層の上に形成され逆傾斜
面が合わせられて表面が平坦に形成された第１導電形の
活性層と、前記絶縁膜の上部において前記キャップ層及
び活性層の逆傾斜面により形成された三角形の空隙と、
前記活性層の表面に形成された第２導電形のゲート層
と、このゲート層及び前記空隙両側のキャップ層の表面
にオーミック接触を成して形成されたゲート電極及びソ
ース，ドレイン電極を備える接合ＦＥＴ。 - 【請求項２】 前記半導体基板が、ＧａＡｓ，ＩｎＰ及
びＧａＰのいずれかで形成される請求項１記載の接合Ｆ
ＥＴ。 - 【請求項３】 前記第１導電形がＮ形であり、第２導電
形がＰ形である請求項１記載の接合ＦＥＴ。 - 【請求項４】 前記半導体基板の結晶面が、＜１００
＞，＜０１０＞及び＜００１＞のいずれか一つの結晶面
を用いる請求項１記載の接合ＦＥＴ。 - 【請求項５】 前記絶縁膜が、ＳｉＯ2 あるいはＳｉ3
Ｎ4 のいずれかの絶縁物質で形成される請求項１記載の
接合ＦＥＴ。 - 【請求項６】 前記絶縁膜が、主方向プレートと２０〜
３０°程度の角度を持つ請求項１記載の接合ＦＥＴ。 - 【請求項７】 所定の結晶面を持つ半絶縁性半導体基板
の表面に主方向プレートと所定の角度を成す、しま形態
の絶縁膜を形成する第１工程と、前記絶縁膜が形成され
ていない半導体基板の表面に所定の距離に離隔された逆
傾斜面を持つ第１導電形のキャップ層を形成する第２工
程と、前記キャップ層の表面に第１導電形の活性層と高
濃度の第２導電形のゲート層を形成する第３工程と、前
記絶縁膜上部のゲート層の表面にゲート電極を形成し、
残りの部分のゲート層と活性層を除去してキャップ層を
露出させる第４工程と、前記キャップ層の表面にソース
及びドレイン電極を形成する第５工程とを備えた接合Ｆ
ＥＴの製造方法。 - 【請求項８】 前記第２工程及び第３工程は、ＭＯＣＶ
ＤあるいはＭＢＥのいずれかの方法により、一度の工程
から形成される請求項７記載の接合ＦＥＴの製造方法。 - 【請求項９】 前記第４工程は、前記ゲート層の表面に
オーミック金属を塗布したあと、一度のフォトリソグラ
フ工程により前記キャップ層を露出させる請求項７記載
の接合ＦＥＴの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920000590A KR930017200A (ko) | 1992-01-16 | 1992-01-16 | 접합전계효과 트랜지스터 및 그 제조방법 |
| KR1992-590 | 1992-01-16 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05275453A true JPH05275453A (ja) | 1993-10-22 |
Family
ID=19327989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5002530A Pending JPH05275453A (ja) | 1992-01-16 | 1993-01-11 | 接合ｆｅｔ及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0552067A2 (ja) |
| JP (1) | JPH05275453A (ja) |
| KR (1) | KR930017200A (ja) |
| TW (1) | TW234198B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022230293A1 (ja) * | 2021-04-30 | 2022-11-03 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100351888B1 (ko) * | 1997-12-31 | 2002-11-18 | 주식회사 하이닉스반도체 | 반도체소자의 배선구조 및 형성방법 |
| GB2412009B (en) * | 2004-03-11 | 2006-01-25 | Toshiba Research Europ Limited | A semiconductor device and method of its manufacture |
| US8779554B2 (en) * | 2012-03-30 | 2014-07-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | MOSFETs with channels on nothing and methods for forming the same |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4295267A (en) * | 1980-07-18 | 1981-10-20 | Trw Inc. | Two-mask VJ-FET transistor structure |
| US4499481A (en) * | 1983-09-14 | 1985-02-12 | The United States Of America As Represented By The Secretary Of The Navy | Heterojunction Schottky gate MESFET with lower channel ridge barrier |
| JPS61260679A (ja) * | 1985-05-15 | 1986-11-18 | Fujitsu Ltd | 電界効果トランジスタ |
| FR2631744A1 (fr) * | 1988-04-29 | 1989-11-24 | Thomson Csf | Transistor a effet de champ, son procede de realisation, et procede d'integration monolithique d'un transistor a effet de champ et d'un laser |
-
1992
- 1992-01-16 KR KR1019920000590A patent/KR930017200A/ko not_active Application Discontinuation
-
1993
- 1993-01-11 JP JP5002530A patent/JPH05275453A/ja active Pending
- 1993-01-12 TW TW082100146A patent/TW234198B/zh active
- 1993-01-18 EP EP93300307A patent/EP0552067A2/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022230293A1 (ja) * | 2021-04-30 | 2022-11-03 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0552067A3 (ja) | 1994-12-21 |
| KR930017200A (ko) | 1993-08-30 |
| EP0552067A2 (en) | 1993-07-21 |
| TW234198B (ja) | 1994-11-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4262296A (en) | Vertical field effect transistor with improved gate and channel structure | |
| JPH0435904B2 (ja) | ||
| JPH07307461A (ja) | 添加物変調電界効果トランジスタ | |
| US5397907A (en) | Field effect transistor and fabricating method thereof | |
| US5448086A (en) | Field effect transistor | |
| JP2689057B2 (ja) | 静電誘導型半導体装置 | |
| JPH05275453A (ja) | 接合ｆｅｔ及びその製造方法 | |
| JPH07273311A (ja) | 帯域対帯域共振トンネリング・トランジスタ | |
| JPH0770735B2 (ja) | デュアルゲートの金属半導体電界効果トランジスタ及びその製造方法 | |
| JPH0359579B2 (ja) | ||
| JPS5891681A (ja) | 電界効果型トランジスタ | |
| US5413947A (en) | Method for manufacturing a semiconductor device with an epitaxial void | |
| JPH06163602A (ja) | 高電子移動度トランジスタ及びその製造方法 | |
| JP3256643B2 (ja) | 半導体装置 | |
| JPH05335593A (ja) | 浮動電子通路電界効果トランジスタ及びその製造方法 | |
| GB2239557A (en) | High electron mobility transistors | |
| JP2661569B2 (ja) | へテロ接合型電界効果トランジスタおよびその製造方法 | |
| JPH028450B2 (ja) | ||
| WO2020062706A1 (zh) | 一种硅基锗锡高电子迁移率晶体管 | |
| KR950000661B1 (ko) | 금속-반도체 전계효과트랜지스터 및 그 제조방법 | |
| JP2671553B2 (ja) | 電界効果半導体装置 | |
| KR940007665B1 (ko) | 화합물 반도체장치 및 그 제조방법 | |
| JPH043433A (ja) | 化合物半導体接合型ｆｅｔ | |
| JPH0729917A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPS6367342B2 (ja) |