JPH05335593A - 浮動電子通路電界効果トランジスタ及びその製造方法 - Google Patents
浮動電子通路電界効果トランジスタ及びその製造方法Info
- Publication number
- JPH05335593A JPH05335593A JP4041593A JP4159392A JPH05335593A JP H05335593 A JPH05335593 A JP H05335593A JP 4041593 A JP4041593 A JP 4041593A JP 4159392 A JP4159392 A JP 4159392A JP H05335593 A JPH05335593 A JP H05335593A
- Authority
- JP
- Japan
- Prior art keywords
- type layer
- conductivity type
- effect transistor
- field effect
- electron path
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000005669 field effect Effects 0.000 title claims description 32
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 239000004065 semiconductor Substances 0.000 claims abstract description 27
- 239000012212 insulator Substances 0.000 claims abstract description 22
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims abstract description 18
- 239000013078 crystal Substances 0.000 claims description 23
- 238000000034 method Methods 0.000 claims description 19
- 150000001875 compounds Chemical class 0.000 claims description 11
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 3
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 claims 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 16
- 238000005229 chemical vapour deposition Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 10
- 229910052751 metal Inorganic materials 0.000 description 10
- 239000002184 metal Substances 0.000 description 10
- 230000000694 effects Effects 0.000 description 5
- 238000000407 epitaxy Methods 0.000 description 5
- 239000012535 impurity Substances 0.000 description 4
- RBFQJDQYXXHULB-UHFFFAOYSA-N arsane Chemical compound [AsH3] RBFQJDQYXXHULB-UHFFFAOYSA-N 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- XCZXGTMEAKBVPV-UHFFFAOYSA-N trimethylgallium Chemical compound C[Ga](C)C XCZXGTMEAKBVPV-UHFFFAOYSA-N 0.000 description 3
- 238000002109 crystal growth method Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
- H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
- H01L29/66863—Lateral single gate transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
- H01L21/28587—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds characterised by the sectional shape, e.g. T, inverted T
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Junction Field-Effect Transistors (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】
【目的】 この発明は、側ゲート効果の防止、緩衝層へ
の電流成分の抑制とともにゲート長の縮小、ならびにソ
ース抵抗の削減及び高周波動作時の雑音抑制を達成し得
る浮動電子通路電界効果トランジスタ及びその製造方法
を提供することにある。 【構成】 この発明は、電界効果トランジスタにおい
て、所定の結晶面を持つ半絶縁性化合物半導体基板１４
と、上記化合物半導体基板１４の表面に主面と所定角を
持ち長く形成された絶縁膜１３と、上記絶縁膜１３が形
成されていない化合物半導体基板１４の表面に形成さ
れ、逆傾き面を持つ高濃度ｎ形層１１と、上記絶縁膜１
３の両側を除いた高濃度ｎ形層１１上に、上記逆傾き面
が合わされるように形成されたｎ形層９と、上記絶縁膜
１３上に上記ｎ形層９の逆傾き面により形成された三角
形の空き空間１２と、上記高濃度ｎ形層９の露出された
一部分上に形成されたソース及びドレーン電極７，１０
と、上記ｎ形層９上に形成されたゲート電極８とからな
る。
の電流成分の抑制とともにゲート長の縮小、ならびにソ
ース抵抗の削減及び高周波動作時の雑音抑制を達成し得
る浮動電子通路電界効果トランジスタ及びその製造方法
を提供することにある。 【構成】 この発明は、電界効果トランジスタにおい
て、所定の結晶面を持つ半絶縁性化合物半導体基板１４
と、上記化合物半導体基板１４の表面に主面と所定角を
持ち長く形成された絶縁膜１３と、上記絶縁膜１３が形
成されていない化合物半導体基板１４の表面に形成さ
れ、逆傾き面を持つ高濃度ｎ形層１１と、上記絶縁膜１
３の両側を除いた高濃度ｎ形層１１上に、上記逆傾き面
が合わされるように形成されたｎ形層９と、上記絶縁膜
１３上に上記ｎ形層９の逆傾き面により形成された三角
形の空き空間１２と、上記高濃度ｎ形層９の露出された
一部分上に形成されたソース及びドレーン電極７，１０
と、上記ｎ形層９上に形成されたゲート電極８とからな
る。
Description
【０００１】
【産業上の利用分野】この発明は、電界効果トランジス
タ（Filed Effect Transistor,以下ＦＥＴという）及び
その製造方法に係わり、特に結晶成長特性により形成さ
れる三角形の空き空間を利用した浮動電子通路ＦＥＴ及
びその製造方法に関する。
タ（Filed Effect Transistor,以下ＦＥＴという）及び
その製造方法に係わり、特に結晶成長特性により形成さ
れる三角形の空き空間を利用した浮動電子通路ＦＥＴ及
びその製造方法に関する。
【０００２】
【従来の技術】一般に、ＦＥＴは半絶縁ガリウム砒素の
基板上に単結晶成長により製作されるもので、通常的で
ある結晶成長法では噴射線エピタキシ（ＭＢＥ）、液状
エピタキシ（ＬＰＥ）、気状エピタキシ（ＹＰＥ）及び
有機金属化学気状蒸着法（ＭＯＣＶＤ）などがあり、こ
のような結晶成長方法中で実際的なＦＥＴの製作工程で
は、素子の特性及び生産性の利点によって有機金属化学
蒸着法が多く利用されている。
基板上に単結晶成長により製作されるもので、通常的で
ある結晶成長法では噴射線エピタキシ（ＭＢＥ）、液状
エピタキシ（ＬＰＥ）、気状エピタキシ（ＹＰＥ）及び
有機金属化学気状蒸着法（ＭＯＣＶＤ）などがあり、こ
のような結晶成長方法中で実際的なＦＥＴの製作工程で
は、素子の特性及び生産性の利点によって有機金属化学
蒸着法が多く利用されている。
【０００３】特にガリウム砒素ＦＥＴは高周波特性が優
秀であるので、今まで大部分の研究は、主にガリウム砒
素ＦＥＴの基本的である構造を維持した状態でその大き
さを削減することにあった。即ち、電子線を利用してゲ
ートの長さを１μｍ以下に縮小して活性層のドーピング
濃度を大きくし、活性層の厚さを薄くする方法が利用さ
れていた。
秀であるので、今まで大部分の研究は、主にガリウム砒
素ＦＥＴの基本的である構造を維持した状態でその大き
さを削減することにあった。即ち、電子線を利用してゲ
ートの長さを１μｍ以下に縮小して活性層のドーピング
濃度を大きくし、活性層の厚さを薄くする方法が利用さ
れていた。
【０００４】例えば、図７に示すようにショットキー
（Schottky）接合を持つゲート２に加える電圧の大きさ
を変化させると、空乏層の厚さが変えられ、従ってソー
ス１とドレーン３間の電流が変えられるものである。し
かし、既存の素子構造は集積回路に用いられる場合に
は、側ゲート（side-gate ）効果及び、高周波動作のた
めのゲート長の減少による緩衝層（buffer layer）での
電流成分の増加で出力抵抗が減少する欠点があった。ま
た、素子の構造上、ソース抵抗を少なくすることは限界
があり、高周波動作時に雑音特性を悪化させていた。
（Schottky）接合を持つゲート２に加える電圧の大きさ
を変化させると、空乏層の厚さが変えられ、従ってソー
ス１とドレーン３間の電流が変えられるものである。し
かし、既存の素子構造は集積回路に用いられる場合に
は、側ゲート（side-gate ）効果及び、高周波動作のた
めのゲート長の減少による緩衝層（buffer layer）での
電流成分の増加で出力抵抗が減少する欠点があった。ま
た、素子の構造上、ソース抵抗を少なくすることは限界
があり、高周波動作時に雑音特性を悪化させていた。
【０００５】
【発明が解決しようとする課題】従って、この発明の目
的は、側ゲート効果を防止することのできる浮動電子通
路ＦＥＴを提供することにある。この発明の他の目的
は、緩衝層への電流成分を抑制するとともにゲートの有
効長を減少させることのできる浮動電子通路ＦＥＴを提
供することにある。この発明の又他の目的は、ソース抵
抗を減少して高周波動作時に雑音の発生を抑制すること
のできる浮動電子通路ＦＥＴを提供することにある。こ
の発明の又他の目的は、上記の浮動電子通路ＦＥＴの製
造方法を提供することにある。
的は、側ゲート効果を防止することのできる浮動電子通
路ＦＥＴを提供することにある。この発明の他の目的
は、緩衝層への電流成分を抑制するとともにゲートの有
効長を減少させることのできる浮動電子通路ＦＥＴを提
供することにある。この発明の又他の目的は、ソース抵
抗を減少して高周波動作時に雑音の発生を抑制すること
のできる浮動電子通路ＦＥＴを提供することにある。こ
の発明の又他の目的は、上記の浮動電子通路ＦＥＴの製
造方法を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、この発明は、電界効果トランジスタにおいて、所定
の結晶面を持つ半絶縁性化合物半導体基板と、上記化合
物半導体基板の表面に主面と所定角を持ち長く形成され
た絶縁膜と、上記絶縁膜が形成されていない化合物半導
体基板の表面に形成され、逆傾き面を持つ高濃度第１導
電形層と、上記絶縁膜の両側を除いた高濃度第１導電形
層上に、上記逆傾き面が合わされるように形成された第
１導電形層と、上記絶縁膜上に上記第１導電形層の逆傾
き面により形成された三角形の空き空間と、上記高濃度
第１導電形層の露出された一部分上に形成されたソース
及びドレーン電極と、上記第１導電形層上に形成された
ゲート電極とから構成される。
に、この発明は、電界効果トランジスタにおいて、所定
の結晶面を持つ半絶縁性化合物半導体基板と、上記化合
物半導体基板の表面に主面と所定角を持ち長く形成され
た絶縁膜と、上記絶縁膜が形成されていない化合物半導
体基板の表面に形成され、逆傾き面を持つ高濃度第１導
電形層と、上記絶縁膜の両側を除いた高濃度第１導電形
層上に、上記逆傾き面が合わされるように形成された第
１導電形層と、上記絶縁膜上に上記第１導電形層の逆傾
き面により形成された三角形の空き空間と、上記高濃度
第１導電形層の露出された一部分上に形成されたソース
及びドレーン電極と、上記第１導電形層上に形成された
ゲート電極とから構成される。
【０００７】
【作用】この発明は、ガリウム砒素ＧａＡｓ半導体を利
用した新しい構造の電界効果トランジスタに係わり、こ
の発明の電界効果トランジスタは結晶成長面が＜００１
＞であるガリウム砒素半絶縁基板上に絶縁体でマスク層
を形成し、選択的有機金属化学蒸着法により高濃度ｎ+
層の逆方向メサを形成し、ｎ層の成長で二等辺三角形の
空き空間を形成し、抵抗接触を得るために再びｎ層を蝕
刻した後、ドレーンとソースを形成し、リフトオフ方式
でゲートを蒸着して製作される。
用した新しい構造の電界効果トランジスタに係わり、こ
の発明の電界効果トランジスタは結晶成長面が＜００１
＞であるガリウム砒素半絶縁基板上に絶縁体でマスク層
を形成し、選択的有機金属化学蒸着法により高濃度ｎ+
層の逆方向メサを形成し、ｎ層の成長で二等辺三角形の
空き空間を形成し、抵抗接触を得るために再びｎ層を蝕
刻した後、ドレーンとソースを形成し、リフトオフ方式
でゲートを蒸着して製作される。
【０００８】
【実施例】以下、図面を用いてこの発明の実施例を説明
する。
する。
【０００９】選択的有機金属化学気状蒸着法で半絶縁基
板上に一定の模様のマスク層を熱的に安定な金属や絶縁
体で形成し、次にマスクされない開口部に単結晶を成長
させる時や、マスク領域が小さい結晶成長条件が適合す
る場合、選択的有機金属化学気状蒸着法の成長条件上マ
スクが形成された部分には、単結晶は勿論非晶質のガリ
ウム砒素も形成されず、単結晶が成長された開口部と結
晶成長が生じないマスク領域間には結晶成長面が存在す
るようになり、特有の模様を持つ特性を示すことを、文
献「SSDM Chang-Tae Kim et al,P399-P401.28.Aug.199
1」に発表した。
板上に一定の模様のマスク層を熱的に安定な金属や絶縁
体で形成し、次にマスクされない開口部に単結晶を成長
させる時や、マスク領域が小さい結晶成長条件が適合す
る場合、選択的有機金属化学気状蒸着法の成長条件上マ
スクが形成された部分には、単結晶は勿論非晶質のガリ
ウム砒素も形成されず、単結晶が成長された開口部と結
晶成長が生じないマスク領域間には結晶成長面が存在す
るようになり、特有の模様を持つ特性を示すことを、文
献「SSDM Chang-Tae Kim et al,P399-P401.28.Aug.199
1」に発表した。
【００１０】上記から断面はマスクの方向と選択的有機
金属化学気状蒸着法の成長条件である成長温度、基板の
結晶方向、三水素化、成長温度、基板の結晶方向、三水
素化砒素ガスＡｓＨ3 のモル分率、トリメチルガリウム
（TMG:Trimethyle Gallium）のモル分率運動により固有
の模様を持ち、結晶面が＜００１＞である絶縁基板上に
選択的有機金属化学気状蒸着法により形成された断面に
は、結晶面が＜１１１Ｄ＞，＜１１２Ａ＞及び＜１１３
Ａ＞などがあり、各々は順方向あるいは逆方向メサ構造
が形成される。
金属化学気状蒸着法の成長条件である成長温度、基板の
結晶方向、三水素化、成長温度、基板の結晶方向、三水
素化砒素ガスＡｓＨ3 のモル分率、トリメチルガリウム
（TMG:Trimethyle Gallium）のモル分率運動により固有
の模様を持ち、結晶面が＜００１＞である絶縁基板上に
選択的有機金属化学気状蒸着法により形成された断面に
は、結晶面が＜１１１Ｄ＞，＜１１２Ａ＞及び＜１１３
Ａ＞などがあり、各々は順方向あるいは逆方向メサ構造
が形成される。
【００１１】図１はこの発明による浮動電子通路ＦＥＴ
の断面図である。上記浮動電子通路ＦＥＴは、結晶面が
００１である半絶縁性ＧａＡｓの半導体基板１４表面
に、ＳｉＯ2 あるいはＳｉ3 Ｎ4 などが４００〜１００
０Å程度の厚さで１〜２μｍ程度の幅を持つ絶縁体１３
が、約１００μｍ程度の長さを持つ縞模様形状に形成さ
れている。上記絶縁体１３は半導体基板１４の結晶成長
方向を表示する主フラット（main flat ）である＜ｉ１
０＞方向と２０°〜３０°程度の角度を持ち形成されて
いる。
の断面図である。上記浮動電子通路ＦＥＴは、結晶面が
００１である半絶縁性ＧａＡｓの半導体基板１４表面
に、ＳｉＯ2 あるいはＳｉ3 Ｎ4 などが４００〜１００
０Å程度の厚さで１〜２μｍ程度の幅を持つ絶縁体１３
が、約１００μｍ程度の長さを持つ縞模様形状に形成さ
れている。上記絶縁体１３は半導体基板１４の結晶成長
方向を表示する主フラット（main flat ）である＜ｉ１
０＞方向と２０°〜３０°程度の角度を持ち形成されて
いる。
【００１２】上記半導体基板１４の上部には、Ｓｉある
いはＴｅなどのｎ形不純物が２×１０18〜４×１０18cm
-13 程度ドーピングされたＧａＡｓのｎ+ 層１１が形成
されている。上記ｎ+ 層１１は結晶成長特性上、絶縁体
１３の上部には形成されず垂直成長とともに水平成長さ
れて側面が逆の傾きを持ち、逆の傾きを持つ側面の最上
位部分は離隔されている。
いはＴｅなどのｎ形不純物が２×１０18〜４×１０18cm
-13 程度ドーピングされたＧａＡｓのｎ+ 層１１が形成
されている。上記ｎ+ 層１１は結晶成長特性上、絶縁体
１３の上部には形成されず垂直成長とともに水平成長さ
れて側面が逆の傾きを持ち、逆の傾きを持つ側面の最上
位部分は離隔されている。
【００１３】また、上記ｎ+ 層１１の表面には、上記ｎ
形不純物が４×１０17cm-3程度ドーピングされたＧａＡ
ｓのｎ層９が形成されている。上記ｎ層９はｎ+ 層１１
の逆の傾きを持つ側面では表面より成長速度がとても遅
く、側面かつ逆の傾きを持つ。上記のｎ層９は逆の傾き
を持つ側面が合わせて上記絶縁体１３の上部に三角形の
空き空間１２が形成されており、この空き空間１２の上
部にはｎ層９の表面が平坦化されて形成されている。
形不純物が４×１０17cm-3程度ドーピングされたＧａＡ
ｓのｎ層９が形成されている。上記ｎ層９はｎ+ 層１１
の逆の傾きを持つ側面では表面より成長速度がとても遅
く、側面かつ逆の傾きを持つ。上記のｎ層９は逆の傾き
を持つ側面が合わせて上記絶縁体１３の上部に三角形の
空き空間１２が形成されており、この空き空間１２の上
部にはｎ層９の表面が平坦化されて形成されている。
【００１４】また、上記ｎ層９は空き空間１２の両側が
順方向にメサエッチングされて、ｎ+ 層１１が露出され
ており、上記ｎ層９は浅くリセスエッチング（recess e
tching）されて露出されている。上記ｎ+ 層１１の露出
された一部分上にソース及びドレーン電極７，１０が、
ｎ層９の表面にゲート電極８が各々形成されている。上
記ソース及びドレーン電極７，１０はＡｕＧｅ／Ａｕな
どのオーム接触を可能とする金属で形成されて、上記ｎ
+ 層１１とオーム接触し、上記ゲート電極８はＡｌなど
のショットキー金属で形成されて、上記ｎ層９とショッ
トキー接触をなす。
順方向にメサエッチングされて、ｎ+ 層１１が露出され
ており、上記ｎ層９は浅くリセスエッチング（recess e
tching）されて露出されている。上記ｎ+ 層１１の露出
された一部分上にソース及びドレーン電極７，１０が、
ｎ層９の表面にゲート電極８が各々形成されている。上
記ソース及びドレーン電極７，１０はＡｕＧｅ／Ａｕな
どのオーム接触を可能とする金属で形成されて、上記ｎ
+ 層１１とオーム接触し、上記ゲート電極８はＡｌなど
のショットキー金属で形成されて、上記ｎ層９とショッ
トキー接触をなす。
【００１５】上述の浮動電子通路ＦＥＴは、上記ゲート
電極８下部のｎ層９に形成された電子通路（あるいはチ
ャンネル）が上記空き空間１２により半導体基板１４と
電気的に分けられている。このため、ゲート電極８の長
さに無関係となり、ｎ+ 層１１間の距離により有効電子
通路の長さを最小化することができ、電子通路を通って
流れる電流が半導体基板１４へ流れることを防止する。
また、上記空き空間１２は、隣接する素子により発生す
る側ゲート効果を防止することができ、上記電子通路が
ｎ+ 層１１と隣接されており、ｎ+ 層１１とｎ層９の接
触面積が大きくなりソース抵抗を減少させることができ
る。
電極８下部のｎ層９に形成された電子通路（あるいはチ
ャンネル）が上記空き空間１２により半導体基板１４と
電気的に分けられている。このため、ゲート電極８の長
さに無関係となり、ｎ+ 層１１間の距離により有効電子
通路の長さを最小化することができ、電子通路を通って
流れる電流が半導体基板１４へ流れることを防止する。
また、上記空き空間１２は、隣接する素子により発生す
る側ゲート効果を防止することができ、上記電子通路が
ｎ+ 層１１と隣接されており、ｎ+ 層１１とｎ層９の接
触面積が大きくなりソース抵抗を減少させることができ
る。
【００１６】図 は上記浮動電子通路電界効果トランジ
スタ及びその製造方法の製造工程図である。
スタ及びその製造方法の製造工程図である。
【００１７】上記浮動電子通路電界効果トランジスタは
以下に示す工程段階を経て形成される。
以下に示す工程段階を経て形成される。
【００１８】１）結晶面が００１である半絶縁性ＧａＡ
ｓの半導体基板上に絶縁体でマスク層を形成する段階
（図２（Ａ）参照）。
ｓの半導体基板上に絶縁体でマスク層を形成する段階
（図２（Ａ）参照）。
【００１９】２）選択的有機金属化学蒸着法によるｎ+
層成長段階（図２（Ｂ）参照）。
層成長段階（図２（Ｂ）参照）。
【００２０】３）ｎ層成長段階（図２（Ｃ）参照）。
【００２１】４）ソースとドレーン形成段階（図２
（Ｄ）参照）。
（Ｄ）参照）。
【００２２】５）ゲート形成段階（図２（Ｅ）参照）。
【００２３】このような、この発明の電界効果トランジ
スタの製造工程を図２を参照した望ましい実施例による
方法を詳細に説明すると、先ず、第１の段階工程では結
晶面００１である半絶縁性ＧａＡｓの半導体基板１４を
Ｈ2 ＳＯ4 ：Ｈ2 Ｏ2 ：Ｈ2Ｏを５：１：１の比率で６
０℃の温度で３分間エッチングし、５分間イオン化水で
洗滌する。次に、半絶縁基板１４上にＳｉＯ2 あるいは
Ｓｉ3 Ｎ4 などの絶縁物質を堆積し、フォトリソグラフ
ィあるいはリフトオフ工程を利用して絶縁体１３を形成
する。上記絶縁体１３は上記半絶縁基板１４の主フラッ
トを示す＜ｉ１０＞方向と１０°〜４５°程度の角度を
つけて形成されるもので、厚さは０．０４〜０．１μ
ｍ、幅は１〜２μｍ、長さは約１００μｍ程度になる。
スタの製造工程を図２を参照した望ましい実施例による
方法を詳細に説明すると、先ず、第１の段階工程では結
晶面００１である半絶縁性ＧａＡｓの半導体基板１４を
Ｈ2 ＳＯ4 ：Ｈ2 Ｏ2 ：Ｈ2Ｏを５：１：１の比率で６
０℃の温度で３分間エッチングし、５分間イオン化水で
洗滌する。次に、半絶縁基板１４上にＳｉＯ2 あるいは
Ｓｉ3 Ｎ4 などの絶縁物質を堆積し、フォトリソグラフ
ィあるいはリフトオフ工程を利用して絶縁体１３を形成
する。上記絶縁体１３は上記半絶縁基板１４の主フラッ
トを示す＜ｉ１０＞方向と１０°〜４５°程度の角度を
つけて形成されるもので、厚さは０．０４〜０．１μ
ｍ、幅は１〜２μｍ、長さは約１００μｍ程度になる。
【００２４】第２の段階工程では、上記半絶縁基板１４
の上部に選択的有機金属化学気状蒸着法でオーム接触
（ohmic contact ）を得るために、ＳｉあるいはＴｅな
どのＮ形不純物を２×１０18〜４×１０18cm-3程度にド
ーピングし、ｎ+ 形のＧａＡｓを結晶成長してｎ+ 層１
１を形成する。上記ｎ+ 層１１はＴＭＧと三水素化砒素
ガスのモル分率を３．７×１０-5と１．５×１０-3にな
るように成長させるもので、上記絶縁体１３の上部に
は、成長されない垂直成長と同時に水平成長をして逆方
向のメサを形成する。上記のｎ+ 層１１の安定な逆方向
メサ形成において、成長温度及び三水素化砒素ガスのモ
ル分率が重要な変数になる。
の上部に選択的有機金属化学気状蒸着法でオーム接触
（ohmic contact ）を得るために、ＳｉあるいはＴｅな
どのＮ形不純物を２×１０18〜４×１０18cm-3程度にド
ーピングし、ｎ+ 形のＧａＡｓを結晶成長してｎ+ 層１
１を形成する。上記ｎ+ 層１１はＴＭＧと三水素化砒素
ガスのモル分率を３．７×１０-5と１．５×１０-3にな
るように成長させるもので、上記絶縁体１３の上部に
は、成長されない垂直成長と同時に水平成長をして逆方
向のメサを形成する。上記のｎ+ 層１１の安定な逆方向
メサ形成において、成長温度及び三水素化砒素ガスのモ
ル分率が重要な変数になる。
【００２５】第３の段階工程では、上記Ｎ形不純物の濃
度が４×１０17cm-3であるＧａＡｓを上記ｎ+ 層１１の
成長時と同様なモル分率で成長させて、ｎ層９を形成す
る。この時、上記ｎ層９は上記ｎ+ 層１１のように垂直
成長と水平成長が同時に生じるので、上記逆方向メサを
なす面が合わされて三角形の空き空間１２が形成され、
この空き空間１２が形成された後には、上記ｎ層９が平
坦化されて形成される。従って、上記ｎ+ 層１１を二等
辺三角形の頂点で接触しないように厚く成長させること
により、有効通路の長さを極めて短く形成することがで
きる。また、厚さは空き空間１２の頂点から活性層表面
までの距離により決定されるので、所望の素子のスレッ
ショルド電圧は、活性層のドーピング及び素子の構造変
数であるｎ層９の厚さ、ｎ+ 層１１の厚さ、マスクの厚
さ及びマスク幅により容易に調節することができる。即
ち、上記ｎ層９の厚さをＴ1 とすると、Ｔ1 は実験的
に、 Ｔ1 ＝Ａ＋Ｈ＋Ｓ−Ｔ2 （上記式で、Ａは要求するスレッショルド電圧における
電子通路の深さであり、Ｈは空き空間１２の高さ、Ｓは
絶縁体の厚さ１３、Ｔ2 はｎ+ 層１１の厚さ）である。
また、空き空間１２の高さＨは、 Ｈ＝β・Ｄ tanφ （上記式で、Ｄは絶縁体の厚さ１３であり、βは約０．
３２の側面成長正数値であり、φは絶縁基板１４と約５
０°の角度を持つ空き空間である）で決定される。
度が４×１０17cm-3であるＧａＡｓを上記ｎ+ 層１１の
成長時と同様なモル分率で成長させて、ｎ層９を形成す
る。この時、上記ｎ層９は上記ｎ+ 層１１のように垂直
成長と水平成長が同時に生じるので、上記逆方向メサを
なす面が合わされて三角形の空き空間１２が形成され、
この空き空間１２が形成された後には、上記ｎ層９が平
坦化されて形成される。従って、上記ｎ+ 層１１を二等
辺三角形の頂点で接触しないように厚く成長させること
により、有効通路の長さを極めて短く形成することがで
きる。また、厚さは空き空間１２の頂点から活性層表面
までの距離により決定されるので、所望の素子のスレッ
ショルド電圧は、活性層のドーピング及び素子の構造変
数であるｎ層９の厚さ、ｎ+ 層１１の厚さ、マスクの厚
さ及びマスク幅により容易に調節することができる。即
ち、上記ｎ層９の厚さをＴ1 とすると、Ｔ1 は実験的
に、 Ｔ1 ＝Ａ＋Ｈ＋Ｓ−Ｔ2 （上記式で、Ａは要求するスレッショルド電圧における
電子通路の深さであり、Ｈは空き空間１２の高さ、Ｓは
絶縁体の厚さ１３、Ｔ2 はｎ+ 層１１の厚さ）である。
また、空き空間１２の高さＨは、 Ｈ＝β・Ｄ tanφ （上記式で、Ｄは絶縁体の厚さ１３であり、βは約０．
３２の側面成長正数値であり、φは絶縁基板１４と約５
０°の角度を持つ空き空間である）で決定される。
【００２６】なお、上記第２及び第３の段階工程におい
て、ｎ+ 層１１及びｎ層９を有機金属化学気状蒸着法で
形成したが、噴射線エピタキシ及び液状エピタキシでも
形成することができる。
て、ｎ+ 層１１及びｎ層９を有機金属化学気状蒸着法で
形成したが、噴射線エピタキシ及び液状エピタキシでも
形成することができる。
【００２７】第４の段階工程では、ソース７とドレーン
１０のオーム接触を得るために空き空間１２の両側のｎ
層９を一部除去してｎ+ 層１１を露出させる。次に、上
記ｎ+ 層１１の露出された部分にＡｕＧｅ／Ｎｉ／Ａｕ
などのオーム接触金属でソース及びドレーン電極７，１
０を形成する。
１０のオーム接触を得るために空き空間１２の両側のｎ
層９を一部除去してｎ+ 層１１を露出させる。次に、上
記ｎ+ 層１１の露出された部分にＡｕＧｅ／Ｎｉ／Ａｕ
などのオーム接触金属でソース及びドレーン電極７，１
０を形成する。
【００２８】第５の段階工程では、上記ｎ層９を浅くリ
セスエッチングした後、通常のリフトオフ工程によりＡ
ｌなどのゲート金属でゲート電極８を形成する。
セスエッチングした後、通常のリフトオフ工程によりＡ
ｌなどのゲート金属でゲート電極８を形成する。
【００２９】図３はこの発明の他の実施例として浮動電
子通路電界効果トランジスタを利用して構成したディジ
タル集積回路の構成図であり、エンハンスメント形（En
hancement Type；Ｅ形）及びデプレション形（Depletio
n Type；Ｄ形）の単位素子を一つのチップ上に形成した
ＤＣＦＬ（Direct Coupled FET Logic）の断面図であ
る。
子通路電界効果トランジスタを利用して構成したディジ
タル集積回路の構成図であり、エンハンスメント形（En
hancement Type；Ｅ形）及びデプレション形（Depletio
n Type；Ｄ形）の単位素子を一つのチップ上に形成した
ＤＣＦＬ（Direct Coupled FET Logic）の断面図であ
る。
【００３０】上記ＤＣＦＬはＥ形浮動電子通路ＦＥＴ１
９のソース電極７が電源電圧端子１５に、ドレーン及び
ゲート電極１０，８が出力端子１６に各々接続され、Ｄ
形浮動電子通路ＦＥＴ２０のソース電極７が接地端子１
８に、ゲート電極８が入力端子１７に、ドレーン電極１
０が出力端子１６に各々接続されている。上記ＤＣＦＬ
は反転論理動作をするもので、上記Ｅ形浮動電子ＦＥＴ
１９は負荷抵抗で、上記Ｄ形浮動電子通路ＦＥＴ２０は
駆動素子に利用される。
９のソース電極７が電源電圧端子１５に、ドレーン及び
ゲート電極１０，８が出力端子１６に各々接続され、Ｄ
形浮動電子通路ＦＥＴ２０のソース電極７が接地端子１
８に、ゲート電極８が入力端子１７に、ドレーン電極１
０が出力端子１６に各々接続されている。上記ＤＣＦＬ
は反転論理動作をするもので、上記Ｅ形浮動電子ＦＥＴ
１９は負荷抵抗で、上記Ｄ形浮動電子通路ＦＥＴ２０は
駆動素子に利用される。
【００３１】上記から、Ｅ形浮動電子通路電界効果トラ
ンジスタ１９よりＤ形浮動電子通路電界効果トランジス
タ２０の絶縁体１３の幅を大きくする二等辺三角形の空
き空間１２の高さは大きくなり、従ってスレッショルド
電圧は低められるものである。
ンジスタ１９よりＤ形浮動電子通路電界効果トランジス
タ２０の絶縁体１３の幅を大きくする二等辺三角形の空
き空間１２の高さは大きくなり、従ってスレッショルド
電圧は低められるものである。
【００３２】図４は図３のＤＣＦＬの等価回路図であ
る。
る。
【００３３】上記回路を利用して上記ＤＣＦＬの動作を
説明する。
説明する。
【００３４】上記回路は電源電圧端子１５に電源電圧Ｖ
DDを印加して接地端子１８を接地させると、上記Ｅ形浮
動電子通路ＦＥＴ１９が負荷抵抗であるので、上記入力
端子２０の入力電圧Ｖin状態により出力端子１６の出力
電圧Ｖout の状態が制御される。即ち、上記入力電圧Ｖ
inがロウ状態であると上記Ｄ形浮動電子通路ＦＥＴ２０
がターンオフされるので、電源電圧ＶDDが出力端子１５
に出力されて出力電圧Ｖout がハイ状態になる。一方、
上記入力電圧Ｖinがハイ状態であると、反転動作をして
上記出力電圧Ｖout はロウ状態になる。
DDを印加して接地端子１８を接地させると、上記Ｅ形浮
動電子通路ＦＥＴ１９が負荷抵抗であるので、上記入力
端子２０の入力電圧Ｖin状態により出力端子１６の出力
電圧Ｖout の状態が制御される。即ち、上記入力電圧Ｖ
inがロウ状態であると上記Ｄ形浮動電子通路ＦＥＴ２０
がターンオフされるので、電源電圧ＶDDが出力端子１５
に出力されて出力電圧Ｖout がハイ状態になる。一方、
上記入力電圧Ｖinがハイ状態であると、反転動作をして
上記出力電圧Ｖout はロウ状態になる。
【００３５】図５及び図６はこの発明による選択的有機
金属化学蒸着法により製作された浮動電子通路ＦＥＴの
実験的な特徴を説明する図であり、図５はゲートが２μ
ｍ×１００μｍである電界効果トランジスタ（ＦＥＴ）
の出力特性を示す図であり、図６はドレーン電流と伝達
コンダクタンスｇｍを示す図である。
金属化学蒸着法により製作された浮動電子通路ＦＥＴの
実験的な特徴を説明する図であり、図５はゲートが２μ
ｍ×１００μｍである電界効果トランジスタ（ＦＥＴ）
の出力特性を示す図であり、図６はドレーン電流と伝達
コンダクタンスｇｍを示す図である。
【００３６】飽和ドリフト速度Ｖｓはモーコック（Mork
oc）の近似式から Ｖｓ＝α／Ｗｇ×√（２ｑε8 Ｎｄ） （ここで、Ｗｇはゲート幅であり、ε8 はガリウム砒素
導伝率、ｑは電荷量、Ｎｄはチャンネルドーピング濃
度、αはドレーン飽和電流Ｉｄｓとゲートバイアス電圧
Ｖｅｆｆ1/2 曲線の線形領域傾きである）として示され
る。
oc）の近似式から Ｖｓ＝α／Ｗｇ×√（２ｑε8 Ｎｄ） （ここで、Ｗｇはゲート幅であり、ε8 はガリウム砒素
導伝率、ｑは電荷量、Ｎｄはチャンネルドーピング濃
度、αはドレーン飽和電流Ｉｄｓとゲートバイアス電圧
Ｖｅｆｆ1/2 曲線の線形領域傾きである）として示され
る。
【００３７】ここで、Ｖｅｆｆを定義すると、 Ｖｅｆｆ＝Ｖｂｉ＋Ｅｃ・Ｌｇ＋Ｒｓ・Ｉｄｓ−Ｖｇ （Ｖｂｉは障壁電圧であり、Ｅｃは臨界電磁量、Ｌｇは
ゲート長、Ｒｓはソース抵抗、Ｉｄｓはドレーン飽和電
流、Ｖｇはゲート電圧である）である。また、簡単な計
算によれば、ゲートの長さは実際的であるチャンネル長
で、ｎ+ 層１１のソース７と、ドレーン１０の終端距離
であり、最小電子飽和速度はチャンネル長が０．４μｍ
であり、ドレーン電極１０とソース電極７に印加される
電圧が２Ｖである時１．５５×１０7 cm／ｓである。さ
らに、素子構造上電圧コンダクタンスはゲートの長さに
依存せず、４μｍのゲートの長さの伝達コンダクタンス
は２６０ｍｍ／ｓである。
ゲート長、Ｒｓはソース抵抗、Ｉｄｓはドレーン飽和電
流、Ｖｇはゲート電圧である）である。また、簡単な計
算によれば、ゲートの長さは実際的であるチャンネル長
で、ｎ+ 層１１のソース７と、ドレーン１０の終端距離
であり、最小電子飽和速度はチャンネル長が０．４μｍ
であり、ドレーン電極１０とソース電極７に印加される
電圧が２Ｖである時１．５５×１０7 cm／ｓである。さ
らに、素子構造上電圧コンダクタンスはゲートの長さに
依存せず、４μｍのゲートの長さの伝達コンダクタンス
は２６０ｍｍ／ｓである。
【００３８】このような場合に、予想される利点を要約
すると次の通りである。
すると次の通りである。
【００３９】１）有効チャンネル長は空き空間１２の両
側に位置するソース７及びドレーン１０の接触を得るた
めのｎ+ 層１１間の距離により決定されるので、ゲート
８の長さに依存せず極めて短く形成することができる。
側に位置するソース７及びドレーン１０の接触を得るた
めのｎ+ 層１１間の距離により決定されるので、ゲート
８の長さに依存せず極めて短く形成することができる。
【００４０】２）ソース７接触を得るための厚いｎ+ 層
１１をゲート８の直下にまで形成できるので、ソース７
の抵抗を極めて小さくすることができる。
１１をゲート８の直下にまで形成できるので、ソース７
の抵抗を極めて小さくすることができる。
【００４１】３）一般に、ゲート長がμｍ以下である金
属半導体電界効果トランジスタＦＥＴにおいて問題にさ
れている緩衝層への電流通路を完全になくすことができ
る。
属半導体電界効果トランジスタＦＥＴにおいて問題にさ
れている緩衝層への電流通路を完全になくすことができ
る。
【００４２】４）活性層が半絶縁基板１４と完全に分け
られているので、アナログ／デジタル集積回路での側ゲ
ート効果を防止できる。
られているので、アナログ／デジタル集積回路での側ゲ
ート効果を防止できる。
【００４３】５）絶縁体１３の幅を調節することにより
空き空間１２の高さを調節することができ、従って、活
性層の厚さを可変することができるので、一つのチップ
上に容易にＤ形１９及びＥ形２０浮動電子通路電界効果
トランジスタ（ＦＥＣＦＥＴ）を形成することができ
る。
空き空間１２の高さを調節することができ、従って、活
性層の厚さを可変することができるので、一つのチップ
上に容易にＤ形１９及びＥ形２０浮動電子通路電界効果
トランジスタ（ＦＥＣＦＥＴ）を形成することができ
る。
【００４４】６）Ｅ形１９及びＤ形２０浮動電子通路Ｆ
ＥＴ製作時に、ゲート８の直下に帯域ギャップが大きな
Ｐ形ＧａＡｓやＡｌx Ｇａl-x Ａｓなどの障壁バリア層
を容易に置くことができるので、集積回路の動作変動幅
を増すことができるようになる（一般的であるＦＥＴの
場合このようにした時ソース７とドレーン１０接触が問
題となる）。
ＥＴ製作時に、ゲート８の直下に帯域ギャップが大きな
Ｐ形ＧａＡｓやＡｌx Ｇａl-x Ａｓなどの障壁バリア層
を容易に置くことができるので、集積回路の動作変動幅
を増すことができるようになる（一般的であるＦＥＴの
場合このようにした時ソース７とドレーン１０接触が問
題となる）。
【００４５】７）ゲート８を蒸着しその両側を蝕刻する
ことができるので、一般的なＭＥＳＦＥＴにおけるゲー
トの両側の寄生キャパシタンスを減少させることができ
る。
ことができるので、一般的なＭＥＳＦＥＴにおけるゲー
トの両側の寄生キャパシタンスを減少させることができ
る。
【００４６】８）ゲート８の両側を蝕刻することにより
実質的なゲート８の長さを維持することができるので、
ゲート８の抵抗を容易に減少することができる。
実質的なゲート８の長さを維持することができるので、
ゲート８の抵抗を容易に減少することができる。
【００４７】なお、上述のこの発明の実施例では、半導
体基板を結晶面が＜００１＞のＧａＡｓを用いたが、半
導体基板の結晶面が他の例えば＜１００＞であっても良
く、また、ＩｎＰ及びＧａＰなどの他の化合物半導体で
実施することもできる。
体基板を結晶面が＜００１＞のＧａＡｓを用いたが、半
導体基板の結晶面が他の例えば＜１００＞であっても良
く、また、ＩｎＰ及びＧａＰなどの他の化合物半導体で
実施することもできる。
【００４８】
【発明の効果】以上説明したように、この発明によれ
ば、側ゲート効果の防止、緩衝層への電流成分の抑制と
ともにゲート長の縮小、ならびにソース抵抗の削減及び
高周波動作時の雑音抑制を達成することができる。
ば、側ゲート効果の防止、緩衝層への電流成分の抑制と
ともにゲート長の縮小、ならびにソース抵抗の削減及び
高周波動作時の雑音抑制を達成することができる。
【図１】この発明の選択的有機化学蒸着法で製作された
浮動電子通路電界効果トランジスタ（ＦＥＣＦＥＴ）の
断面図である。
浮動電子通路電界効果トランジスタ（ＦＥＣＦＥＴ）の
断面図である。
【図２】この発明の有機化学蒸着法ＭＯＣＶＤを利用す
る浮動電子通路電界効果トランジスタの製造工程図であ
る。
る浮動電子通路電界効果トランジスタの製造工程図であ
る。
【図３】この発明の浮動通路電界効果トランジスタ（Ｆ
ＥＣＦＥＴ）を利用して製作されたＤＣＦＬ回路の断面
図である。
ＥＣＦＥＴ）を利用して製作されたＤＣＦＬ回路の断面
図である。
【図４】図３に示すＤＣＦＬの等価回路図である。
【図５】この発明のゲートが２μｍ×１００μｍである
電界効果トランジスタの出力特性を示す図である。
電界効果トランジスタの出力特性を示す図である。
【図６】この発明の２Ｖのドレーンバイアスにおいてゲ
ート電圧に対するドレーン電流と伝達コンダクタンスを
示す図である。
ート電圧に対するドレーン電流と伝達コンダクタンスを
示す図である。
【図７】従来の金属半導体電界効果トランジスタ（ＭＥ
ＳＦＥＴ）の断面図である。
ＳＦＥＴ）の断面図である。
１，７ ソース ２．８ ゲート ３，１０ ドレーン ４，１１ ｎ+ 層 ５，９ ｎ層 ６，１４ 半導体基板 １２ 空き空間（Ｖold ） １３ 絶縁体 １５，２１ ドレーン電極 １６，２３ 出力端子 １７，２６ 入力端子 １８，２５ ソース電極 １９ Ｅ形ＦＥＣＦＥＴ ２０ Ｄ形ＦＥＣＦＥＴ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年３月３日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】
フロントページの続き (71)出願人 592045430 コリア アドヴァンスト インスティテュ ート オブ サイエンス アンド テクノ ロジー ＫＯＲＥＡ ＡＤＶＡＮＣＥＤ ＩＮＳＴ ＩＴＵＴＥ ＯＦ ＳＣＩＥＮＣＥ ＡＮ Ｄ ＴＥＣＨＮＯＬＯＧＹ 大韓民国 ダエジョン市 ユソン−ク グ ソン−ドン 373−１ (72)発明者 キム、 チャン−タエ 大韓民国 ギョンサンブク−ド ダルソン −グン ノンゴン−ミュン ノイ−ドン 1214 (72)発明者 クォン、 ユン−セ 大韓民国 ソウル市 ドンダエムン−ク チューンファ １−ドン 295−41
Claims (10)
- 【請求項１】 電界効果トランジスタにおいて、 所定の結晶面を持つ半絶縁性化合物半導体基板と、 上記化合物半導体基板の表面に主面と所定角を持ち長く
形成された絶縁膜と、 上記絶縁膜が形成されていない化合物半導体基板の表面
に形成され、逆傾き面を持つ高濃度第１導電形層と、 上記絶縁膜の両側を除いた高濃度第１導電形層上に、上
記逆傾き面が合わされるように形成された第１導電形層
と、 上記絶縁膜上に上記第１導電形層の逆傾き面により形成
された三角形の空き空間と、 上記高濃度第１導電形層の露出された一部分上に形成さ
れたソース及びドレーン電極と、 上記第１導電形層上に形成されたゲート電極とを有する
ことを特徴とする浮動電子通路電界効果トランジスタ。 - 【請求項２】 上記化合物半導体基板は、ＧａＡｓ，Ｉ
ｎＰあるいはＧａＰ中のいずれか一つであることを特徴
とする請求項１記載の浮動電子通路電界効果トランジス
タ。 - 【請求項３】 上記化合物半導体基板は、結晶面が｛１
００｝であることを特徴とする請求項１記載の浮動電子
通路電界効果トランジスタ。 - 【請求項４】 上記第１導電形がｎ形であることを特徴
とする請求項１記載の浮動電子通路電界効果トランジス
タ。 - 【請求項５】 上記絶縁体は、ＳｉＯ2 あるいはＳｉ3
Ｎ4 であることを特徴とする請求項１記載の浮動電子通
路電界効果トランジスタ。 - 【請求項６】 上記絶縁体は、主面と２０°〜３０°程
度の角度を持つことを特徴とする請求項１あるいは５記
載の浮動電子通路電界効果トランジスタ。 - 【請求項７】 電界効果トランジスタの製造方法におい
て、 所定の結晶面を持つ半絶縁性化合物半導体基板の表面
に、主面と所定角度を持つ縞模様形状の絶縁体を形成す
る第１工程と、 上記絶縁体が形成されない化合物半導体基板上に逆傾き
面を持ち、この逆傾き面の最上部分が所定距離離間され
るように高濃度第１導電形層を形成する第２工程と、 上記高濃度第１導電形層の表面に逆傾き面が重なる三角
形の空き空間を形成し、表面が平坦な第１導電形層を形
成する第３工程と、 上記空き空間両側の第１導電形層を除去して高濃度第１
導電形層を露出する第４工程と、 上記露出された高濃度第１導電形層上にソース及びドレ
ーン電極を形成する第５工程と、 上記第１導電形層上にゲート電極を形成する第６工程と
を有することを特徴とする浮動電子通路電界効果トラン
ジスタの製造方法。 - 【請求項８】 上記第２工程と第３工程は、ＭＯＣＶＤ
法、ＬＰＥ法あるいはＭＢＥ法のいずれか一つを用いる
ことを特徴とする請求項７記載の浮動電子通路電界効果
トランジスタの製造方法。 - 【請求項９】 上記三角形の空き空間は、上記第１導電
形層の逆傾き面が重なり形成されることを特徴とする請
求項７記載の浮動電子通路電界効果トランジスタの製造
方法。 - 【請求項１０】 上記三角形の空き空間の高さは、絶縁
体の幅により制限されてなることを特徴とする請求項７
記載の浮動電子通路電界効果トランジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1992-2242 | 1992-02-15 | ||
| KR1019920002242A KR930018747A (ko) | 1992-02-15 | 선택적 유기금속화학 증착법을 이용한 갈륨-비소 전계효과 트랜지스터 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05335593A true JPH05335593A (ja) | 1993-12-17 |
| JPH0817185B2 JPH0817185B2 (ja) | 1996-02-21 |
Family
ID=19329026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4041593A Expired - Fee Related JPH0817185B2 (ja) | 1992-02-15 | 1992-02-27 | 浮動電子通路電界効果トランジスタ及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5274257A (ja) |
| JP (1) | JPH0817185B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0817186B2 (ja) * | 1992-03-18 | 1996-02-21 | 三星電子株式会社 | 電界効果トランジスタの製造方法 |
| JP3286920B2 (ja) * | 1992-07-10 | 2002-05-27 | 富士通株式会社 | 半導体装置の製造方法 |
| CN102354708B (zh) * | 2011-10-31 | 2013-07-31 | 清华大学 | 具有悬空源漏的隧穿场效应晶体管结构及其形成方法 |
| US8853674B2 (en) | 2011-10-31 | 2014-10-07 | Tsinghua University | Tunneling field effect transistor structure and method for forming the same |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3823352A (en) * | 1972-12-13 | 1974-07-09 | Bell Telephone Labor Inc | Field effect transistor structures and methods |
| US4499481A (en) * | 1983-09-14 | 1985-02-12 | The United States Of America As Represented By The Secretary Of The Navy | Heterojunction Schottky gate MESFET with lower channel ridge barrier |
-
1992
- 1992-02-27 JP JP4041593A patent/JPH0817185B2/ja not_active Expired - Fee Related
- 1992-08-07 US US07/926,715 patent/US5274257A/en not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| SOLID STATE DEVICES AND MATERIALS=1991 * |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0817185B2 (ja) | 1996-02-21 |
| US5274257A (en) | 1993-12-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5350709A (en) | Method of doping a group III-V compound semiconductor | |
| US5610410A (en) | III-V compound semiconductor device with Schottky electrode of increased barrier height | |
| JPH0624208B2 (ja) | 半導体装置 | |
| US5336626A (en) | Method of manufacturing a MESFET with an epitaxial void | |
| JP3262056B2 (ja) | バイポーラトランジスタとその製造方法 | |
| US5351128A (en) | Semiconductor device having reduced contact resistance between a channel or base layer and a contact layer | |
| JP2689057B2 (ja) | 静電誘導型半導体装置 | |
| EP0165433A2 (en) | High-speed field-effect transistor | |
| JPH05335593A (ja) | 浮動電子通路電界効果トランジスタ及びその製造方法 | |
| JP3421306B2 (ja) | 化合物半導体装置 | |
| JP2701583B2 (ja) | トンネルトランジスタ及びその製造方法 | |
| US5389807A (en) | Field effect transistor | |
| JP2723901B2 (ja) | 半導体装置及びその応用回路 | |
| US5413947A (en) | Method for manufacturing a semiconductor device with an epitaxial void | |
| JPH0511656B2 (ja) | ||
| JPH05275453A (ja) | 接合ｆｅｔ及びその製造方法 | |
| KR910006751B1 (ko) | 반도체 집적회로장치 및 그의 제조방법 | |
| JP2695832B2 (ja) | ヘテロ接合型電界効果トランジスタ | |
| JP3020578B2 (ja) | 半導体装置 | |
| JP3411511B2 (ja) | ヘテロ接合型電界効果トランジスタ | |
| KR930009811B1 (ko) | 금속-반도체 전계효과 트랜지스터 및 그 제조방법 | |
| JP2819673B2 (ja) | 電界効果トランジスタ | |
| JPH06163602A (ja) | 高電子移動度トランジスタ及びその製造方法 | |
| JP3156279B2 (ja) | 半導体装置の製造方法 | |
| JPS60145671A (ja) | 集積型半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080221 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090221 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100221 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100221 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110221 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120221 Year of fee payment: 16 |
|
| LAPS | Cancellation because of no payment of annual fees |