JP2723901B2 - 半導体装置及びその応用回路 - Google Patents
半導体装置及びその応用回路Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高耐圧な半導体装置に関する。
〔従来の技術〕 第２図（ａ）および第２図（ｂ）に、特開昭58−1287
73号公報で論じられている、従来の高周波用ガリウムヒ
素シヨツトキ型電界効果トランジスタ（GaAsMESFET）の
素子断面及び、上からみた形状を示す。このMESFETは、
半絶縁性半導体基板上に半絶縁層25,能動層24をエピタ
キシヤル結晶成長により形成し、オーミツク性のソース
電極21,ドレイン電極22,及びシヨツトキー性のゲート電
極23を設け、さらに、ゲート電極23とドレイン電極22の
間に、溝26を設けたものである。
73号公報で論じられている、従来の高周波用ガリウムヒ
素シヨツトキ型電界効果トランジスタ（GaAsMESFET）の
素子断面及び、上からみた形状を示す。このMESFETは、
半絶縁性半導体基板上に半絶縁層25,能動層24をエピタ
キシヤル結晶成長により形成し、オーミツク性のソース
電極21,ドレイン電極22,及びシヨツトキー性のゲート電
極23を設け、さらに、ゲート電極23とドレイン電極22の
間に、溝26を設けたものである。
溝26は、化学的に除去されたもので、例えば、エツチ
ング液、もしくは、イオンミリング、スパツタリング等
の方法により形成されている。
ング液、もしくは、イオンミリング、スパツタリング等
の方法により形成されている。
溝26下部の能動層24の厚みは、ゲート金属23下部の能
動層24の厚みより薄くしてあるため、ゲートバイアスを
浅くした時、ドレイン電圧の大部分が、溝26の両端にか
かる。そのため、ゲート金属23のドレイン側端に高電界
が生じない。したがつて、溝26の形成は、ゲート金属23
のシヨツトキー特性の劣化を防ぐ作用があり、かつ、ド
レイン耐圧の高耐圧化に寄与していた。
動層24の厚みより薄くしてあるため、ゲートバイアスを
浅くした時、ドレイン電圧の大部分が、溝26の両端にか
かる。そのため、ゲート金属23のドレイン側端に高電界
が生じない。したがつて、溝26の形成は、ゲート金属23
のシヨツトキー特性の劣化を防ぐ作用があり、かつ、ド
レイン耐圧の高耐圧化に寄与していた。
上記従来技術において、第２図（ａ）（ｂ）に示した
構造の素子では、ゲート長を0.5μｍ以下にした場合、
相互コンダクタンスgmの劣化が生じるという問題があつ
た。なぜなら、溝26が、ゲート金属23のドレイン端近傍
に形成されているため、ゲートバイアスが浅い動作時に
おいて、空乏層形状が、あたかもゲート長を長くするか
のように振るまう、いわゆる、長ゲート長効果が生じ、
ゲート長の短縮化によるgmの増大化が打ち消されてしま
うためである。なお、長ゲート長効果については、電子
通信学会電子デバイス研究会技術報告ED86−142,p.142
（1987）に論じられている。
構造の素子では、ゲート長を0.5μｍ以下にした場合、
相互コンダクタンスgmの劣化が生じるという問題があつ
た。なぜなら、溝26が、ゲート金属23のドレイン端近傍
に形成されているため、ゲートバイアスが浅い動作時に
おいて、空乏層形状が、あたかもゲート長を長くするか
のように振るまう、いわゆる、長ゲート長効果が生じ、
ゲート長の短縮化によるgmの増大化が打ち消されてしま
うためである。なお、長ゲート長効果については、電子
通信学会電子デバイス研究会技術報告ED86−142,p.142
（1987）に論じられている。
本発明の目的は、短ゲート長素子においても、gmの劣
化のない、シヨツトキー特性の劣化のない、かつ、ドレ
イン耐圧の高い、シヨツトキー型電界効果トランジスタ
を提供することにある。
化のない、シヨツトキー特性の劣化のない、かつ、ドレ
イン耐圧の高い、シヨツトキー型電界効果トランジスタ
を提供することにある。
上記目的は、ゲート金属23と溝26の間に、半導体導電
層（キヤツプ層）を設けかつ、溝の下の半導体層すなわ
ち能動層もしくは２次元状担体形成層の断面積をゲート
下の半導体層の断面積より小さくすることにより達成で
きる。
層（キヤツプ層）を設けかつ、溝の下の半導体層すなわ
ち能動層もしくは２次元状担体形成層の断面積をゲート
下の半導体層の断面積より小さくすることにより達成で
きる。
また、上記溝部の半導体層の断面積をゲート部の半導
体層の断面積より小さく形成するには溝部の半導体層の
幅と厚さの一方または両方を小さく形成すれば良い。例
えば、溝の深さをキヤツプ層の厚さと同じにし、即ち、
ゲート金属の下部の能動層の厚さと、溝の下部の能動層
の厚さを同じにした場合は、溝部の幅（電流が流れる方
向と垂直な方向の溝部下部の導電層の幅）をゲート部の
幅より小さくすることによつて上記目的を達成すること
が可能となる。
体層の断面積より小さく形成するには溝部の半導体層の
幅と厚さの一方または両方を小さく形成すれば良い。例
えば、溝の深さをキヤツプ層の厚さと同じにし、即ち、
ゲート金属の下部の能動層の厚さと、溝の下部の能動層
の厚さを同じにした場合は、溝部の幅（電流が流れる方
向と垂直な方向の溝部下部の導電層の幅）をゲート部の
幅より小さくすることによつて上記目的を達成すること
が可能となる。
第１図（ａ）に示されるように、ゲート金属と溝の間
のキヤツプ層により、ゲート金属のドレイン端近傍の空
乏層形状42が、ゲートバイアスの浅い時でもゲート長と
同程度の幅をもつ形状となり、長ゲート効果を起こさ
ず、gmの劣化を防止する。
のキヤツプ層により、ゲート金属のドレイン端近傍の空
乏層形状42が、ゲートバイアスの浅い時でもゲート長と
同程度の幅をもつ形状となり、長ゲート効果を起こさ
ず、gmの劣化を防止する。
また、溝を形成してドレイン電流路の断面積をゲート
・ドレイン間で小さくすることにより、ゲートバイアス
が浅い時、即ち、ドレイン電流が大きい時には、ドレイ
ン電圧の大部分は、溝部にかかり、ドレイン耐圧を向上
させる。
・ドレイン間で小さくすることにより、ゲートバイアス
が浅い時、即ち、ドレイン電流が大きい時には、ドレイ
ン電圧の大部分は、溝部にかかり、ドレイン耐圧を向上
させる。
実施例1. 本発明の実施例１のGaAsMESFETを第１図（ａ）および
第１図（ｂ）により説明する。まず、半絶縁性GaAs基板
10上に、分子線エピタキシー（MBE）法もしくは有機金
属気相成長（MOCVD）法により、半絶縁性もしくはp-型
バツフア層18（GaAs,厚さ;5000Å），能動層17（ｎ型Ga
As,厚さ;1000Å,Si不純物濃度;4×1017cm-3），キヤツ
プ層16（ｎ型GaAs,厚さ;1600Å,Si不純物濃度;3×1018c
m-3）を順次成長させる。上記の如く作製された、エピ
タキシヤル結晶を用いて、以下のような製造プロセスを
行なう。
第１図（ｂ）により説明する。まず、半絶縁性GaAs基板
10上に、分子線エピタキシー（MBE）法もしくは有機金
属気相成長（MOCVD）法により、半絶縁性もしくはp-型
バツフア層18（GaAs,厚さ;5000Å），能動層17（ｎ型Ga
As,厚さ;1000Å,Si不純物濃度;4×1017cm-3），キヤツ
プ層16（ｎ型GaAs,厚さ;1600Å,Si不純物濃度;3×1018c
m-3）を順次成長させる。上記の如く作製された、エピ
タキシヤル結晶を用いて、以下のような製造プロセスを
行なう。
パターン形成は、ホトリソグラフイーにより行なう
が、電子線直接描画技術を用いてもよい。
が、電子線直接描画技術を用いてもよい。
まず、アイソレーシヨンのためのメサエツチングを行
い、SiO2膜を4000Å形成する。次に、ソース電極11,ド
レイン電極12をAuGe（Gewt％;8％，厚さ;600Å）/Ni
（厚さ;200Å）/Au（厚さ;2000Å）を用いて、リフトオ
フ法により形成し、アロイ温度400℃,2分の条件にて、
熱処理をする。
い、SiO2膜を4000Å形成する。次に、ソース電極11,ド
レイン電極12をAuGe（Gewt％;8％，厚さ;600Å）/Ni
（厚さ;200Å）/Au（厚さ;2000Å）を用いて、リフトオ
フ法により形成し、アロイ温度400℃,2分の条件にて、
熱処理をする。
次に、溝15を作製する。作り方は、まず、パターン形
成ののち、SiO2膜19をHF系エツチング液もしくは、CF4
等を用いたドライエツチング法により、エツチングし、
開口する。さらにGaAsのキヤツプ層16、能動層17をリン
酸系エツチング液、もしくは、CCl2F2系ドライエツチン
グ法により、エツチングし、溝15ができ上がる。溝の深
さは、能動層17が400Å程度残るようにした。
成ののち、SiO2膜19をHF系エツチング液もしくは、CF4
等を用いたドライエツチング法により、エツチングし、
開口する。さらにGaAsのキヤツプ層16、能動層17をリン
酸系エツチング液、もしくは、CCl2F2系ドライエツチン
グ法により、エツチングし、溝15ができ上がる。溝の深
さは、能動層17が400Å程度残るようにした。
なお、溝は、ゲート電極と同様にメサ幅よりも広い幅
になるようにした。したがつて、溝は、バツフア層18部
にも作られるが、この部分の溝は本質的な意味はない。
になるようにした。したがつて、溝は、バツフア層18部
にも作られるが、この部分の溝は本質的な意味はない。
次に、ゲート電極13の形成は、レジストパターン形成
し、キヤツプ層16をリセスエツチングした後Al（厚さ:
0.5μｍ）を蒸着し、リフトオフ法により行なう。リセ
スエツチングの深さは、キヤツプ層16の厚さと同じかも
しくは、少し深めにする（1600〜1800Å）。
し、キヤツプ層16をリセスエツチングした後Al（厚さ:
0.5μｍ）を蒸着し、リフトオフ法により行なう。リセ
スエツチングの深さは、キヤツプ層16の厚さと同じかも
しくは、少し深めにする（1600〜1800Å）。
以上の方法で、電界効果トランジスタを作製した結
果、最大相互コンダクタンスgmとして200mS/mmが得ら
れ、かつ、ゲートバイアスが0V近傍においてもgmの劣化
は見られなかつた。
果、最大相互コンダクタンスgmとして200mS/mmが得ら
れ、かつ、ゲートバイアスが0V近傍においてもgmの劣化
は見られなかつた。
また、本実施例では、キヤツプ層の濃度が能動層のも
のより大きいものを用いたが、能動層と同じ濃度のもの
でもかまわない。即ち、原理的に、表面空乏層がキヤツ
プ層内に形成されるようにし、能動層内まで伸びてこな
ければよい。例えば、本実施例ではキヤツプ層16の厚さ
は1600Åであるから、３×1616cm-3程度以上あれば、上
記条件を満たす、但し、ソース抵抗低減化のためには、
通常、能動層の濃度と同じか、より大きなものを用いる
べきである。
のより大きいものを用いたが、能動層と同じ濃度のもの
でもかまわない。即ち、原理的に、表面空乏層がキヤツ
プ層内に形成されるようにし、能動層内まで伸びてこな
ければよい。例えば、本実施例ではキヤツプ層16の厚さ
は1600Åであるから、３×1616cm-3程度以上あれば、上
記条件を満たす、但し、ソース抵抗低減化のためには、
通常、能動層の濃度と同じか、より大きなものを用いる
べきである。
また、本実施例では、溝の深さが次の式を満たすよう
にすることを設計基準とした。
にすることを設計基準とした。
有効に作動させたいゲート電圧の上限をVGOとすると
（Vth＜VG＜VGO）、 ns（VG）WG＜ns（VGO）WG＝ns（溝部）WuG 但し、ns（VG）はゲート電圧がVGの時のゲート直下の
キヤリアの面密度であり、ns（溝部）は、溝15の直下の
キヤリアの面密度である。
（Vth＜VG＜VGO）、 ns（VG）WG＜ns（VGO）WG＝ns（溝部）WuG 但し、ns（VG）はゲート電圧がVGの時のゲート直下の
キヤリアの面密度であり、ns（溝部）は、溝15の直下の
キヤリアの面密度である。
また、WG,WuGは、ゲート部、溝部の幅であり、本実施
例では同じであり、ns（VGO）＝ns（溝部）となるよう
に設計した。なお、VGO＝−0.3Vに設定した。
例では同じであり、ns（VGO）＝ns（溝部）となるよう
に設計した。なお、VGO＝−0.3Vに設定した。
実施例2. 本発明の実施例２のGaAsMESFETを第３図（ａ）および
第３図（ｂ）により説明する。本実施例は、実施例１と
作製プロセスはほとんど同じであるため、異なるところ
のみ詳説する。
第３図（ｂ）により説明する。本実施例は、実施例１と
作製プロセスはほとんど同じであるため、異なるところ
のみ詳説する。
結晶作製後、アイソレーシヨンのため、メサエツチン
グを行なう。第３図（ｂ）の平面図に示した様に、ゲー
ト電極13とドレイン電極12の間にゲート電極直下のメサ
幅WG43（200μｍ）に比べ、溝部のメサ幅WuG44（120μ
ｍ）を狭くした。ソース・ドレイン電極形成後、狭い幅
の溝15′を形成する。エツチング方法は、実施例１と同
じである。実施例１と異なるのは、エツチングの深さで
あり、本実施例では、エツチングをキヤツプ層16のみと
し、能動層16はエツチングしない。
グを行なう。第３図（ｂ）の平面図に示した様に、ゲー
ト電極13とドレイン電極12の間にゲート電極直下のメサ
幅WG43（200μｍ）に比べ、溝部のメサ幅WuG44（120μ
ｍ）を狭くした。ソース・ドレイン電極形成後、狭い幅
の溝15′を形成する。エツチング方法は、実施例１と同
じである。実施例１と異なるのは、エツチングの深さで
あり、本実施例では、エツチングをキヤツプ層16のみと
し、能動層16はエツチングしない。
ゲート形成は、実施例１と同様であり、キヤツプ層16
のみリセスエツチングしたのち、ゲート電極13をリフト
オフ法により形成する。その際、以下の式に従がうよう
に設計した。
のみリセスエツチングしたのち、ゲート電極13をリフト
オフ法により形成する。その際、以下の式に従がうよう
に設計した。
ns（VG）WG＜ns（VGO）WG＝ns（溝部）WuG この式は、実施例１と同じであるが、本実施例では、
WG＞WuGとなつている。即ち、 WuG＝αWG （０＜α＜１） であり、本実施例の場合、α＝0.6である。
WG＞WuGとなつている。即ち、 WuG＝αWG （０＜α＜１） であり、本実施例の場合、α＝0.6である。
なお、ns（VGO）＝αns（溝部）を満たすように、VGO
が決定される。今の場合、VGO＝−0.4Vとなる。
が決定される。今の場合、VGO＝−0.4Vとなる。
もし、ゲート部リセスエツチングを能動層16の一部
（200Å程度）も含めて行なつた場合、しきい電圧は＋
側に＋0.5V程度シフトする。その際VGO＝0V程度にな
る。
（200Å程度）も含めて行なつた場合、しきい電圧は＋
側に＋0.5V程度シフトする。その際VGO＝0V程度にな
る。
このように、溝部の幅44と、ゲート部の幅43の比α
と、ゲート部のリセスエツチ量、また、溝部のエツチン
グ量、これらの諸量をパラメータとして、所望の特性の
素子を作製することが可能である。また、溝部の幅WuG
を、溝部の真下のキヤリアシート濃度、ns（溝部）、を
決めると、本素子の最大ドレイン電流が決まり、ゲート
電圧によらない一定の電流を得ることが可能である。
と、ゲート部のリセスエツチ量、また、溝部のエツチン
グ量、これらの諸量をパラメータとして、所望の特性の
素子を作製することが可能である。また、溝部の幅WuG
を、溝部の真下のキヤリアシート濃度、ns（溝部）、を
決めると、本素子の最大ドレイン電流が決まり、ゲート
電圧によらない一定の電流を得ることが可能である。
実施例3. 実施例１及び２では、GaAsMESFETを例として説明し
た。本実施例では、AlGaAs/GaAsヘテロ接合素子、2DEGF
ET（２次元電子ガス電界効果トランジスタ）、を例にと
り第４図（ａ）〜第４図（ｄ）を用いて説明する。
た。本実施例では、AlGaAs/GaAsヘテロ接合素子、2DEGF
ET（２次元電子ガス電界効果トランジスタ）、を例にと
り第４図（ａ）〜第４図（ｄ）を用いて説明する。
まず、半絶縁性GaAs基板51上に、MBEまたはMOCVD法に
より、アンドープもしくはp-型GaAs52（厚さ;5000
Å），アンドープAl0.3Ga0.7As53（厚さ、20Å）,n−Al
0.3Ga0.7As54（厚さ;400Å,Si不純物濃度;1.6×1018cm
-3）,n+−GaAs55（厚さ:1600Å,Si不純物濃度;3×1018c
m-3）を順次エピタキシル成長する。
より、アンドープもしくはp-型GaAs52（厚さ;5000
Å），アンドープAl0.3Ga0.7As53（厚さ、20Å）,n−Al
0.3Ga0.7As54（厚さ;400Å,Si不純物濃度;1.6×1018cm
-3）,n+−GaAs55（厚さ:1600Å,Si不純物濃度;3×1018c
m-3）を順次エピタキシル成長する。
素子作製プロセスは、実施例２とほとんど同じである
ので、異なる部分のみ詳述する。
ので、異なる部分のみ詳述する。
メサ形成，ソース電極56,ドレイン電極57形成のの
ち、溝58を形成する。その溝58を形成する際、エツチン
グ法として、CCl2F2系RIEによるGaAs/AlGaAs選択的ドラ
イエツチング法を用いた。この方法により、溝58の深さ
は制御性よく行なうことができた。ゲート形成において
も、実施例２と同様にリフトオフ法を用いたが、ゲート
リセスエツチングとして、溝58の形成と同様に、選択的
ドライエツチング法により行なつた。
ち、溝58を形成する。その溝58を形成する際、エツチン
グ法として、CCl2F2系RIEによるGaAs/AlGaAs選択的ドラ
イエツチング法を用いた。この方法により、溝58の深さ
は制御性よく行なうことができた。ゲート形成において
も、実施例２と同様にリフトオフ法を用いたが、ゲート
リセスエツチングとして、溝58の形成と同様に、選択的
ドライエツチング法により行なつた。
作製した素子（ゲート幅;200μm,ゲート長;0.4μm,溝
幅;100μｍ）の性能は、第５図（ｃ）（ｄ）に示すよう
に、相互コンダクタンスgmは250mS/mm,ドレイン電流は
ゲート電圧、VG＝０〜−0.5Vの領域にて20mAと一定とな
つた。10mA程度の電流を流している条件のもとで、ドレ
イン電圧を7V以上にしても、ブレークダウンを起こさ
ず、ドレイン電圧２〜7Vでのドレインコンダクタンスgd
は１〜2mSと小さくできた。
幅;100μｍ）の性能は、第５図（ｃ）（ｄ）に示すよう
に、相互コンダクタンスgmは250mS/mm,ドレイン電流は
ゲート電圧、VG＝０〜−0.5Vの領域にて20mAと一定とな
つた。10mA程度の電流を流している条件のもとで、ドレ
イン電圧を7V以上にしても、ブレークダウンを起こさ
ず、ドレイン電圧２〜7Vでのドレインコンダクタンスgd
は１〜2mSと小さくできた。
実施例4. 本発明実施例１〜３により作製された素子を実際の回
路に組み込んだ例について第４図（ａ）〜第４図
（ｄ）、第５図（ａ）及び第５図（ｂ）を用いて、説明
する。
路に組み込んだ例について第４図（ａ）〜第４図
（ｄ）、第５図（ａ）及び第５図（ｂ）を用いて、説明
する。
本発明の半導体装置の特性の特徴は、第４図（ｃ）
（ｄ）に示した様に、ゲート電圧がある領域（実施例3.
の場合,VG＝０〜−0.5V）においてドレイン電流がほと
んど変化しない点である。また、そのドレイン電流の最
大値は、溝58と溝部のメサ幅44により、一意的に決ま
り、下記のように表わされる。
（ｄ）に示した様に、ゲート電圧がある領域（実施例3.
の場合,VG＝０〜−0.5V）においてドレイン電流がほと
んど変化しない点である。また、そのドレイン電流の最
大値は、溝58と溝部のメサ幅44により、一意的に決ま
り、下記のように表わされる。
IDS（max）＝q vsWugns（溝部） ここで、ｑは電子の電荷量、vsは電子の飽和速度、W
ugは溝部のメサ幅、ns（溝部）は、MESFETの場合には、
能動層のキヤリア面密度、2DEGFETの場合には、ヘテロ
界面に形成される２次元電子ガス及びｎ−AlGaAs層54内
の中性領域における若干のキヤリアである。ここで、I
DS（max）は、溝の形成の仕方のみにより決まり、ゲー
ト部とは無関係に与えられる。言い換れば、FETのVthと
は独立にIDS（max）が与えられる。
ugは溝部のメサ幅、ns（溝部）は、MESFETの場合には、
能動層のキヤリア面密度、2DEGFETの場合には、ヘテロ
界面に形成される２次元電子ガス及びｎ−AlGaAs層54内
の中性領域における若干のキヤリアである。ここで、I
DS（max）は、溝の形成の仕方のみにより決まり、ゲー
ト部とは無関係に与えられる。言い換れば、FETのVthと
は独立にIDS（max）が与えられる。
また、ソース・ドレイン間に、高電圧を印加した時、
ドレイン電流が大きな条件（浅いゲートバイアス）のも
とでは、溝の両端に大部分の電圧がかかり、ゲート電極
近傍には強い電場が生じない構造となつている。したが
つて、パルス的に高電圧がソース・ドレイン間、もしく
は、ゲート・ドレイン間に印加された場合も、ゲートの
シヨツトキー接合部の特性劣化は生じない。
ドレイン電流が大きな条件（浅いゲートバイアス）のも
とでは、溝の両端に大部分の電圧がかかり、ゲート電極
近傍には強い電場が生じない構造となつている。したが
つて、パルス的に高電圧がソース・ドレイン間、もしく
は、ゲート・ドレイン間に印加された場合も、ゲートの
シヨツトキー接合部の特性劣化は生じない。
上記の特性を利用した回路として、第５図（ａ）に示
されるように、定電流回路として用いることが可能であ
る。ソースとゲートをシヨートさせる回路にしてある。
従来の素子の場合、しきい電圧Vthと電流の関係は下記
のようになつていた。
されるように、定電流回路として用いることが可能であ
る。ソースとゲートをシヨートさせる回路にしてある。
従来の素子の場合、しきい電圧Vthと電流の関係は下記
のようになつていた。
IDS＝Ｋ・（VG−Vth）２ （K:比例定数） そのため、しきい電圧Vthの制御性いかんにより、IDS
の値が定まつていて、IDSは通常±40％の変動が見込ま
れていた。
の値が定まつていて、IDSは通常±40％の変動が見込ま
れていた。
本発明の素子を用いれば、しきい電圧Vthに無関係にI
DS（max）が定まるため、非常に制御性がよく、±10％
の範囲でIDSのコントロールが可能となつた。
DS（max）が定まるため、非常に制御性がよく、±10％
の範囲でIDSのコントロールが可能となつた。
また、第５図（ｂ）に示すように、本発明の素子を入
力部に用いて、入力保護回路として用いることが可能で
ある。入力部に大電流の信号が流れようとした時、本発
明の素子を入力部に設けた場合には、その素子のソース
・ドレインの端子間に、その信号の電圧の大部分がかか
る。そのため、次段の素子には、高電圧がかからず、大
電流も流れない。
力部に用いて、入力保護回路として用いることが可能で
ある。入力部に大電流の信号が流れようとした時、本発
明の素子を入力部に設けた場合には、その素子のソース
・ドレインの端子間に、その信号の電圧の大部分がかか
る。そのため、次段の素子には、高電圧がかからず、大
電流も流れない。
本発明によれば、0.5μｍ以下のゲート長を有する電
界効果トランジスタにおいて、相互コンダクタンスの劣
化のない、シヨツトキ特性の劣化のない、高耐圧な素子
が実現可能である。したがつて、高出力高周波用トラン
ジスタ、その他の高耐圧が要求されるトランジスタに応
用できる。また特定のゲートバイアス領域において、ゲ
ートバイアスによらず、一定の電流を流す機能をもつた
め、定電流回路としての応用、例えば、カレントソー
ス、または入力保護回路等に利用し得る。
界効果トランジスタにおいて、相互コンダクタンスの劣
化のない、シヨツトキ特性の劣化のない、高耐圧な素子
が実現可能である。したがつて、高出力高周波用トラン
ジスタ、その他の高耐圧が要求されるトランジスタに応
用できる。また特定のゲートバイアス領域において、ゲ
ートバイアスによらず、一定の電流を流す機能をもつた
め、定電流回路としての応用、例えば、カレントソー
ス、または入力保護回路等に利用し得る。
第１図（ａ）、（ｂ）は、各々本発明の実施例１のGaAs
MESFETの断面図及び平面図、第２図（ａ）、（ｂ）は各
々従来のGaAsMESFETの断面図及び平面図、第３図
（ａ）、（ｂ）は各々本発明の実施例２のGaAsMESFETの
断面図及び平面図、第４図（ａ）、（ｂ）は各々本発明
の実施例３の2DEGFETの断面図及び平面図、第４図
（ｃ）、（ｄ）は実施例３の2DEGFETの特性図、第５図
（ａ）、（ｂ）は、本発明の半導体装置を用いた応用回
路の例を示す図である。 11……ソース電極、12……ドレイン電極、13……ゲート
電極、14……ゲート，溝間キヤツプ層、15……溝、58…
…狭い幅の溝。
MESFETの断面図及び平面図、第２図（ａ）、（ｂ）は各
々従来のGaAsMESFETの断面図及び平面図、第３図
（ａ）、（ｂ）は各々本発明の実施例２のGaAsMESFETの
断面図及び平面図、第４図（ａ）、（ｂ）は各々本発明
の実施例３の2DEGFETの断面図及び平面図、第４図
（ｃ）、（ｄ）は実施例３の2DEGFETの特性図、第５図
（ａ）、（ｂ）は、本発明の半導体装置を用いた応用回
路の例を示す図である。 11……ソース電極、12……ドレイン電極、13……ゲート
電極、14……ゲート，溝間キヤツプ層、15……溝、58…
…狭い幅の溝。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山下 喜市 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 高橋 進 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭58−128773（ＪＰ，Ａ) 特開 昭64−61068（ＪＰ，Ａ) 特開 昭64−51666（ＪＰ，Ａ) 特開 昭52−57786（ＪＰ，Ａ)
Claims (6)
- 【請求項１】半絶縁性半導体基板上に能動層もしくは２
次元状担体形成層から成る半導体層を備え、ソース，ゲ
ート，ドレインを具備した電界効果トランジスタにおい
て、上記半導体層は上記ゲート・ドレイン間に溝部を有
し、上記ゲート・溝部間の上記半導体層の上記ゲート側
の面上に形成された半導体導電層を有し、かつ、上記半
導体層のドレイン電流方向の断面積は上記溝部の方が上
記ゲート部より小さいことを特徴とする半導体装置。 - 【請求項２】上記半導体層の幅は上記溝部と上記ゲート
部において同じであり、かつ、上記半導体層の厚さは上
記溝部の方が上記ゲート部より小さいことを特徴とする
請求項１記載の半導体装置。 - 【請求項３】上記半導体層の幅は上記溝部の方が上記ゲ
ート部より小さく、かつ、上記半導体層の厚さは上記溝
部と上記ゲート部において同じであることを特徴とする
請求項１記載の半導体装置。 - 【請求項４】上記半導体層および上記半導体導電層はｎ
型GaAsからなることを特徴とする請求項１乃至３のいず
れか一項に記載の半導体装置 - 【請求項５】請求項１乃至４のいずれかに記載の半導体
装置を用いて定電流回路を構成したことを特徴とする応
用回路。 - 【請求項６】請求項１乃至４のいずれかに記載の半導体
装置を用いて入力保議回路を構成したことを特徴とする
応用回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63095572A JP2723901B2 (ja) | 1988-04-20 | 1988-04-20 | 半導体装置及びその応用回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63095572A JP2723901B2 (ja) | 1988-04-20 | 1988-04-20 | 半導体装置及びその応用回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01268067A JPH01268067A (ja) | 1989-10-25 |
| JP2723901B2 true JP2723901B2 (ja) | 1998-03-09 |
Family
ID=14141308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63095572A Expired - Fee Related JP2723901B2 (ja) | 1988-04-20 | 1988-04-20 | 半導体装置及びその応用回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2723901B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06333954A (ja) * | 1993-05-26 | 1994-12-02 | Mitsubishi Electric Corp | 電界効果トランジスタ及びその製造方法 |
| FR2715505A1 (fr) * | 1994-01-25 | 1995-07-28 | Thomson Csf Semiconducteurs | Transistor de puissance microondes à double creusement, et son procédé de fabrication. |
| US5821576A (en) * | 1995-10-18 | 1998-10-13 | Northrop Grumman Corporation | Silicon carbide power field effect transistor |
| JP3120756B2 (ja) * | 1997-06-16 | 2000-12-25 | 日本電気株式会社 | 電界効果トランジスタ及びその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58128773A (ja) * | 1982-01-27 | 1983-08-01 | Toshiba Corp | 電界効果トランジスタ |
-
1988
- 1988-04-20 JP JP63095572A patent/JP2723901B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01268067A (ja) | 1989-10-25 |
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|---|---|---|---|
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