JPH0511656B2 - - Google Patents
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- JPH0511656B2 JPH0511656B2 JP62092156A JP9215687A JPH0511656B2 JP H0511656 B2 JPH0511656 B2 JP H0511656B2 JP 62092156 A JP62092156 A JP 62092156A JP 9215687 A JP9215687 A JP 9215687A JP H0511656 B2 JPH0511656 B2 JP H0511656B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66992—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by the variation of applied heat
-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H—ELECTRICITY
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Description
【発明の詳細な説明】
Ａ 産業上の利用分野
この発明は半導体装置に関するものであり、特
に信号レベルがきわめて小さい低温における動作
に適した半導体装置に関するものである。化合物
半導体は、移動度が大きいなどの利点があるため
に、低温領域で有望であることがわかつている
が、このような化合物半導体の主な欠点は、外部
金属との界面における固有バリアで、信号が小さ
い場合は特に有害である。また、間隔が短かく、
構造が薄いという構造配列上の欠点もある。
に信号レベルがきわめて小さい低温における動作
に適した半導体装置に関するものである。化合物
半導体は、移動度が大きいなどの利点があるため
に、低温領域で有望であることがわかつている
が、このような化合物半導体の主な欠点は、外部
金属との界面における固有バリアで、信号が小さ
い場合は特に有害である。また、間隔が短かく、
構造が薄いという構造配列上の欠点もある。
Ｂ 従来技術
エネルギー・ギヤツプの小さい化合物半導体、
特にInAsおよびInSbは、望ましいキヤリアの移
動度を有し、かつ伝導帯のエネルギー準位がフエ
ルミ準位より低いため、金属との界面にバリアが
存在しないという利点がある。
特にInAsおよびInSbは、望ましいキヤリアの移
動度を有し、かつ伝導帯のエネルギー準位がフエ
ルミ準位より低いため、金属との界面にバリアが
存在しないという利点がある。
これらの材料を含む低温超伝導構造の一般的な
調査については“アメカン・インステイテユー
ト・オブ・フイジツクス・コンクフアレス・プロ
シーデイング（American Instiute of Physics
Conference Proceedings）”No.44、1978年に報告
されている。
調査については“アメカン・インステイテユー
ト・オブ・フイジツクス・コンクフアレス・プロ
シーデイング（American Instiute of Physics
Conference Proceedings）”No.44、1978年に報告
されている。
超伝導を伴うInAsおよびInSbにおけるシヨツ
トキーおよび絶縁ゲート型電界効果トランジスタ
（IGFET）構造が望ましいことは、“応用物理学
会誌（J.Appl.Phys）”、51(5)、1980年５月に報告
されている。
トキーおよび絶縁ゲート型電界効果トランジスタ
（IGFET）構造が望ましいことは、“応用物理学
会誌（J.Appl.Phys）”、51(5)、1980年５月に報告
されている。
超伝導素子における近接した電極間隔の問題
は、ｎ型InAs単結晶材料については“アプライ
ド・フイジツクス・レター（Appl.Phs.Lett.）”
46(1)、1985年１月１日、p.92に、逆転層を有する
ｐ型InAs材料については“フイジカル・レビユ
ー・レターズ（Physical Review Lettess）”、54
（22）、1985年６月、p.2449に報告されている。
は、ｎ型InAs単結晶材料については“アプライ
ド・フイジツクス・レター（Appl.Phs.Lett.）”
46(1)、1985年１月１日、p.92に、逆転層を有する
ｐ型InAs材料については“フイジカル・レビユ
ー・レターズ（Physical Review Lettess）”、54
（22）、1985年６月、p.2449に報告されている。
超伝導単結晶３端子素子電界効果トランジスタ
で、チヤネルのソース電極およびドレイン電極と
反対側に絶縁ゲートを有するものについては、
“アイ・イー・イー・イー・エレクトロン・デバ
イア・レターズ（IEEE Electron Device
Letters）”、Vol.EDL−1985年６月、p.297に報告
されている。
で、チヤネルのソース電極およびドレイン電極と
反対側に絶縁ゲートを有するものについては、
“アイ・イー・イー・イー・エレクトロン・デバ
イア・レターズ（IEEE Electron Device
Letters）”、Vol.EDL−1985年６月、p.297に報告
されている。
常温半導体技術では、米国特許第4583105号明
細書に開示されているように、電界効果トランジ
スタのゲートとしてヘテロ接合が用いられてきて
いるが、この種の用途に使う場合、低信号レベル
では、金属との境界面のバリアの加重効果に対処
する必要がある。
細書に開示されているように、電界効果トランジ
スタのゲートとしてヘテロ接合が用いられてきて
いるが、この種の用途に使う場合、低信号レベル
では、金属との境界面のバリアの加重効果に対処
する必要がある。
Ｃ 発明が解決しようとする問題点
従来技術では、バイド・ギヤツプの低い半導体
が与えるはずの利点を得ようとしても、構造製作
上の困難が伴つた。
が与えるはずの利点を得ようとしても、構造製作
上の困難が伴つた。
Ｄ 問題点を解決するための手段
この発明は、バンド・ギヤツプの低い化合物半
導体から成るプレーナ層を高抵抗率部材（層）で
支持するものであるから、低温下でも標準的プレ
ーナ技術を使用した半導体装置の製造を可能にす
る。
導体から成るプレーナ層を高抵抗率部材（層）で
支持するものであるから、低温下でも標準的プレ
ーナ技術を使用した半導体装置の製造を可能にす
る。
Ｅ 実施例
第１図で、基板１はその上に高抵抗率の適応層
２を有し、さらにその上に層３が付着されてい
る。層３内には、格子定数が適応層２と同一また
は異なるバンド・ギヤツプの低い化合物半導体を
作成することができる。適応層２には、バンド・
ギヤツプがより高いドーピングされない半導体材
料を使用して、必要な抵抗率を待たせることがで
きる。
２を有し、さらにその上に層３が付着されてい
る。層３内には、格子定数が適応層２と同一また
は異なるバンド・ギヤツプの低い化合物半導体を
作成することができる。適応層２には、バンド・
ギヤツプがより高いドーピングされない半導体材
料を使用して、必要な抵抗率を待たせることがで
きる。
層３の導通と平行な電流経路を避けることが必
要である。基板１は支持機能を有し、通常は抵抗
率が107Ωcmより大きい、いわゆる半絶縁性の補
償形半導体材料で作成する。適応層２は、不純物
密度が1014原子／c.c.未満の、ドーピングされない
高純度材料を用いて抵抗を高めた、１ミクロン程
度の深い層である。
要である。基板１は支持機能を有し、通常は抵抗
率が107Ωcmより大きい、いわゆる半絶縁性の補
償形半導体材料で作成する。適応層２は、不純物
密度が1014原子／c.c.未満の、ドーピングされない
高純度材料を用いて抵抗を高めた、１ミクロン程
度の深い層である。
バンドギヤツプの低い化合物半導体材料、たと
えばInAs、InSb等、およびこれらの合金たとえ
ばGaInAs等は、キヤリア移動度が高く、飽和ド
リフト速度が高く、表面フエルミ準位が伝導帯中
またはその付近で束縛されるという装置特性を有
する。
えばInAs、InSb等、およびこれらの合金たとえ
ばGaInAs等は、キヤリア移動度が高く、飽和ド
リフト速度が高く、表面フエルミ準位が伝導帯中
またはその付近で束縛されるという装置特性を有
する。
この発明において、バンド・ギヤツプの低い半
導体層３を使用する利点は単結晶材料を用いる必
要性が緩和されることである。通常、GaAs等バ
ンド・ギヤツプの大きい材料では、フエルミ準位
は、粒界のギヤツプ中央の近傍に束縛され、キヤ
リアの流れに対するバリアを生じさせるが、バン
ド・ギヤツプの低い材料では、フエルミ準位は表
面および粒界の両方の伝導帯中または近傍に束縛
され、バリアのないキヤリアの流れを生じる。さ
らに、バンド・ギヤツプの低い材料で生じる表面
および界面でのフエルミ準位の束縛は、バンド・
ギヤツプの大きい材料と比較して小さく、ドーピ
ングまたはゲート制御手段によるフエルミ準位の
移動を妨げない。
導体層３を使用する利点は単結晶材料を用いる必
要性が緩和されることである。通常、GaAs等バ
ンド・ギヤツプの大きい材料では、フエルミ準位
は、粒界のギヤツプ中央の近傍に束縛され、キヤ
リアの流れに対するバリアを生じさせるが、バン
ド・ギヤツプの低い材料では、フエルミ準位は表
面および粒界の両方の伝導帯中または近傍に束縛
され、バリアのないキヤリアの流れを生じる。さ
らに、バンド・ギヤツプの低い材料で生じる表面
および界面でのフエルミ準位の束縛は、バンド・
ギヤツプの大きい材料と比較して小さく、ドーピ
ングまたはゲート制御手段によるフエルミ準位の
移動を妨げない。
これらの材料のエネルギー準位は、穏やかなド
ーピング制御によつて、伝導帯をフエルミ準位よ
り低くできるような程度である。これにより、固
有バリアが取り除かれて、金属接点が他の種類の
材料とぶつかり、結局はこれらの材料は半導体で
あるため、電界効果トランジスタのチヤンネルと
して使うとき、チヤンネル内の伝導が他の半導体
材料とのヘテロ接合の場所で影響を受けるように
構成することができ、チヤンネルに対して逆転層
を使用することができる。
ーピング制御によつて、伝導帯をフエルミ準位よ
り低くできるような程度である。これにより、固
有バリアが取り除かれて、金属接点が他の種類の
材料とぶつかり、結局はこれらの材料は半導体で
あるため、電界効果トランジスタのチヤンネルと
して使うとき、チヤンネル内の伝導が他の半導体
材料とのヘテロ接合の場所で影響を受けるように
構成することができ、チヤンネルに対して逆転層
を使用することができる。
半導体層３は表面４におけるプレーナ技術に適
合し、厚さが100nｍ程度と薄い。この厚さの層
を支持しなければならない。超伝導温度に近づく
につれて、抵抗率が小さくなるため、層２は領域
３中の電流経路に代わる代替電流径路の発生を防
止するため抵抗率が高くなければならず、また領
域３における半導体の性能を満足なものにするた
め、キヤリア・トラツプの密度は最小でなければ
ならない。
合し、厚さが100nｍ程度と薄い。この厚さの層
を支持しなければならない。超伝導温度に近づく
につれて、抵抗率が小さくなるため、層２は領域
３中の電流経路に代わる代替電流径路の発生を防
止するため抵抗率が高くなければならず、また領
域３における半導体の性能を満足なものにするた
め、キヤリア・トラツプの密度は最小でなければ
ならない。
次に第２図を参照するに、この発明のヘテト構
造は、超伝導技術で周知のプレーナ超伝導体正常
金属超伝導体（SNS）弱結合型素子の形に製作
される。
造は、超伝導技術で周知のプレーナ超伝導体正常
金属超伝導体（SNS）弱結合型素子の形に製作
される。
第２図の素子で、超伝導電気接点６および７
は、半導体層３の表面４に将来超伝導領域となる
ギヤツプを置いて設けられる。このギヤツプを８
で示す。超伝導領域は９で、層３のギヤツプの下
の部分であり、電流制御ゲート１０がゲート領域
中に示されている。
は、半導体層３の表面４に将来超伝導領域となる
ギヤツプを置いて設けられる。このギヤツプを８
で示す。超伝導領域は９で、層３のギヤツプの下
の部分であり、電流制御ゲート１０がゲート領域
中に示されている。
薄い層３中のInAsにより、この発明のヘテロ
構造によらない、他のほとんどの素子に用いられ
るバルクInAs材料に対する制御が改善される。
外部の超伝導金属接点６および７は、界面４で、
半導体３との境界にバリアを形成しない。
構造によらない、他のほとんどの素子に用いられ
るバルクInAs材料に対する制御が改善される。
外部の超伝導金属接点６および７は、界面４で、
半導体３との境界にバリアを形成しない。
第３図にバリアを示す。この界面では伝導帯は
フエルミ準位より低いため、金属と半導体との間
にキヤリアに流れに対するバリアが生じることが
なく、したがつてほぼ完全なオーミツク接触が得
られる。これにより、他の材料上のシヨツトキ
ー・バリア接点によつて生じる超伝導対の伝導に
対する有害な影響が避けられる。
フエルミ準位より低いため、金属と半導体との間
にキヤリアに流れに対するバリアが生じることが
なく、したがつてほぼ完全なオーミツク接触が得
られる。これにより、他の材料上のシヨツトキ
ー・バリア接点によつて生じる超伝導対の伝導に
対する有害な影響が避けられる。
この発明のヘテロ構造中の素子は、適応層２ま
でエツチングするだけで容易に分離することがで
きる。チヤネル９の厚さは、層３の厚さを選択す
ることにより制御され、領域９における電子の移
動度は一般にバンド・ギヤツプの低い半導体材料
中のほうが、超伝導弱結合構造を用いた他の材料
より高い。
でエツチングするだけで容易に分離することがで
きる。チヤネル９の厚さは、層３の厚さを選択す
ることにより制御され、領域９における電子の移
動度は一般にバンド・ギヤツプの低い半導体材料
中のほうが、超伝導弱結合構造を用いた他の材料
より高い。
次に第４図では、この発明のヘテロ構造が電界
効果トランジスタとして用いられている。この発
明の電界効果トラジスタでは、ソース電極１１お
よびドレイン電極１２が半導体層３の表面４上に
設けられている。層４の表面上に、バンド・ギヤ
ツプが高い方の半導体材料１３の領域がソース電
極１１とドレイン電極の間に設けられ、ゲートと
して作用する。バンド・ギヤツプの高い半導体１
３と金属電極との間に固有バリアがないようにす
るため、伝導帯がフエルミ準位より低いバンド・
ギヤツプの低い半導体材料の領域14が半導体材料
１３の上に形成され、金属１５とバンド・ギヤツ
プの高い半導体１３との間に、第３図に示す接触
をもたらす。
効果トランジスタとして用いられている。この発
明の電界効果トラジスタでは、ソース電極１１お
よびドレイン電極１２が半導体層３の表面４上に
設けられている。層４の表面上に、バンド・ギヤ
ツプが高い方の半導体材料１３の領域がソース電
極１１とドレイン電極の間に設けられ、ゲートと
して作用する。バンド・ギヤツプの高い半導体１
３と金属電極との間に固有バリアがないようにす
るため、伝導帯がフエルミ準位より低いバンド・
ギヤツプの低い半導体材料の領域14が半導体材料
１３の上に形成され、金属１５とバンド・ギヤツ
プの高い半導体１３との間に、第３図に示す接触
をもたらす。
次に、この発明のヘテロ構造は、ゲート領域を
通じて、実質的に金属１５とバンド・ギヤツプの
低い半導体材料１４との間にバリアがない第５図
に示されたバンド図をもたらす。
通じて、実質的に金属１５とバンド・ギヤツプの
低い半導体材料１４との間にバリアがない第５図
に示されたバンド図をもたらす。
同様に、ヘテロ接合ゲートでは、半導体材料１
３に対するシヤープなバンド・オフセツトがあ
り、半導体材料１３とチヤンネル１６の界面に別
のシヤープなバンド・オフセツトがある。この第
２のオフセツトは第５図のバンド図では１７では
示してある。チヤネル１６は、層３の一部、また
は領域13と16の境界にある逆転層中の電子ガスの
いずれかである。
３に対するシヤープなバンド・オフセツトがあ
り、半導体材料１３とチヤンネル１６の界面に別
のシヤープなバンド・オフセツトがある。この第
２のオフセツトは第５図のバンド図では１７では
示してある。チヤネル１６は、層３の一部、また
は領域13と16の境界にある逆転層中の電子ガスの
いずれかである。
第６図に示されているように、バンド・ギヤツ
プの低い材料を使用する代わりに、層１３への接
点として作用するシヨツトキー・バリア１８を使
用することができる。
プの低い材料を使用する代わりに、層１３への接
点として作用するシヨツトキー・バリア１８を使
用することができる。
一例として、この発明のヘテロ構造では、基板
１をGaAs、適応層２をCdTe、半導体層３を
InAsとすることができるが、他の例として、半
導体層３をInSbとし、基板１と適応層２をCdTe
の単一要素とすることもできる。
１をGaAs、適応層２をCdTe、半導体層３を
InAsとすることができるが、他の例として、半
導体層３をInSbとし、基板１と適応層２をCdTe
の単一要素とすることもできる。
この発明のヘテロ構造の主な利点は、低温素子
用のプレーナ技術が実施できる表面を有する、薄
いウエブ３を持たらすことで、半導体層３は半導
体の利点をすべて備え、しかも適応層２の抵抗率
が高いために、適応層２中に平行な電流経路が形
成される可能性が避けられる。この発明のヘテロ
構造の半導体層３中に形成した素子は、半導体層
３までエツチングすることにより容易に絶縁でき
る。
用のプレーナ技術が実施できる表面を有する、薄
いウエブ３を持たらすことで、半導体層３は半導
体の利点をすべて備え、しかも適応層２の抵抗率
が高いために、適応層２中に平行な電流経路が形
成される可能性が避けられる。この発明のヘテロ
構造の半導体層３中に形成した素子は、半導体層
３までエツチングすることにより容易に絶縁でき
る。
この発明によれば、上記のバンド・ギヤツプの
低い材料、バンド・ギヤツプの高い材料、および
基板材料は、単結晶、格子整合、またはエピタキ
シヤルである必要はない。
低い材料、バンド・ギヤツプの高い材料、および
基板材料は、単結晶、格子整合、またはエピタキ
シヤルである必要はない。
従来、当技術分野では基板と半導体層との間の
適応層を、半導体層の格子と厳密に格子整合させ
ていたが、これを行うときは、層相互の境界に、
整合しない結晶転位の平坦な高密度グリツドがで
きる。
適応層を、半導体層の格子と厳密に格子整合させ
ていたが、これを行うときは、層相互の境界に、
整合しない結晶転位の平坦な高密度グリツドがで
きる。
この発明によれば、適応層２の材料を、半導体
層３の材料に比べて格子の差を1.5％より大きく
するように選定すると、層２と層３の間の界面５
のグリツド中に不整合転位が形成されず、不整合
転位が三次元に広がるようにエピタキシヤル層が
成長し、濃度が107減少することにより半導体層
３中に良好な半導体を形成する。
層３の材料に比べて格子の差を1.5％より大きく
するように選定すると、層２と層３の間の界面５
のグリツド中に不整合転位が形成されず、不整合
転位が三次元に広がるようにエピタキシヤル層が
成長し、濃度が107減少することにより半導体層
３中に良好な半導体を形成する。
半導体層３として用いる単結晶形の材料InAs
は、７％の格子不整合を有するドーピングされな
い高抵抗率のGaAsとともにエピタキシヤル成長
をさせると、室温および４〓で5000ないし6000
cm2／Vsecの電子移動度を示す。
は、７％の格子不整合を有するドーピングされな
い高抵抗率のGaAsとともにエピタキシヤル成長
をさせると、室温および４〓で5000ないし6000
cm2／Vsecの電子移動度を示す。
基板１および層３の材料の特性が、格子不整合
が1.5％より大きく、高抵抗率が満足されるよう
なものである場合、単独の層２は不要となること
は、当業者には自明のはずである。しかし実際に
は、層１は通常アルミナ、サフアイア等の豊富な
材料であり、層２もヒ化ガリウムの場合のような
中間的格子適応をもたらす。
が1.5％より大きく、高抵抗率が満足されるよう
なものである場合、単独の層２は不要となること
は、当業者には自明のはずである。しかし実際に
は、層１は通常アルミナ、サフアイア等の豊富な
材料であり、層２もヒ化ガリウムの場合のような
中間的格子適応をもたらす。
この発明を実施するための最良の方法
この発明のヘテロ構造を低温ヘテロ接合金属半
導体電界効果トランジスタに応用する場合、第４
図の領域１は、ドーピングされないエピタキシヤ
ルGaAsの領域２を有する半縁性GaAsとなる。
領域３は、厚さ約100nｍの、約２×1018原子／c.c.
にドーピングされたｎ型のInAsである。ソース
およびドレインとして作用する電極４と電極５の
間の領域６のチヤネル長は500nｍ程度で、バン
ド・ギヤツプの高いGaAlAsのゲートの幅は300n
ｍ程度である。この素子の闘値信号は約100ｍＶ
である。
導体電界効果トランジスタに応用する場合、第４
図の領域１は、ドーピングされないエピタキシヤ
ルGaAsの領域２を有する半縁性GaAsとなる。
領域３は、厚さ約100nｍの、約２×1018原子／c.c.
にドーピングされたｎ型のInAsである。ソース
およびドレインとして作用する電極４と電極５の
間の領域６のチヤネル長は500nｍ程度で、バン
ド・ギヤツプの高いGaAlAsのゲートの幅は300n
ｍ程度である。この素子の闘値信号は約100ｍＶ
である。
この発明のヘテロ構造を超電導素子として用い
る場合、第２図に示すように、領域３は厚さ約
100nｍのｎ型InAsで、２×1017ないし２×1020原
子c.c.のシリコンでドーピングされたものとする。
領域２は厚さ１ミクロンのドーピングされない
GaAsバツフア層で、半絶縁性GaAs基板１の上
に付着させる。電極６および７は厚さ約80nｍの
ニオブで、標準的な電子線リフトオフ法を用いた
パターンづけにより形成する。領域８の間隔は
250nｍ程度である。ゲート１０は厚さ約100nｍ
のニオブである。
る場合、第２図に示すように、領域３は厚さ約
100nｍのｎ型InAsで、２×1017ないし２×1020原
子c.c.のシリコンでドーピングされたものとする。
領域２は厚さ１ミクロンのドーピングされない
GaAsバツフア層で、半絶縁性GaAs基板１の上
に付着させる。電極６および７は厚さ約80nｍの
ニオブで、標準的な電子線リフトオフ法を用いた
パターンづけにより形成する。領域８の間隔は
250nｍ程度である。ゲート１０は厚さ約100nｍ
のニオブである。
以上、プレーナ処理に適した表面を有するバン
ド・ギヤツプの低い半導体ヘテロ構造について説
明してきたが、半導体特性はすべて低インピーダ
ンスの平行な電流経路を形成しない、製造上の束
締を緩和する基板によつて維持されている。
ド・ギヤツプの低い半導体ヘテロ構造について説
明してきたが、半導体特性はすべて低インピーダ
ンスの平行な電流経路を形成しない、製造上の束
締を緩和する基板によつて維持されている。
Ｆ 発明の効果
この発明は、バンド・ギヤツプの低い化合物半
導体層を高抵抗率部材（層）で支持するものであ
るから、バンド・ギヤツプの低い化合物半導体層
中の電流経路に代わる電流経路の発生を防止でき
るので、低温下でもバンド・ギヤツプの低い化合
物半導体を使用してデバイスを製造するのが容易
となる。
導体層を高抵抗率部材（層）で支持するものであ
るから、バンド・ギヤツプの低い化合物半導体層
中の電流経路に代わる電流経路の発生を防止でき
るので、低温下でもバンド・ギヤツプの低い化合
物半導体を使用してデバイスを製造するのが容易
となる。
第１図はこの発明の化合物半導体ヘテロ構造を
示す図、第２図はこの発明を用いた超伝導素子を
示す図、第３図はこの発明の半導体ヘテロ構造と
の金属界面を示す部分バンド・エネルギー図、第
４図はこの発明を用いた低温ヘテロ接合電界効果
トランジスタを示す図、第５図は第４図のゲート
電極を通じてのバンド・エネルギーの関係を示す
部分バンド・エネルギー図、第６図は交互ゲート
構造を示す部分バンド・エネルギー図である。 １……基板、２……適応層、３……半導体層。
示す図、第２図はこの発明を用いた超伝導素子を
示す図、第３図はこの発明の半導体ヘテロ構造と
の金属界面を示す部分バンド・エネルギー図、第
４図はこの発明を用いた低温ヘテロ接合電界効果
トランジスタを示す図、第５図は第４図のゲート
電極を通じてのバンド・エネルギーの関係を示す
部分バンド・エネルギー図、第６図は交互ゲート
構造を示す部分バンド・エネルギー図である。 １……基板、２……適応層、３……半導体層。
Claims (1)
- １ InAs、InSb又はInGaAsから成る100nｍ程度
の厚さの半導体層と、前記半導体層を支えドーピ
ングされていない化合物半導体から成り前記半導
体層との格子不整合が1.5％より大きい適応層と、
前記半導体層及び前記適応層を支え半絶縁性の化
合物半導体から成る基板と、前記半導体層の上に
離して配置された第１及び第２電極と、前記半導
体層の上に前記第１及び第２電極の間に位置する
ように配置されたゲート手段と、を備えた半導体
装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US87655286A | 1986-06-20 | 1986-06-20 | |
| US876552 | 1986-06-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS633467A JPS633467A (ja) | 1988-01-08 |
| JPH0511656B2 true JPH0511656B2 (ja) | 1993-02-16 |
Family
ID=25367994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62092156A Granted JPS633467A (ja) | 1986-06-20 | 1987-04-16 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0250886B1 (ja) |
| JP (1) | JPS633467A (ja) |
| DE (1) | DE3786717D1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5227644A (en) * | 1989-07-06 | 1993-07-13 | Nec Corporation | Heterojunction field effect transistor with improve carrier density and mobility |
| EP0413333A3 (en) * | 1989-08-18 | 1991-07-24 | Hitachi, Ltd. | A superconductized semiconductor device |
| US5060031A (en) * | 1990-09-18 | 1991-10-22 | Motorola, Inc | Complementary heterojunction field effect transistor with an anisotype N+ ga-channel devices |
| FR2680433A1 (fr) * | 1991-08-13 | 1993-02-19 | Thomson Csf | Transistor a effet de champ a faible bruit. |
| SG117438A1 (en) * | 2003-04-05 | 2005-12-29 | Univ Singapore | Improved buffer for semiconductor structures |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5887878A (ja) * | 1981-11-20 | 1983-05-25 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果トランジスタ |
| JPS61110467A (ja) * | 1984-11-02 | 1986-05-28 | Sumitomo Electric Ind Ltd | 半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2465318A1 (fr) * | 1979-09-10 | 1981-03-20 | Thomson Csf | Transistor a effet de champ a frequence de coupure elevee |
| US4583105A (en) * | 1982-12-30 | 1986-04-15 | International Business Machines Corporation | Double heterojunction FET with ohmic semiconductor gate and controllable low threshold voltage |
| DE3373167D1 (en) * | 1983-12-28 | 1987-09-24 | Ibm | Low temperature tunneling transistor |
-
1987
- 1987-04-16 JP JP62092156A patent/JPS633467A/ja active Granted
- 1987-05-29 DE DE8787107808T patent/DE3786717D1/de not_active Expired - Lifetime
- 1987-05-29 EP EP87107808A patent/EP0250886B1/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5887878A (ja) * | 1981-11-20 | 1983-05-25 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果トランジスタ |
| JPS61110467A (ja) * | 1984-11-02 | 1986-05-28 | Sumitomo Electric Ind Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0250886B1 (en) | 1993-07-28 |
| JPS633467A (ja) | 1988-01-08 |
| EP0250886A3 (en) | 1990-01-17 |
| EP0250886A2 (en) | 1988-01-07 |
| DE3786717D1 (de) | 1993-09-02 |
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