JPS61268069A - 半導体装置 - Google Patents
半導体装置Info
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- JPS61268069A JPS61268069A JP10936185A JP10936185A JPS61268069A JP S61268069 A JPS61268069 A JP S61268069A JP 10936185 A JP10936185 A JP 10936185A JP 10936185 A JP10936185 A JP 10936185A JP S61268069 A JPS61268069 A JP S61268069A
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- semiconductor
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
１１よりμ月匁！
゛ 本発明は、半導体装置の動作特性の改良に関するも
のである。
のである。
従来の技術
半導体電界効果トランジスタの動作特性は動作層中の電
子の移動度と密接に関係しており、電子の移動度を向上
させることにより動作速度、電流駆動能力などの動作特
性を改善できることは広く知られている事実である。機
関誌「結晶成長」第５６巻（Ｊｏｕｒｎａｌ ｏｆ Ｃ
ｒｙｓｔａｌ Ｇｒｏｗｔｈ、 ｖｏｌ、５６）、 １
９８２゜ｐｐ、 ４５５−４６３によると、冷水らはＡ
ｌＧａＡｓ混晶半導体とＧａＡｓ半導体との異種接合に
存在する室温での移。
子の移動度と密接に関係しており、電子の移動度を向上
させることにより動作速度、電流駆動能力などの動作特
性を改善できることは広く知られている事実である。機
関誌「結晶成長」第５６巻（Ｊｏｕｒｎａｌ ｏｆ Ｃ
ｒｙｓｔａｌ Ｇｒｏｗｔｈ、 ｖｏｌ、５６）、 １
９８２゜ｐｐ、 ４５５−４６３によると、冷水らはＡ
ｌＧａＡｓ混晶半導体とＧａＡｓ半導体との異種接合に
存在する室温での移。
動度約８６００ｃａ！ ／ Ｖ・秒なる２次元電子を用
いて半導体電界効果トランジスタの動作特性を改善する
ことに成功した。同様に、「応用物理学」第４０巻（Ａ
ｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ、ｖｏ
ｌ、４０）、１９８２． ｐｐ１４７−１４９にはケー
・ワイ・チェノ（Ｋ、Ｙ、 Ｃｈｅｎｇ ）らが、Ｉｎ
Ｐ結晶基板上にＩｎＡｓの組成が５２％なるＧａＩｎＡ
ｓ混晶半導体を成長させ、さらにその上にＩｎＡｓの組
成が５２％なる＾ｌＩｎＡｓを成長させることにより、
室温での移動度が約８９００ｃａｌ／Ｖ・秒なる２次元
電子を用いた電界効果トランジスタを作製したことが記
されている。しかしながら、集積回路などの半導体トラ
ンジスタの応用分野における半導体トランジスタの動作
特性への要求は厳しく、上述した半導体電界効果トラン
ジスタではそれらの要求を充分に満たしているものでは
ない。
いて半導体電界効果トランジスタの動作特性を改善する
ことに成功した。同様に、「応用物理学」第４０巻（Ａ
ｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ、ｖｏ
ｌ、４０）、１９８２． ｐｐ１４７−１４９にはケー
・ワイ・チェノ（Ｋ、Ｙ、 Ｃｈｅｎｇ ）らが、Ｉｎ
Ｐ結晶基板上にＩｎＡｓの組成が５２％なるＧａＩｎＡ
ｓ混晶半導体を成長させ、さらにその上にＩｎＡｓの組
成が５２％なる＾ｌＩｎＡｓを成長させることにより、
室温での移動度が約８９００ｃａｌ／Ｖ・秒なる２次元
電子を用いた電界効果トランジスタを作製したことが記
されている。しかしながら、集積回路などの半導体トラ
ンジスタの応用分野における半導体トランジスタの動作
特性への要求は厳しく、上述した半導体電界効果トラン
ジスタではそれらの要求を充分に満たしているものでは
ない。
発■が解決しようとする問題点
ところで、ＧａＩｎＡｓ混晶半導体における室温での電
子移動度は、ＩｎＡｓの組成比が６０％から１００％ま
で増加すると、組成比とともに１００００ｃｎｆ ／
Ｖ・秒から３００００ｃｎｆ／ Ｖ・秒まで増加するこ
とは学術的によく知られている事実であリミ例えば、竹
田英和、京都大学工学博士学位論文“ＩｎＰ結晶上のＧ
ａＩｎＡｓ混晶半導体の成長と特質および装置への応用
”（Ｇｒｏｗｔｈ ａｎｄ Ｐｒｏｐｅｒｔｉｅｓ ｏ
ｆ ｉｎ＋−、Ｇａ、Ａｓ Ｏｎ ＩｎＰａｎｄ ｉｔ
ｓ ａｐｐｌｉｃａｔｉｏｎ ｔｏ ｄｅｖｉｃｅｓ）
１９７９年１１月。
子移動度は、ＩｎＡｓの組成比が６０％から１００％ま
で増加すると、組成比とともに１００００ｃｎｆ ／
Ｖ・秒から３００００ｃｎｆ／ Ｖ・秒まで増加するこ
とは学術的によく知られている事実であリミ例えば、竹
田英和、京都大学工学博士学位論文“ＩｎＰ結晶上のＧ
ａＩｎＡｓ混晶半導体の成長と特質および装置への応用
”（Ｇｒｏｗｔｈ ａｎｄ Ｐｒｏｐｅｒｔｉｅｓ ｏ
ｆ ｉｎ＋−、Ｇａ、Ａｓ Ｏｎ ＩｎＰａｎｄ ｉｔ
ｓ ａｐｐｌｉｃａｔｉｏｎ ｔｏ ｄｅｖｉｃｅｓ）
１９７９年１１月。
８８頁に開示されている。このように高い電子移動度を
有する混晶半導体を動作層として用いることができれば
、半導体装置の動作特性は非常に優れたものとなる。
有する混晶半導体を動作層として用いることができれば
、半導体装置の動作特性は非常に優れたものとなる。
また、良質の混晶半導体を基板の上に形成するためには
混晶と基板を格子整合させることが必要であり、ＧａＩ
ｎＡｓ混晶を成長させる基板としてはＩｎＰ結晶あるい
はＧａＡｓ結晶が適している。しかしながら、ＧａＩｎ
Ａｓ混晶を格子定数５．８７人のＩｎＰ結晶と格子整合
させるためにはＩｎＡｓの組成比が５２％程度でなけれ
ばならず、一方、同様に格子定数５．６５ ＡのＧａＡ
ｓ結晶と格子整合するためにはＩｎＡｓの組成比が４９
％程度でなければならない。従って、組成比６０〜１０
０％のＩｎＡｓを含むＧａＩｎＡＳ混晶をＩｎＰ基板あ
るいはＧａＡｓ基板上に成長させると、混晶と基板の格
子定数が異なるので、これらの界面に格子配列の乱れを
生じ、転位や内部応力が発生して混晶の ゛結晶性が損
なわれ、優れた動作特性を有する半導体装置を実現する
ことはできない。
混晶と基板を格子整合させることが必要であり、ＧａＩ
ｎＡｓ混晶を成長させる基板としてはＩｎＰ結晶あるい
はＧａＡｓ結晶が適している。しかしながら、ＧａＩｎ
Ａｓ混晶を格子定数５．８７人のＩｎＰ結晶と格子整合
させるためにはＩｎＡｓの組成比が５２％程度でなけれ
ばならず、一方、同様に格子定数５．６５ ＡのＧａＡ
ｓ結晶と格子整合するためにはＩｎＡｓの組成比が４９
％程度でなければならない。従って、組成比６０〜１０
０％のＩｎＡｓを含むＧａＩｎＡＳ混晶をＩｎＰ基板あ
るいはＧａＡｓ基板上に成長させると、混晶と基板の格
子定数が異なるので、これらの界面に格子配列の乱れを
生じ、転位や内部応力が発生して混晶の ゛結晶性が損
なわれ、優れた動作特性を有する半導体装置を実現する
ことはできない。
このような状況において、本発明者らはＩｎＰ結晶基板
上に互いにＩｎＡｓの組成比が異なるＧａＩｎＡｓより
なる３層の格子不整合緩衝層を形成し、その上に結晶性
のすぐれたＩｎＡｓ半導体層が形成しうろことを１９８
３年９月仙台における応用物理学会学術講演会において
述べた。
上に互いにＩｎＡｓの組成比が異なるＧａＩｎＡｓより
なる３層の格子不整合緩衝層を形成し、その上に結晶性
のすぐれたＩｎＡｓ半導体層が形成しうろことを１９８
３年９月仙台における応用物理学会学術講演会において
述べた。
３層構造の格子不整合緩衝層緩衝層の内、ＩｎＰ基板の
すぐ上に位置する第１層はＩｎＰと格子整合するＩｎＡ
ｓの組成比（５２％程度）のＧａＩｎＡｓから構成され
、最上の第３層はＩｎＡｓの組成比が１００％あるいは
１００％に近いＧａＩｎＡｓから、中間の第２層はＩｎ
Ａｓの組成比が第１層と第３層の中間であるようなＧａ
ＩｎＡｓから構成されており、これら第１、第２、第３
層がＩｎＰとＩｎＡｓとの格子不整合を緩衝する役目を
果している。
すぐ上に位置する第１層はＩｎＰと格子整合するＩｎＡ
ｓの組成比（５２％程度）のＧａＩｎＡｓから構成され
、最上の第３層はＩｎＡｓの組成比が１００％あるいは
１００％に近いＧａＩｎＡｓから、中間の第２層はＩｎ
Ａｓの組成比が第１層と第３層の中間であるようなＧａ
ＩｎＡｓから構成されており、これら第１、第２、第３
層がＩｎＰとＩｎＡｓとの格子不整合を緩衝する役目を
果している。
しかしこの構造において、ＩｎＡＳを動作層とする半導
体装置を形成した場合、動作層と接する格子不整合緩衝
層の第３層が動作層と同じＩｎＡｓから、あるいはＩｎ
Ａｓの組成比が１００％に近いＧａＩｎＡｓから形成さ
れているので、動作層の結晶性は損なわれないものの、
動作層と格子不整合緩衝層の第３層の各禁止帯幅がほぼ
等しくなり、これらの界面に動作層内のキャリヤを閉じ
込めるだけのポテンシャル障壁が形成されない。従って
、動作層内を流れるべき電流がＧａＩｎＡｓよりなる格
子不整合緩衝層を通しても流れてしまうため、十分な２
次元電子ガスが形成されず、良好な動作特性を有する半
導体装置を実現することは困難であった。
体装置を形成した場合、動作層と接する格子不整合緩衝
層の第３層が動作層と同じＩｎＡｓから、あるいはＩｎ
Ａｓの組成比が１００％に近いＧａＩｎＡｓから形成さ
れているので、動作層の結晶性は損なわれないものの、
動作層と格子不整合緩衝層の第３層の各禁止帯幅がほぼ
等しくなり、これらの界面に動作層内のキャリヤを閉じ
込めるだけのポテンシャル障壁が形成されない。従って
、動作層内を流れるべき電流がＧａＩｎＡｓよりなる格
子不整合緩衝層を通しても流れてしまうため、十分な２
次元電子ガスが形成されず、良好な動作特性を有する半
導体装置を実現することは困難であった。
かくして、本発明の目的は室温付近において高い電子移
動度を有する動作層を用いることにより、高速動作が可
能で高駆動能力を肴する半導体装置を提供することにあ
る。
動度を有する動作層を用いることにより、高速動作が可
能で高駆動能力を肴する半導体装置を提供することにあ
る。
問題点を °するための 段
本発明の半導体装置は、格子定数が異なる基板と動作層
との間に格子不整合緩衝層を設けるものであり、この格
子不整合緩衝層は基板および動作層と格子整合し、さら
に動作層より大きな禁止帯幅を有する材料から形成され
る。また、格子不整合緩衝層は、互いに混晶比の異なる
多層の化合物半導体、混晶比が厚さ方向に連続的に変化
する単層の化合物半導体、あるいは厚さ方向に交互に積
層されたｎ型およびｐ型の多層の化合物半導体ののうち
いずれかから構成されていてもよい。本発明の好ましい
態様においては、動作層がＩｎＡｓの組成比が６０〜１
００％の範囲であるＧａＩｎＡｓからなり、格子不整合
緩衝層がＡｌＩｎＡｓからなり、基板がＩｎＰあるいは
ＧａＡｓからなっている。
との間に格子不整合緩衝層を設けるものであり、この格
子不整合緩衝層は基板および動作層と格子整合し、さら
に動作層より大きな禁止帯幅を有する材料から形成され
る。また、格子不整合緩衝層は、互いに混晶比の異なる
多層の化合物半導体、混晶比が厚さ方向に連続的に変化
する単層の化合物半導体、あるいは厚さ方向に交互に積
層されたｎ型およびｐ型の多層の化合物半導体ののうち
いずれかから構成されていてもよい。本発明の好ましい
態様においては、動作層がＩｎＡｓの組成比が６０〜１
００％の範囲であるＧａＩｎＡｓからなり、格子不整合
緩衝層がＡｌＩｎＡｓからなり、基板がＩｎＰあるいは
ＧａＡｓからなっている。
罫」
上記のような格子不整合緩衝層は、動作層と禁止帯幅が
異なるため、動作層との間にポテンシャル障壁が形成さ
れる。その結果、動作層からのキャリヤの不整合緩衝層
への流れ込みが、そのポテンシャル障壁により阻止され
る。従って、動作層を高い電子移動度の材料で構成する
ことにより、高速動作する半導体装置が実現できる。
異なるため、動作層との間にポテンシャル障壁が形成さ
れる。その結果、動作層からのキャリヤの不整合緩衝層
への流れ込みが、そのポテンシャル障壁により阻止され
る。従って、動作層を高い電子移動度の材料で構成する
ことにより、高速動作する半導体装置が実現できる。
−例を挙げるならば、 ＧａＡｓとＡｌＡｓとの格子定
数はほぼ等しい値であるので、ＩｎＡｓの組成比が等し
いＧａＩｎＡｓとＡｌＩｎＡｓは殆ど同じ値の格子定数
を有し、格子整合する。一方、ＧａＡｓとＡｌＡｓの禁
止帯幅はそれぞれ１．’４３ｅＶ、 ２．１６ｅＶと差
があるため、ＩｎＡｓの組成比が等しいＧａＩｎＡｓと
ＡｌＩｎＡｓの各禁止帯幅も同様に異なったものとなる
。従って、動作層にＧａのポテンシャル障壁が形成され
、これは電子をＧａＩｎＡｓ動作層中に閉じ込めるのに
十分な値である。
数はほぼ等しい値であるので、ＩｎＡｓの組成比が等し
いＧａＩｎＡｓとＡｌＩｎＡｓは殆ど同じ値の格子定数
を有し、格子整合する。一方、ＧａＡｓとＡｌＡｓの禁
止帯幅はそれぞれ１．’４３ｅＶ、 ２．１６ｅＶと差
があるため、ＩｎＡｓの組成比が等しいＧａＩｎＡｓと
ＡｌＩｎＡｓの各禁止帯幅も同様に異なったものとなる
。従って、動作層にＧａのポテンシャル障壁が形成され
、これは電子をＧａＩｎＡｓ動作層中に閉じ込めるのに
十分な値である。
また、格子不整合緩衝層は基板とは異なる格子定数を有
する動作層を結晶性良く成長させるためのものであり、
基板と動作層の双方に格子整合する必要があるが、この
ためには化合物半導体からなる格子不整合緩衝層の最下
層では基板と、最上層では動作層とそれぞれ格子整合す
る混晶比を有していればよい。
する動作層を結晶性良く成長させるためのものであり、
基板と動作層の双方に格子整合する必要があるが、この
ためには化合物半導体からなる格子不整合緩衝層の最下
層では基板と、最上層では動作層とそれぞれ格子整合す
る混晶比を有していればよい。
実施例
以下、本発明の実施例について添付の図面を参照して説
明する。
明する。
第１図は本発明の一実施例に係る半導体装置の断面図で
ある。
ある。
この半導体装置において、半絶縁性ＩｎＰ基板１上に形
成されＡｌＩｎＡｓよりなる格子不整合緩衝層２は３層
より構成され、まず第１層２１が半絶縁性ＩｎＰ基板１
の上に例えば分子線エピタキシャル（ＭＢＥ）法によっ
て、基板温度４５０℃において形成される。次に、第２
層２２が第１層２１の上に、さらに第３層２３が第２層
２２の上よそれぞれＭＢＥ法によって形成される。これ
ら第１層２１、第２層２２、第３層２３のＩｎＡｓの組
成は例えばそれぞれ約５２％、約６２％、約７２％とし
、各層の厚さは例えば０．２μｍとする。
成されＡｌＩｎＡｓよりなる格子不整合緩衝層２は３層
より構成され、まず第１層２１が半絶縁性ＩｎＰ基板１
の上に例えば分子線エピタキシャル（ＭＢＥ）法によっ
て、基板温度４５０℃において形成される。次に、第２
層２２が第１層２１の上に、さらに第３層２３が第２層
２２の上よそれぞれＭＢＥ法によって形成される。これ
ら第１層２１、第２層２２、第３層２３のＩｎＡｓの組
成は例えばそれぞれ約５２％、約６２％、約７２％とし
、各層の厚さは例えば０．２μｍとする。
続いて、格子不整合緩衝層２の上にＩｎＡｓの組成比が
約７２％なるＧａＩｎＡｓ動作層３を例えばＭＢＥ法に
よって膜厚０．５μｍ程度形成する。゛さらに、ＧａＩ
ｎＡｓ動作層３上にＩｎＡｓの組成が約７２％かつ不純
物密度が４ ＸＩＯ”ｃｍ−３なるｎ型のＡｌＩｎＡｓ
よりなるキャップ層４をＭＢＥ法によって厚さ約０．０
５μｍ程度形成し、このキャップ層４の上に蒸着法によ
りＡＩからなるゲート電極５を設けて、ショットキー接
合を形成する。ＡｕＧｅＮ ｉからなるオーム性のソー
ス電極６およびドレイン電極７を蒸着法で形成する。な
お、ソース電極６及びドレイン電極７は拡散によりキャ
ップ層４と合金化して動作層３とオーミック接触する。
約７２％なるＧａＩｎＡｓ動作層３を例えばＭＢＥ法に
よって膜厚０．５μｍ程度形成する。゛さらに、ＧａＩ
ｎＡｓ動作層３上にＩｎＡｓの組成が約７２％かつ不純
物密度が４ ＸＩＯ”ｃｍ−３なるｎ型のＡｌＩｎＡｓ
よりなるキャップ層４をＭＢＥ法によって厚さ約０．０
５μｍ程度形成し、このキャップ層４の上に蒸着法によ
りＡＩからなるゲート電極５を設けて、ショットキー接
合を形成する。ＡｕＧｅＮ ｉからなるオーム性のソー
ス電極６およびドレイン電極７を蒸着法で形成する。な
お、ソース電極６及びドレイン電極７は拡散によりキャ
ップ層４と合金化して動作層３とオーミック接触する。
このような構成にすることによって、格子不整合緩衝層
２と動作層３とキャップ層４からダブルへテロ接合が形
成され、動作層３と格子不整合緩衝層２およびキャップ
層４との界面にそれぞれポテンシャル障壁が形成される
。従って、ソース電極６とドレイン電極７０間を流れる
電流は、高電子移動度を有するＧａ・Ｉｎ−Ａｓ動作層
３に閉じ込められ、ゲート電極５に印加する電圧により
動作層３内のみに２次元電子ガスを形成して効率的に制
御することが可能になり、その動作特性は優れたものに
なる。− なお、本実施例においては格子不整合緩衝層２は３層よ
り構成されているが、本発明の基本概念層１３を用いる
こと、あるいは第４図のように厚さ方向に交互にｐ型お
よびｎ型の薄いＡｌＩｎＡｓ層１４．１５を積層してい
くと共に厚さ方向にＩｎＡｓの組成を約５２％から７２
％へ段階的に変化させることを含むものである。
２と動作層３とキャップ層４からダブルへテロ接合が形
成され、動作層３と格子不整合緩衝層２およびキャップ
層４との界面にそれぞれポテンシャル障壁が形成される
。従って、ソース電極６とドレイン電極７０間を流れる
電流は、高電子移動度を有するＧａ・Ｉｎ−Ａｓ動作層
３に閉じ込められ、ゲート電極５に印加する電圧により
動作層３内のみに２次元電子ガスを形成して効率的に制
御することが可能になり、その動作特性は優れたものに
なる。− なお、本実施例においては格子不整合緩衝層２は３層よ
り構成されているが、本発明の基本概念層１３を用いる
こと、あるいは第４図のように厚さ方向に交互にｐ型お
よびｎ型の薄いＡｌＩｎＡｓ層１４．１５を積層してい
くと共に厚さ方向にＩｎＡｓの組成を約５２％から７２
％へ段階的に変化させることを含むものである。
ただし、ＩｎＰ基板１およびＧａＩｎＡｓ動作層３と格
子整合するために、ＩｎＰ基板１に接する最下層は約５
２％のＩｎＡｓ組成比を有し、ＧａＩｎＡｓ動作層３に
接する最上層はＧａＩｎＡｓ動作層３と等しいＩｎＡｓ
組成比（６０〜１００％の範囲内が好ましい）を有する
必要がある。
子整合するために、ＩｎＰ基板１に接する最下層は約５
２％のＩｎＡｓ組成比を有し、ＧａＩｎＡｓ動作層３に
接する最上層はＧａＩｎＡｓ動作層３と等しいＩｎＡｓ
組成比（６０〜１００％の範囲内が好ましい）を有する
必要がある。
また格子不整合緩衝層２、動作層３、キャップ層４の形
成方法はＭＢＥ法に限るものではなく、液晶エピタキシ
ャル法あるいは有機金属熱分解決でもよい。
成方法はＭＢＥ法に限るものではなく、液晶エピタキシ
ャル法あるいは有機金属熱分解決でもよい。
同様に、ゲート電極５、ソース電極６、ドレイン電極７
の形成方法ではスパッタ法、イオンブレーティング法、
ＣＶＤ法でも可能で、ゲート電極５の材料としてはＮｉ
等でもよく、ソース電極６およびドレイン電極７の材料
としてはＡｕ −Ｇｅ、 Ａｕ −’Ｓｉ％ Ａｇ
Ｉｎ Ｇｅ等でもＧａＩｎＡｓ動作層３と良好なオー
ム性を示す。
の形成方法ではスパッタ法、イオンブレーティング法、
ＣＶＤ法でも可能で、ゲート電極５の材料としてはＮｉ
等でもよく、ソース電極６およびドレイン電極７の材料
としてはＡｕ −Ｇｅ、 Ａｕ −’Ｓｉ％ Ａｇ
Ｉｎ Ｇｅ等でもＧａＩｎＡｓ動作層３と良好なオー
ム性を示す。
また、キャップ層４はＡｌＩｎＡｓに限るものではなく
、第１図の実施例における不純物密度も一例に過ぎない
が、動作層３内へのキャリヤの閉じ込め効果を高めるた
めに、動作層３のＧａＩｎＡｓより大きい禁止帯幅を有
していることが望ましい。更に、キャップ層４は動作層
３と格子整合するものでなければならない。
、第１図の実施例における不純物密度も一例に過ぎない
が、動作層３内へのキャリヤの閉じ込め効果を高めるた
めに、動作層３のＧａＩｎＡｓより大きい禁止帯幅を有
していることが望ましい。更に、キャップ層４は動作層
３と格子整合するものでなければならない。
名旦ｐ皇呈
以上述べてきたように、本発明による半導体装置は、室
温付近にふいて非常に高い電子移動度を持つ動作層内に
電子の移動を閉じ込めることができるため、室温におい
て高速動作が可能であり、また高駆動能力を有するため
事実上極めて意義のあるものである。
温付近にふいて非常に高い電子移動度を持つ動作層内に
電子の移動を閉じ込めることができるため、室温におい
て高速動作が可能であり、また高駆動能力を有するため
事実上極めて意義のあるものである。
第１図は本発明の一実施例に係わる半導体装置の断面図
、 第２図、第３図および第４図は他の実施例における格子
不整合緩衝層の構成図である。 （主な参照番号） １・・Ｉｎｋ、基板、 ２・・格子不整合緩衝層
、３・・ＧａＩｎＡｓ動作層、 ４・・キャップ層、
５・・ゲート電極、 ６・・ソース電極、７・・ドレ
イン電極、１１・・ＡｌＡｓ層、１２ ・−ＩｎＡｓ層
、 １３・・ＩｎＡｓの組成が連続的に変化するＡｌｌｎＡ
ｓ層、１４−−１）型ＡｌＩｎＡｓ層、 １５−−ｎ型
ＡｌＩｎＡｓ層、２１・・第１層、２２・・第２層、
２３・・第３層特許出願人 工業技術院長 等々力
連部１図
、 第２図、第３図および第４図は他の実施例における格子
不整合緩衝層の構成図である。 （主な参照番号） １・・Ｉｎｋ、基板、 ２・・格子不整合緩衝層
、３・・ＧａＩｎＡｓ動作層、 ４・・キャップ層、
５・・ゲート電極、 ６・・ソース電極、７・・ドレ
イン電極、１１・・ＡｌＡｓ層、１２ ・−ＩｎＡｓ層
、 １３・・ＩｎＡｓの組成が連続的に変化するＡｌｌｎＡ
ｓ層、１４−−１）型ＡｌＩｎＡｓ層、 １５−−ｎ型
ＡｌＩｎＡｓ層、２１・・第１層、２２・・第２層、
２３・・第３層特許出願人 工業技術院長 等々力
連部１図
Claims (4)
- （１）半導体基板と、該半導体基板の上に形成された格
子不整合緩衝層と、該格子不整合緩衝層の上に形成され
前記半導体基板とは異なる格子定数を有する動作層とを
備える半導体装置において、前記格子不整合緩衝層は、
前記半導体基板および前記動作層と格子整合し、さらに
前記動作層より大きな禁止帯幅を有する材料からなるこ
とを特徴とする半導体装置。 - （２）前記格子不整合緩衝層が、互いに混晶比の異なる
多層の化合物半導体、混晶比が厚さ方向に連続的に変化
する単層の化合物半導体、あるいは厚さ方向に交互に積
層されたｎ型およびｐ型の多層の化合物半導体ののうち
いずれかからなる特許請求の範囲第１項記載の半導体装
置。 - （３）前記動作層がＩｎＡｓの組成比が６０〜１００％
の範囲であるＧａＩｎＡｓからなる特許請求の範囲第１
項または第２項記載の半導体装置。 - （４）前記格子不整合緩衝層がＡｌＩｎＡｓからなり、
前記基板がＩｎＰあるいはＧａＡｓからなる特許請求の
範囲第３項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10936185A JPS61268069A (ja) | 1985-05-23 | 1985-05-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10936185A JPS61268069A (ja) | 1985-05-23 | 1985-05-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61268069A true JPS61268069A (ja) | 1986-11-27 |
Family
ID=14508278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10936185A Pending JPS61268069A (ja) | 1985-05-23 | 1985-05-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61268069A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0346241A (ja) * | 1989-07-14 | 1991-02-27 | Matsushita Electric Ind Co Ltd | 半導体ヘテロ構造およびその製造方法 |
| FR2768556A1 (fr) * | 1997-09-17 | 1999-03-19 | Pigogiga Sa | Composant semiconducteur iii-v a heterojonction |
| WO1999045594A1 (en) * | 1998-03-05 | 1999-09-10 | Welch Allyn, Inc. | Field effect semiconductor device having dipole barrier |
| JP2001111039A (ja) * | 1994-07-25 | 2001-04-20 | Hitachi Ltd | 格子不整合系積層結晶構造およびそれを用いた半導体装置 |
| WO2014126055A1 (ja) * | 2013-02-15 | 2014-08-21 | 国立大学法人東京大学 | 半導体集積回路基板およびその製造方法 |
-
1985
- 1985-05-23 JP JP10936185A patent/JPS61268069A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0346241A (ja) * | 1989-07-14 | 1991-02-27 | Matsushita Electric Ind Co Ltd | 半導体ヘテロ構造およびその製造方法 |
| JP2001111039A (ja) * | 1994-07-25 | 2001-04-20 | Hitachi Ltd | 格子不整合系積層結晶構造およびそれを用いた半導体装置 |
| FR2768556A1 (fr) * | 1997-09-17 | 1999-03-19 | Pigogiga Sa | Composant semiconducteur iii-v a heterojonction |
| WO1999014809A1 (fr) * | 1997-09-17 | 1999-03-25 | Picogiga, Societe Anonyme | Composant semi-conducteur iii-v a heterojonction |
| WO1999045594A1 (en) * | 1998-03-05 | 1999-09-10 | Welch Allyn, Inc. | Field effect semiconductor device having dipole barrier |
| US6150680A (en) * | 1998-03-05 | 2000-11-21 | Welch Allyn, Inc. | Field effect semiconductor device having dipole barrier |
| WO2014126055A1 (ja) * | 2013-02-15 | 2014-08-21 | 国立大学法人東京大学 | 半導体集積回路基板およびその製造方法 |
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