JPH07118539B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH07118539B2 JPH07118539B2 JP63029764A JP2976488A JPH07118539B2 JP H07118539 B2 JPH07118539 B2 JP H07118539B2 JP 63029764 A JP63029764 A JP 63029764A JP 2976488 A JP2976488 A JP 2976488A JP H07118539 B2 JPH07118539 B2 JP H07118539B2
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- Japan
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- semiconductor layer
- semiconductor
- layer
- lattice
- semiconductor device
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関するもので、特にヘテロ接合部
分に形成される二次元電子を利用した電界効果トランジ
スタ（FET）に使用される。
分に形成される二次元電子を利用した電界効果トランジ
スタ（FET）に使用される。
従来、二次元電子を利用したFETが知られ、高周波電子
回路や集積回路への応用が期待されている。第３図はこ
のような従来装置の断面図で、例えばエレクトロニクス
・レターズ（Electronics Letters）,22巻,1147ページ
（1986年）に記載されている。
回路や集積回路への応用が期待されている。第３図はこ
のような従来装置の断面図で、例えばエレクトロニクス
・レターズ（Electronics Letters）,22巻,1147ページ
（1986年）に記載されている。
図示の通り、半絶縁性のインジウムリン（InP）からな
る基板31上には、例えばアルミニウムインジウムヒ素
（Al0.48In0.52As）からなるバッファ層32を介して、ガ
リウムインジウムリンヒ素（Ga0.47In0.53As）からなる
第１半導体層33が結晶成長されている。そして、第１の
半導体層33上にはアンドープのAl0.48In0.52Asからなる
第２の半導体層34およびｎ型のAl0.48In0.52Asからなる
第３の半導体層35が形成されている。さらに、第３の半
導体層上35には、ゲート電極36がショットキー接触して
設けられると共に、ソース電極37およびドレイン電極38
がオーミック接触して設けられている。
る基板31上には、例えばアルミニウムインジウムヒ素
（Al0.48In0.52As）からなるバッファ層32を介して、ガ
リウムインジウムリンヒ素（Ga0.47In0.53As）からなる
第１半導体層33が結晶成長されている。そして、第１の
半導体層33上にはアンドープのAl0.48In0.52Asからなる
第２の半導体層34およびｎ型のAl0.48In0.52Asからなる
第３の半導体層35が形成されている。さらに、第３の半
導体層上35には、ゲート電極36がショットキー接触して
設けられると共に、ソース電極37およびドレイン電極38
がオーミック接触して設けられている。
このような装置では、第１の半導体層33と第２の半導体
層34の間の極めて狭い領域（ヘテロ接合領域）に二次元
電子が閉じ込められる。従って、ソース電極37とドレイ
ン電極38の間に電圧を印加すると、この二次元電子はヘ
テロ接合領域を高い移動度で走行することにより、いわ
ゆる高電子移動度トランジスタ（HEMT）などが実現され
る。
層34の間の極めて狭い領域（ヘテロ接合領域）に二次元
電子が閉じ込められる。従って、ソース電極37とドレイ
ン電極38の間に電圧を印加すると、この二次元電子はヘ
テロ接合領域を高い移動度で走行することにより、いわ
ゆる高電子移動度トランジスタ（HEMT）などが実現され
る。
しかしながら、このような従来例においては、第１の半
導体層33と第２の半導体層34および第３の半導体層35の
間では、いわゆる格子整合をとるのが通例であり、従っ
て第１半導体層33の材料が決まれば、第２の半導体層34
および第３の半導体層35に用いる材料の選択の余地が、
おのずから制限されることになっていた。
導体層33と第２の半導体層34および第３の半導体層35の
間では、いわゆる格子整合をとるのが通例であり、従っ
て第１半導体層33の材料が決まれば、第２の半導体層34
および第３の半導体層35に用いる材料の選択の余地が、
おのずから制限されることになっていた。
さらに、あえて第１の半導体層33と第２の半導体層34お
よび第３の半導体層35の間の格子整合をとらなかった場
合には、第４図のエネルギーバンド図に示す如く、第１
の半導体層33と第２の半導体層34の間にミスフィット転
位やダングリングボンドによる結晶欠陥、界面準位が発
生する。このため、第１の半導体層33と第２の半導体層
34間のヘテロ接合領域を走行する二次元電子の移動度に
影響を与えるという問題があった。
よび第３の半導体層35の間の格子整合をとらなかった場
合には、第４図のエネルギーバンド図に示す如く、第１
の半導体層33と第２の半導体層34の間にミスフィット転
位やダングリングボンドによる結晶欠陥、界面準位が発
生する。このため、第１の半導体層33と第２の半導体層
34間のヘテロ接合領域を走行する二次元電子の移動度に
影響を与えるという問題があった。
そこで本発明は、第１および第２の半導体層間のヘテロ
接合領域における二次元電子の移動度を高く保ちなが
ら、第３の半導体層の材料選択の余地を広くすることの
できる半導体装置を提供することを目的とする。
接合領域における二次元電子の移動度を高く保ちなが
ら、第３の半導体層の材料選択の余地を広くすることの
できる半導体装置を提供することを目的とする。
本発明に係る半導体装置は、半絶縁性もしくは絶縁性の
基板上に第１半導体層を形成し、この第１の半導体層上
にアンドープの第２の半導体層およびｎ型の第３の半導
体層を形成してヘテロ接合となし、この第１の半導体層
と第２の半導体層間のヘテロ接合部分に形成される二次
元電子を電界効果トランジスタのキャリアとして利用す
る半導体装置であって、第１の半導体層の格子定数a1と
第２の半導体層の格子定数a2は ｜（a2−a1）／a1｜＜0.5％ の範囲で格子整合し、第３の半導体層は、第２の半導体
層とはその組成が異なり、第２の半導体層よりも大きな
バンドギャップをもち、その電子親和力は第２の半導体
層の電子親和力よりも小さく、第２の半導体層の厚さ
は、第2,第３の半導体層の界面におけるミスフィット転
位やダングリングボンドによる結晶欠陥、界面準位が二
次元電子の移動度に影響を与えない程度であることを特
徴とする。
基板上に第１半導体層を形成し、この第１の半導体層上
にアンドープの第２の半導体層およびｎ型の第３の半導
体層を形成してヘテロ接合となし、この第１の半導体層
と第２の半導体層間のヘテロ接合部分に形成される二次
元電子を電界効果トランジスタのキャリアとして利用す
る半導体装置であって、第１の半導体層の格子定数a1と
第２の半導体層の格子定数a2は ｜（a2−a1）／a1｜＜0.5％ の範囲で格子整合し、第３の半導体層は、第２の半導体
層とはその組成が異なり、第２の半導体層よりも大きな
バンドギャップをもち、その電子親和力は第２の半導体
層の電子親和力よりも小さく、第２の半導体層の厚さ
は、第2,第３の半導体層の界面におけるミスフィット転
位やダングリングボンドによる結晶欠陥、界面準位が二
次元電子の移動度に影響を与えない程度であることを特
徴とする。
第１の半導体層はGaInAs、第２及び第３の半導体層はAl
InAs混晶で構成され、第３の半導体層は、第２の半導体
層よりもAlの組成比が大きいことを特徴としてもよい。
InAs混晶で構成され、第３の半導体層は、第２の半導体
層よりもAlの組成比が大きいことを特徴としてもよい。
本発明の構成によれば、第３の半導体層が第２の半導体
層より大きなバンドギャップをもつことから、ゲート電
極との間でより良好なショットキー接触が形成されて良
好な特性がえられる。また、これに加えて、その大きな
電子親和力が第２の半導体層より小さいことから第２及
び第３の半導体層の界面に電位障壁が形成されて、第１
の半導体層界面付近の２次元電子ガスがゲート電極に飛
び込むことも抑えられる。
層より大きなバンドギャップをもつことから、ゲート電
極との間でより良好なショットキー接触が形成されて良
好な特性がえられる。また、これに加えて、その大きな
電子親和力が第２の半導体層より小さいことから第２及
び第３の半導体層の界面に電位障壁が形成されて、第１
の半導体層界面付近の２次元電子ガスがゲート電極に飛
び込むことも抑えられる。
一方、第２及び第３の半導体層は異なる材料で構成され
ているので、これらの間は格子不整合となっており、こ
れに起因してミスフィット転位やダングリングボンドに
よる結晶欠陥、界面準位が生じることになる。
ているので、これらの間は格子不整合となっており、こ
れに起因してミスフィット転位やダングリングボンドに
よる結晶欠陥、界面準位が生じることになる。
しかし、第１半導体層の格子定数a1と第２半導体層の格
子定数が ｜（a2−a1）／a1｜＜0.5％ の範囲で格子整合しているため、電子移動度が向上す
る。そして、第２の半導体層が、第2,第３の半導体層の
界面におけるミスフィット転位やダングリングボンドに
よる結晶欠陥、界面準位が二次元電子の移動度に影響を
与えない程度厚さを持つことから、第１の半導体層がへ
だてられ分離されている。これによって、格子不整合に
起因する悪影響が抑えられ、上述の良好な特性がそのま
ま引き出されることになる。
子定数が ｜（a2−a1）／a1｜＜0.5％ の範囲で格子整合しているため、電子移動度が向上す
る。そして、第２の半導体層が、第2,第３の半導体層の
界面におけるミスフィット転位やダングリングボンドに
よる結晶欠陥、界面準位が二次元電子の移動度に影響を
与えない程度厚さを持つことから、第１の半導体層がへ
だてられ分離されている。これによって、格子不整合に
起因する悪影響が抑えられ、上述の良好な特性がそのま
ま引き出されることになる。
このように、第３の半導体層のバンドギャップを大きし
ても、第２の半導体層の格子定数による制約はなくな
り、ゲート金属とのショットキー接触の取りやすさを改
善し、高い二次元電子密度をも持たせるようにすること
が可能となって、良好な特性を持つ電界効果トランジス
タが実現する。
ても、第２の半導体層の格子定数による制約はなくな
り、ゲート金属とのショットキー接触の取りやすさを改
善し、高い二次元電子密度をも持たせるようにすること
が可能となって、良好な特性を持つ電界効果トランジス
タが実現する。
以下、添付図面の第１図および第２図を参照して、本発
明の実施例を説明する。
明の実施例を説明する。
第１図はこの発明の一実施例を示す断面図である。図示
の通り、半絶縁性の半導体基板１上にはバッファ層２を
形成し、バッファ層２上には第１の半導体層３、第２の
半導体層４および第３の半導体層５を順次に形成し、第
３の半導体層上にはショットキーゲート電極６と、これ
から離隔されたソース電極７およびドレイン電極８を形
成している。
の通り、半絶縁性の半導体基板１上にはバッファ層２を
形成し、バッファ層２上には第１の半導体層３、第２の
半導体層４および第３の半導体層５を順次に形成し、第
３の半導体層上にはショットキーゲート電極６と、これ
から離隔されたソース電極７およびドレイン電極８を形
成している。
さらに詳細に説明すると、半絶縁性の半導体基板１はIn
Pに鉄（Fe）をドープしたものであり、バッファ層２は
アンドープのAl0.48In0.52As混晶からなり、例えば分子
線エピタキシャル成長法により積層している。第１の半
導体層３はGa0.47In0.53As混晶からなり、層厚は約0.2
μｍである。第１の半導体層３上の第２の半導体層４
は、第１の半導体層３とほぼ格子整合のとれるアンドー
プのAl0.48In0.52As混晶からなり、層厚は100Å程度で
ある。さらに、第２の半導体層４上の第３の半導体層５
は、第２の半導体層４を形成するAl0.48In0.52As混晶よ
りAl組成の大きなｎ型のシリコン（Si）ドープAlxIn1-x
As混晶（ｘ＞0.48）からなり、その電子密度は５×1017
（cm-3）程度、層厚は400Å程度である。
Pに鉄（Fe）をドープしたものであり、バッファ層２は
アンドープのAl0.48In0.52As混晶からなり、例えば分子
線エピタキシャル成長法により積層している。第１の半
導体層３はGa0.47In0.53As混晶からなり、層厚は約0.2
μｍである。第１の半導体層３上の第２の半導体層４
は、第１の半導体層３とほぼ格子整合のとれるアンドー
プのAl0.48In0.52As混晶からなり、層厚は100Å程度で
ある。さらに、第２の半導体層４上の第３の半導体層５
は、第２の半導体層４を形成するAl0.48In0.52As混晶よ
りAl組成の大きなｎ型のシリコン（Si）ドープAlxIn1-x
As混晶（ｘ＞0.48）からなり、その電子密度は５×1017
（cm-3）程度、層厚は400Å程度である。
ショットキーゲート電極６は例えばアルミニウム（Al）
で構成されたものであり、ソース電極７およびドレイン
電極８は金（Au）、ゲルマニウム（Ge）、ニッケル（N
i）合金で構成されたものである。
で構成されたものであり、ソース電極７およびドレイン
電極８は金（Au）、ゲルマニウム（Ge）、ニッケル（N
i）合金で構成されたものである。
次に、第２図を参照して、上記実施例の作用を説明す
る。
る。
第２図は、本実施例のエネルギーバンド構造図である。
図示のとおり、第１の半導体層３としてアンドープGa
0.47In0.53As混晶を積層し、この第１の半導体層３上
に、これとほぼ格子整合のとれるアンドープAl0.48In
0.52As混晶からなる第２の半導体層４を積層し、さら
に、第２の半導体層４上に第３の半導体層５として、第
２の半導体層４よりAl組成の大きなｎ型のシリコン（S
i）ドープAlxIn1-xAs混晶（ｘ＞0.48）を積層すると、
第１の半導体層３と第２の半導体層４の間のヘテロ接合
領域に二次元電子ガス20が形成される。ここで、第２の
半導体層４の電子親和力を第１の半導体層３より小さく
することにより、十分な二次元電子ガスが得られる。し
かし、一方第２の半導体層４と第３の半導体層５の界面
には、ミスフィット転位やダングリングボンドによる結
晶欠陥、界面準位が発生する。ところが、本発明におい
ては、第１の半導体層３と第２の半導体層４間のヘテロ
接合領域の二次元電子ガス20と、第２の半導体層４と第
３の半導体層５の界面に存在するミスフィット転位やダ
ングリングボンドによる結晶欠陥、界面準位とは、第２
の半導体層４をへだてて分離されているため、ヘテロ接
合領域を走行する二次元電子の移動度に影響を与えるこ
とがない。
図示のとおり、第１の半導体層３としてアンドープGa
0.47In0.53As混晶を積層し、この第１の半導体層３上
に、これとほぼ格子整合のとれるアンドープAl0.48In
0.52As混晶からなる第２の半導体層４を積層し、さら
に、第２の半導体層４上に第３の半導体層５として、第
２の半導体層４よりAl組成の大きなｎ型のシリコン（S
i）ドープAlxIn1-xAs混晶（ｘ＞0.48）を積層すると、
第１の半導体層３と第２の半導体層４の間のヘテロ接合
領域に二次元電子ガス20が形成される。ここで、第２の
半導体層４の電子親和力を第１の半導体層３より小さく
することにより、十分な二次元電子ガスが得られる。し
かし、一方第２の半導体層４と第３の半導体層５の界面
には、ミスフィット転位やダングリングボンドによる結
晶欠陥、界面準位が発生する。ところが、本発明におい
ては、第１の半導体層３と第２の半導体層４間のヘテロ
接合領域の二次元電子ガス20と、第２の半導体層４と第
３の半導体層５の界面に存在するミスフィット転位やダ
ングリングボンドによる結晶欠陥、界面準位とは、第２
の半導体層４をへだてて分離されているため、ヘテロ接
合領域を走行する二次元電子の移動度に影響を与えるこ
とがない。
さらには、本実施例においては、第３の半導体層５を形
成するAlInAs混晶のAl組成を従来例より大きくとること
ができ、材料選択の余地が広がるとともに、これに好適
なショットキー電極材料の選択の余地も広がる。また、
第３の半導体層５の電子親和力を第２の半導体層４の電
子親和力よりも小さくすることにより、二次元電子ガス
20から見たゲート電極６方向のバリアが高くなる。この
ため、熱的に励起された二次元電子がバリアを越えてゲ
ート電極６に到達する確率が低くなり、従って、結果と
してゲート電極６のリーク電流が低減するという効果が
生じる。
成するAlInAs混晶のAl組成を従来例より大きくとること
ができ、材料選択の余地が広がるとともに、これに好適
なショットキー電極材料の選択の余地も広がる。また、
第３の半導体層５の電子親和力を第２の半導体層４の電
子親和力よりも小さくすることにより、二次元電子ガス
20から見たゲート電極６方向のバリアが高くなる。この
ため、熱的に励起された二次元電子がバリアを越えてゲ
ート電極６に到達する確率が低くなり、従って、結果と
してゲート電極６のリーク電流が低減するという効果が
生じる。
本発明は上記実施例に限定されるものではなく、種々の
変形が可能である。
変形が可能である。
例えば、第１の半導体層３の材料については、Ga0.47In
0.53As混晶に限定されるものではなく、GaxIn1-xAs（０
≦ｘ≦１）混晶、GaxAl1-xAs（０≦ｘ≦１）混晶、InxG
a1-xAs-InyGa1-yAs超格子、GaxAl1-xAs-GayAl1-yAs超格
子等に拡張することが容易である。さらに第２の半導体
層４および第３の半導体層５の材料についても、AlxGa
1-xAs（０≦ｘ≦１）混晶、InxGa1-xP（０≦ｘ≦１）混
晶、InxGa1-xAs-InyAl1-yAs超格子、GaxAl1-xAs-GayAl
1-yAs超格子等に変更することが可能である。
0.53As混晶に限定されるものではなく、GaxIn1-xAs（０
≦ｘ≦１）混晶、GaxAl1-xAs（０≦ｘ≦１）混晶、InxG
a1-xAs-InyGa1-yAs超格子、GaxAl1-xAs-GayAl1-yAs超格
子等に拡張することが容易である。さらに第２の半導体
層４および第３の半導体層５の材料についても、AlxGa
1-xAs（０≦ｘ≦１）混晶、InxGa1-xP（０≦ｘ≦１）混
晶、InxGa1-xAs-InyAl1-yAs超格子、GaxAl1-xAs-GayAl
1-yAs超格子等に変更することが可能である。
また、エピタキシャル成長法としても、分子線エピタキ
シャル成長法に限らず有機金属気相成長法、気相エピタ
キシャル成長法、液相エピタキシャル成長法等を利用す
ることができる。さらに、不純物濃度や膜厚について
も、本発明の要旨を変更しない範囲内において、種々の
設計変更を施すことが可能である。
シャル成長法に限らず有機金属気相成長法、気相エピタ
キシャル成長法、液相エピタキシャル成長法等を利用す
ることができる。さらに、不純物濃度や膜厚について
も、本発明の要旨を変更しない範囲内において、種々の
設計変更を施すことが可能である。
以上、詳細に説明した通り本発明では、第３の半導体層
のバンドギャップを大きくしても、第２の半導体層との
格子不整合の悪影響はなくなり、より良好なショットキ
ー接触が得られ、高い二次元電子密度をも持たせるよう
にすることが可能となって良好な特性がえられるとも
に、第１の半導体層界面付近の２次元電子ガスがゲート
電極に飛び込むことも抑えられるため、良好な特性を持
つ電界効果トランジスタを実現することができる。
のバンドギャップを大きくしても、第２の半導体層との
格子不整合の悪影響はなくなり、より良好なショットキ
ー接触が得られ、高い二次元電子密度をも持たせるよう
にすることが可能となって良好な特性がえられるとも
に、第１の半導体層界面付近の２次元電子ガスがゲート
電極に飛び込むことも抑えられるため、良好な特性を持
つ電界効果トランジスタを実現することができる。
第１図は本発明の半導体装置の一実施例を示す断面図、
第２図は本発明の半導体装置の一実施例におけるエネル
ギーバンド構造を示す図、第３図は従来例に係る半導体
装置の断面図、第４図は従来例に係る半導体装置におけ
る格子整合をとらない場合のエネルギーバンド構造を示
す図である。 １…半絶縁性半導体基板、３…第１の半導体層、４…第
２の半導体層、５…第３の半導体層、６…ショットキー
ゲート電極、７…ソース電極、８…ドレイン電極。
第２図は本発明の半導体装置の一実施例におけるエネル
ギーバンド構造を示す図、第３図は従来例に係る半導体
装置の断面図、第４図は従来例に係る半導体装置におけ
る格子整合をとらない場合のエネルギーバンド構造を示
す図である。 １…半絶縁性半導体基板、３…第１の半導体層、４…第
２の半導体層、５…第３の半導体層、６…ショットキー
ゲート電極、７…ソース電極、８…ドレイン電極。
Claims (3)
- 【請求項１】半絶縁性もしくは絶縁性の基板上に第１の
半導体層を形成し、さらにこの第１の半導体層上にアン
ドープの第２の半導体層およびｎ型の第３の半導体層を
形成してヘテロ接合となし、前記第１の半導体層と第２
の半導体層間のヘテロ接合部分に形成される二次元電子
を電界効果トランジスタのキャリアとして利用する半導
体装置において、 前記第２の半導体層の格子定数a2は、前記第１の半導体
層の格子定数a1に対して ｜（a2−a1）／a1｜＜0.5％ の範囲で格子整合し、 前記第３の半導体層は、前記第２の半導体層とはその組
成が異なり、前記第２の半導体層よりも大きなバンドギ
ャップをもち、その電子親和力は前記第２の半導体層の
電子親和力よりも小さく、 前記第２の半導体層の厚さは、前記第2,第３の半導体層
の界面における結晶欠陥、界面準位が前記二次元電子の
移動度に影響を与えない程度であることを特徴とする半
導体装置。 - 【請求項２】前記第１の半導体層はGaInAs、前記第２及
び第３の半導体層はAlInAs混晶で構成され、前記第３の
半導体層は、前記第２の半導体層よりもAlの組成比が大
きいことを特徴とする請求項１記載の半導体装置。 - 【請求項３】前記第２の半導体層の層厚が200オングス
トローム以下であることを特徴とする請求項１記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63029764A JPH07118539B2 (ja) | 1988-02-10 | 1988-02-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63029764A JPH07118539B2 (ja) | 1988-02-10 | 1988-02-10 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01205471A JPH01205471A (ja) | 1989-08-17 |
| JPH07118539B2 true JPH07118539B2 (ja) | 1995-12-18 |
Family
ID=12285124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63029764A Expired - Lifetime JPH07118539B2 (ja) | 1988-02-10 | 1988-02-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07118539B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9865723B2 (en) | 2016-01-12 | 2018-01-09 | Toyota Jidosha Kabushiki Kaisha | Switching device |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3288741B2 (ja) * | 1992-02-07 | 2002-06-04 | 住友電気工業株式会社 | 半導体受光素子の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5893376A (ja) * | 1981-11-30 | 1983-06-03 | Fujitsu Ltd | 半導体装置 |
-
1988
- 1988-02-10 JP JP63029764A patent/JPH07118539B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9865723B2 (en) | 2016-01-12 | 2018-01-09 | Toyota Jidosha Kabushiki Kaisha | Switching device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01205471A (ja) | 1989-08-17 |
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