JPH01205471A - 半導体装置 - Google Patents
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- JPH01205471A JPH01205471A JP2976488A JP2976488A JPH01205471A JP H01205471 A JPH01205471 A JP H01205471A JP 2976488 A JP2976488 A JP 2976488A JP 2976488 A JP2976488 A JP 2976488A JP H01205471 A JPH01205471 A JP H01205471A
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Landscapes
- Junction Field-Effect Transistors (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関するもので、特にヘテロ接合部
分に形成される二次元電子を利用した電界効果トランジ
スタ（ＦＥＴ）に使用される。
分に形成される二次元電子を利用した電界効果トランジ
スタ（ＦＥＴ）に使用される。
従来、二次元電子を利用したＦＥＴが知られ、高周波電
子回路や集積回路への応用か期待されている。第３図は
このような従来装置の断面図で、例えばエレクトロニク
ス・レターズ（Ｅｌｅｃｔｒｏ−ｎｉｃｓ Ｌｅｔｔｅ
ｒｓ） 、 ２２巻、］１、４７ページ（１９８６年
）に記載されている。
子回路や集積回路への応用か期待されている。第３図は
このような従来装置の断面図で、例えばエレクトロニク
ス・レターズ（Ｅｌｅｃｔｒｏ−ｎｉｃｓ Ｌｅｔｔｅ
ｒｓ） 、 ２２巻、］１、４７ページ（１９８６年
）に記載されている。
図示ノ通り、半絶縁性のインジウムリン（ＩｎＰ）から
なる基板３１」二には、例えばアルミニウムインジウム
ヒ素（Ａρ ＩｎＯ，４８０，５２Ａ８） からなるバッファ層３２を介して、ガリウムインジウム
リンヒ素（Ｇａ Ｉ ｎ Ｏ，４７０，５３ＡＳ）力゛らな る第１半導体層３３が結晶成長されている。そして、第
１の半導体層３３上にはアンドープのＡρ Ｉｎ Ｏ，４８０，５２Ａｓからなる第２の半導体層３４およ
びｎ型のＡΩ Ｉｎ ０．４８ ０．５２Ａ”力゛らなる 第３の半導体層３５が形成されている。さらに、第３の
半導体層」二３５には、ゲート電極３６がショットキー
接触して設けられると共に、ソース電極３７およびドレ
イン電極３８がオーミック接触して設けられている。
なる基板３１」二には、例えばアルミニウムインジウム
ヒ素（Ａρ ＩｎＯ，４８０，５２Ａ８） からなるバッファ層３２を介して、ガリウムインジウム
リンヒ素（Ｇａ Ｉ ｎ Ｏ，４７０，５３ＡＳ）力゛らな る第１半導体層３３が結晶成長されている。そして、第
１の半導体層３３上にはアンドープのＡρ Ｉｎ Ｏ，４８０，５２Ａｓからなる第２の半導体層３４およ
びｎ型のＡΩ Ｉｎ ０．４８ ０．５２Ａ”力゛らなる 第３の半導体層３５が形成されている。さらに、第３の
半導体層」二３５には、ゲート電極３６がショットキー
接触して設けられると共に、ソース電極３７およびドレ
イン電極３８がオーミック接触して設けられている。
このような装置では、第１の半導体層３３と第２の半導
体層３４の間の極めて狭い領域（ヘテロ接合領域）に二
次元電子が閉じ込められる。従って、ソース電極３７と
ドレイン電極３８の間に電圧を印加すると、この二次元
電子はヘテロ接合領域を高い移動度で走行することにな
り、いイっゆる高電子移動度トランジスタ（ＨＥＭＴ）
などが実現される。
体層３４の間の極めて狭い領域（ヘテロ接合領域）に二
次元電子が閉じ込められる。従って、ソース電極３７と
ドレイン電極３８の間に電圧を印加すると、この二次元
電子はヘテロ接合領域を高い移動度で走行することにな
り、いイっゆる高電子移動度トランジスタ（ＨＥＭＴ）
などが実現される。
しかしながら、このような従来例においては、第１の半
導体層３３と第２の半導体層３４および第３の半導体層
３５の間では、いわゆる格子整合をとるのか通例であり
、従って第１半導体層３３の材料が決まれば、第２の半
導体層３４および第３の半導体層３５に用いる材料の選
択の余地が、おのずから制限されることになっていた。
導体層３３と第２の半導体層３４および第３の半導体層
３５の間では、いわゆる格子整合をとるのか通例であり
、従って第１半導体層３３の材料が決まれば、第２の半
導体層３４および第３の半導体層３５に用いる材料の選
択の余地が、おのずから制限されることになっていた。
さらに、あえて第１の半導体層３３と第２の半導体層３
４および第３の半導体層３５の間の格子整合をとらなか
った場合には、第４図のエネルギーバンド図に示す如く
、第１の半導体層３Ｂと第２の半導体層３４の間にミス
フィツト転位やダングリングボンドによる結晶欠陥、界
面準位か発生する。このため、第１の半導体層３３と第
２の半導体層３４間のヘテロ接合領域を走行する二次元
電子の移動度に影響を与えるという問題があった。
４および第３の半導体層３５の間の格子整合をとらなか
った場合には、第４図のエネルギーバンド図に示す如く
、第１の半導体層３Ｂと第２の半導体層３４の間にミス
フィツト転位やダングリングボンドによる結晶欠陥、界
面準位か発生する。このため、第１の半導体層３３と第
２の半導体層３４間のヘテロ接合領域を走行する二次元
電子の移動度に影響を与えるという問題があった。
−フ −
そこで本発明は、第１および第２の半導体層間のヘテロ
接合領域における二次元電子の移動度を高く保ちながら
、第３の半導体層の材料選択の余地を広くすることので
きる半導体装置を提供することを目的とする。
接合領域における二次元電子の移動度を高く保ちながら
、第３の半導体層の材料選択の余地を広くすることので
きる半導体装置を提供することを目的とする。
本発明に係る半導体装置は、半絶縁性もしくは絶縁性の
基板上に第１半導体層を形成し、この第１の半導体層上
にアンドープの第２の半導体層およびｎ型の第３の半導
体層を形成してヘテロ接合となし、この第１の半導体層
と第２の半導体層間のヘテロ接合部分に形成される二次
元電子を電界効果トランジスタのキャリアとして利用す
る半導体装置であって、第１の半導体層の格子定数ａ１
と第２の半導体層の格子定数ａ２は ｌ （ａ２−ａ１）／ａ１ ｌ ＜屹 ５％の範囲で
格子整合するようにし、さらに第３の半導体層の格子定
数は第２の半導体層の格子定数に対して制約を受けない
ようにしたことを特徴としている。
基板上に第１半導体層を形成し、この第１の半導体層上
にアンドープの第２の半導体層およびｎ型の第３の半導
体層を形成してヘテロ接合となし、この第１の半導体層
と第２の半導体層間のヘテロ接合部分に形成される二次
元電子を電界効果トランジスタのキャリアとして利用す
る半導体装置であって、第１の半導体層の格子定数ａ１
と第２の半導体層の格子定数ａ２は ｌ （ａ２−ａ１）／ａ１ ｌ ＜屹 ５％の範囲で
格子整合するようにし、さらに第３の半導体層の格子定
数は第２の半導体層の格子定数に対して制約を受けない
ようにしたことを特徴としている。
また、第２の半導体層および第３の半導体層としては、
第１の半導体層と第２の半導体層間のヘテロ接合部分に
二次元電子ガスが形成されるように、第２の半導体層の
電子親和力は第１の半導体層の電子親和力より小さくし
、さらに第３の半導体層の電子親和力は第２の半導体層
の電子親和力と同等もしくは小さくしたことを特徴とし
ている。
第１の半導体層と第２の半導体層間のヘテロ接合部分に
二次元電子ガスが形成されるように、第２の半導体層の
電子親和力は第１の半導体層の電子親和力より小さくし
、さらに第３の半導体層の電子親和力は第２の半導体層
の電子親和力と同等もしくは小さくしたことを特徴とし
ている。
本発明の構成によれば、第１半導体層の格子定数ａ１と
第２半導体層の格子定数が ｌ （ａ −ａ ）／ａ１１＜ｏ、５％の範囲で
格子整合しているため、ミスフィツト転位やダングリン
グボンドの発生を抑え、第１の半導体層と第２の半導体
層間のヘテロ接合領域を走行する二次元電子の移動度の
低下を防ぐ。さらに第１の半導体層と第２の半導体層間
のヘテロ接合領域に電子を供給する第３の半導体層につ
いては、第２の半導体層との間でミスフィツト転位やダ
ングリングボンドか発生しても、上記のヘテロ接合領域
とは、第２の半導体層をへだてて空間的に分離されるた
め、このヘテロ接合領域を走行する二次元電子に影響を
与えることが少ない。さらに、第２の半導体層の格子定
数に制約を受けずに第３の半導体層の材料を選択できる
ので、ゲート金属とのショットキー接触の取りやすさを
改善したり、高い二次元電子密度を有する半導体装置が
実現可能となる。
第２半導体層の格子定数が ｌ （ａ −ａ ）／ａ１１＜ｏ、５％の範囲で
格子整合しているため、ミスフィツト転位やダングリン
グボンドの発生を抑え、第１の半導体層と第２の半導体
層間のヘテロ接合領域を走行する二次元電子の移動度の
低下を防ぐ。さらに第１の半導体層と第２の半導体層間
のヘテロ接合領域に電子を供給する第３の半導体層につ
いては、第２の半導体層との間でミスフィツト転位やダ
ングリングボンドか発生しても、上記のヘテロ接合領域
とは、第２の半導体層をへだてて空間的に分離されるた
め、このヘテロ接合領域を走行する二次元電子に影響を
与えることが少ない。さらに、第２の半導体層の格子定
数に制約を受けずに第３の半導体層の材料を選択できる
ので、ゲート金属とのショットキー接触の取りやすさを
改善したり、高い二次元電子密度を有する半導体装置が
実現可能となる。
以下、添付図面の第１図および第２図を参照して、本発
明の詳細な説明する。
明の詳細な説明する。
第１図はこの発明の一実施例を示す断面図である。図示
の通り、半絶縁性の半導体基板１上にはバッファ層２を
形成し、バッファ層２上には第１の半導体層３、第２の
半導体層４および第３の半導体層５を順次に形成し、第
３の半導体層上にはショットキーケート電極６と、これ
から隔離されたソース電極７およびドレイン電極８を形
成している。
の通り、半絶縁性の半導体基板１上にはバッファ層２を
形成し、バッファ層２上には第１の半導体層３、第２の
半導体層４および第３の半導体層５を順次に形成し、第
３の半導体層上にはショットキーケート電極６と、これ
から隔離されたソース電極７およびドレイン電極８を形
成している。
さらに詳細に説明すると、半絶縁性の半導体基板］はＩ
ｎＰに鉄（Ｆｅ ）をドープしたものてあり、バッファ
層２はアンドープのＡρｏ、４８Ｉ ｎ ｏ、５２Ａ
Ｓ混晶からなり、例えば分子線エピタキシャル成長法に
より積層している。第１の半導体層３はＧａ Ｉｎ Ｏ，４７０，５３Ａｓ混晶からなり、層厚は約０．２μ
ｍである。第１の半導体層３上の第２の半導体層４は、
第１の半導体層３とほぼ格子整合のとれるアンドープの
Ａρ ＩｎＯ，４８０，５２ Ａｓ混晶からなり、層厚は１００Ａ程度である。
ｎＰに鉄（Ｆｅ ）をドープしたものてあり、バッファ
層２はアンドープのＡρｏ、４８Ｉ ｎ ｏ、５２Ａ
Ｓ混晶からなり、例えば分子線エピタキシャル成長法に
より積層している。第１の半導体層３はＧａ Ｉｎ Ｏ，４７０，５３Ａｓ混晶からなり、層厚は約０．２μ
ｍである。第１の半導体層３上の第２の半導体層４は、
第１の半導体層３とほぼ格子整合のとれるアンドープの
Ａρ ＩｎＯ，４８０，５２ Ａｓ混晶からなり、層厚は１００Ａ程度である。
さらに、第２の半導体層４上の第３の半導体層５は、第
２の半導体層４を形成するＡρ。、４８Ｉｎ Ａｓ
混晶よりＡρ組成の大きなｎ型のシ０．５２ リコン（Ｓｉ） ドープＡρ Ｉｎ Ａｓ混晶Ｘ
１．− ｘ （ｘ＞０．４８）からなり、その電子密度は５×１０１
７（ｃｍ ”）程度、層厚は４００Ａ程度である。
２の半導体層４を形成するＡρ。、４８Ｉｎ Ａｓ
混晶よりＡρ組成の大きなｎ型のシ０．５２ リコン（Ｓｉ） ドープＡρ Ｉｎ Ａｓ混晶Ｘ
１．− ｘ （ｘ＞０．４８）からなり、その電子密度は５×１０１
７（ｃｍ ”）程度、層厚は４００Ａ程度である。
ショットキーゲート電極６は例えばアルミニウム（八Ω
）で構成されたものであり、ソース電極７およびドレイ
ン電極８は金（Ａｕ）、ゲルマニウム（Ｇｅ ） 、ニ
ッケル（Ｎｊ ）合金で構成されたものである。
）で構成されたものであり、ソース電極７およびドレイ
ン電極８は金（Ａｕ）、ゲルマニウム（Ｇｅ ） 、ニ
ッケル（Ｎｊ ）合金で構成されたものである。
次に、第２図を参照して、」１記実施例の作用を説明す
る。
る。
第２図は、本実施例のエネルギーバンド構造図である。
図示のとおり、第１の半導体層３としてアンドープＧａ
Ｉｎ Ｏ，４７０，５３Ａ”混晶を積層し、 この第１の半導体層３上に、これとほぼ格子整合のとれ
るアンドープＡρ Ｉｎ ０．４８ ０．５２Ａ”混晶か らなる第２の半導体層４を積層し、さらに、第２の半導
体層４上に第３の半導体層５として、第２の半導体層４
よりＡβ糾成の大きなｎ型のシリコン（Ｓｊ） ドー
プＡρ Ｉｎ Ａｓ混晶（ｘ＞ｘ １−
ｘ ｏ、 ４Ｔｈ）を積層すると、第１の半導体層３と第２
の半導体層４の間のヘテロ接合領域に二次元電子ガス２
０が形成される。ここで、第２の半導体層４の電子親和
力を第１の半導体層３より小さくすることにより、十分
な二次元電子ガスが得られる。しかし、一方第２の半導
体層４と第３の半導体層５の界面には、ミスフィツト転
位やダングリングボンドによる結晶欠陥、界面準位が発
生する。
Ｉｎ Ｏ，４７０，５３Ａ”混晶を積層し、 この第１の半導体層３上に、これとほぼ格子整合のとれ
るアンドープＡρ Ｉｎ ０．４８ ０．５２Ａ”混晶か らなる第２の半導体層４を積層し、さらに、第２の半導
体層４上に第３の半導体層５として、第２の半導体層４
よりＡβ糾成の大きなｎ型のシリコン（Ｓｊ） ドー
プＡρ Ｉｎ Ａｓ混晶（ｘ＞ｘ １−
ｘ ｏ、 ４Ｔｈ）を積層すると、第１の半導体層３と第２
の半導体層４の間のヘテロ接合領域に二次元電子ガス２
０が形成される。ここで、第２の半導体層４の電子親和
力を第１の半導体層３より小さくすることにより、十分
な二次元電子ガスが得られる。しかし、一方第２の半導
体層４と第３の半導体層５の界面には、ミスフィツト転
位やダングリングボンドによる結晶欠陥、界面準位が発
生する。
ところが、本発明においては、第１の半導体層３と第２
の半導体層４間のヘテロ接合領域の二次元電子ガス２０
と、第２の半導体層４と第３の半導体層５の界面に存在
するミスフィツト転位やダングリングボンドによる結晶
欠陥、界面準位とは、第２の半導体層４をへたてて分離
されているため、ヘテロ接合領域を走行する二次元電子
の移動度に影響を与えることがない。
の半導体層４間のヘテロ接合領域の二次元電子ガス２０
と、第２の半導体層４と第３の半導体層５の界面に存在
するミスフィツト転位やダングリングボンドによる結晶
欠陥、界面準位とは、第２の半導体層４をへたてて分離
されているため、ヘテロ接合領域を走行する二次元電子
の移動度に影響を与えることがない。
さらには、本実施例においては、第３の半導体層５を形
成するＡρＩｎＡｓ混晶のＡ、ｉｌ＋組成を従来例より
大きくとることができ、材料選択の余地が広がるととも
に、これに好適なショットキー電極材料の選択の余地も
広がる。また、第３の半導体層５の電子親和力を第２の
半導体層４の電子親和力よりも小さくすることにより、
二次元電子ガス２０から見たゲート電極６方向のバリア
が高くなる。このため、熱的に励起された二次元電子が
バリアを越えてゲート電極６に到達する確率か低くなり
、従って、結果としてゲート電極６のリーク電流が低減
するという効果が生じる。
成するＡρＩｎＡｓ混晶のＡ、ｉｌ＋組成を従来例より
大きくとることができ、材料選択の余地が広がるととも
に、これに好適なショットキー電極材料の選択の余地も
広がる。また、第３の半導体層５の電子親和力を第２の
半導体層４の電子親和力よりも小さくすることにより、
二次元電子ガス２０から見たゲート電極６方向のバリア
が高くなる。このため、熱的に励起された二次元電子が
バリアを越えてゲート電極６に到達する確率か低くなり
、従って、結果としてゲート電極６のリーク電流が低減
するという効果が生じる。
本発明は上記実施例に限定されるものではなく、種々の
変形か可能である。
変形か可能である。
例えば、第］の半導体層３の材料については、Ｇａ
Ｉｎ Ｏ，４７０，５３Ａｓ混晶に限定されるものではなく、
Ｇａ Ｉｎ ｘ １．−ｘ ”” （ｏ≦Ｘ≦１）混晶、Ｇａ
Ａρｉ 、 Ａｓ （０≦Ｘ≦１）混晶、Ｉｎ
Ｇａ Ａｓ−Ｉｎ Ｇａ Ａｓ超格子、ｘ
１−ｘ ｙ Ｉ
ＹＧａ ＡΩ Ａｓ −Ｇａ Ａρ ＡＳ
超格子ｘ １−ｘ ｙ １−ｙ等に
拡張することが容易である。さらに第２の半導体層４お
よび第３の半導体層５の材料についても、Ａ、ｌ！Ｇａ
Ａｓ（０≦Ｘ≦１）混晶、Ｘ １−ｘ Ｉ ｎ Ｇａ １−ｘＰ （０≦Ｘ≦１）混晶、Ｉｎ
Ｇａ、、Ａｓ−Ｉｎ Ａρ Ａｓ超格子、Ｘ
ｙ １−
ｙＧａ Ａρ Ａｓ −Ｇａ Ａρ Ａｓ超格
子ｘ １．− Ｘ Ｙ ｌ−Ｙ等に
変更することが可能である。
Ｉｎ Ｏ，４７０，５３Ａｓ混晶に限定されるものではなく、
Ｇａ Ｉｎ ｘ １．−ｘ ”” （ｏ≦Ｘ≦１）混晶、Ｇａ
Ａρｉ 、 Ａｓ （０≦Ｘ≦１）混晶、Ｉｎ
Ｇａ Ａｓ−Ｉｎ Ｇａ Ａｓ超格子、ｘ
１−ｘ ｙ Ｉ
ＹＧａ ＡΩ Ａｓ −Ｇａ Ａρ ＡＳ
超格子ｘ １−ｘ ｙ １−ｙ等に
拡張することが容易である。さらに第２の半導体層４お
よび第３の半導体層５の材料についても、Ａ、ｌ！Ｇａ
Ａｓ（０≦Ｘ≦１）混晶、Ｘ １−ｘ Ｉ ｎ Ｇａ １−ｘＰ （０≦Ｘ≦１）混晶、Ｉｎ
Ｇａ、、Ａｓ−Ｉｎ Ａρ Ａｓ超格子、Ｘ
ｙ １−
ｙＧａ Ａρ Ａｓ −Ｇａ Ａρ Ａｓ超格
子ｘ １．− Ｘ Ｙ ｌ−Ｙ等に
変更することが可能である。
また、エピタキシャル成長法としても、分子線エピタキ
シャル成長法に限らす有機金属気相成長法、気相エピタ
キシャル成長法、液相エピタキシャル成長法等を利用す
ることができる。さらに、不純物濃度や膜厚についても
、本発明の要旨を変更しない範囲内において、種々の設
計変更を施すことが可能である。
シャル成長法に限らす有機金属気相成長法、気相エピタ
キシャル成長法、液相エピタキシャル成長法等を利用す
ることができる。さらに、不純物濃度や膜厚についても
、本発明の要旨を変更しない範囲内において、種々の設
計変更を施すことが可能である。
以上、詳細に説明した通り本発明では、第１の半導体層
と第２の半導体層間のヘテロ接合領域は、結晶欠陥や界
面準位から隔離されるので、ここを走行する二次元電子
の移動度に影響を及はすことなく、また第３の半導体層
の材料の選択の余地か広がる。従って、はぼ格子整合が
とれたヘテロ接合、領域の二次元電子を、電界効果トラ
ンジスタのキャリアとして有効に利用することにより、
良好な特性か実現される半導体装置を提供することかで
きる。
と第２の半導体層間のヘテロ接合領域は、結晶欠陥や界
面準位から隔離されるので、ここを走行する二次元電子
の移動度に影響を及はすことなく、また第３の半導体層
の材料の選択の余地か広がる。従って、はぼ格子整合が
とれたヘテロ接合、領域の二次元電子を、電界効果トラ
ンジスタのキャリアとして有効に利用することにより、
良好な特性か実現される半導体装置を提供することかで
きる。
第１図は本発明の半導体装置の一実施例を示す断面図、
第２図は本発明の半導体装置の一実施例におけるエネル
ギーバンド構造を示す図、第３図は従来例に係る半導体
装置の断面図、第４図は従来例に係る半導体装置におけ
る格子整合をとらない場合のエネルギーバンド構造を示
す図である。 １・・・半絶縁性半導体基板、３・・・第１の半導体層
、−］ ｌ − ４・・・第２の半導体層、５・・・第３の半導体層、６
・・・ショットキーゲート電極、７・・・ソース電極、
８・・・ドレイン電極。 特許出願人 住友電気工業株式会社 代理人弁理士 長谷用 芳 樹実施例 第１図 格子整合をとらない 第 場合の上片・ルギーバンド構造 ４図
第２図は本発明の半導体装置の一実施例におけるエネル
ギーバンド構造を示す図、第３図は従来例に係る半導体
装置の断面図、第４図は従来例に係る半導体装置におけ
る格子整合をとらない場合のエネルギーバンド構造を示
す図である。 １・・・半絶縁性半導体基板、３・・・第１の半導体層
、−］ ｌ − ４・・・第２の半導体層、５・・・第３の半導体層、６
・・・ショットキーゲート電極、７・・・ソース電極、
８・・・ドレイン電極。 特許出願人 住友電気工業株式会社 代理人弁理士 長谷用 芳 樹実施例 第１図 格子整合をとらない 第 場合の上片・ルギーバンド構造 ４図
Claims (1)
- 【特許請求の範囲】 １、半絶縁性もしくは絶縁性の基板上に第１の半導体層
を形成し、さらにこの第１の半導体層上にアンドープの
第２の半導体層およびｎ型の第３の半導体層を形成して
ヘテロ接合となし、前記第１の半導体層と第２の半導体
層間のヘテロ接合部分に形成される二次元電子を電界効
果トランジスタのキャリアとして利用する半導体装置に
おいて、 前記第２の半導体層の格子定数ａ＿２は、前記第１の半
導体層の格子定数ａ＿１に対して ｜（ａ＿２−ａ＿１）／ａ＿｜＜０．５％ の範囲で格子整合し、かつ前記第３の半導体層の格子定
数は前記第２の半導体層の格子定数に対して制約を受け
ないことを特徴とする半導体装置。 ２、前記第２の半導体層の電子親和力は前記第１の半導
体層の電子親和力より小であり、かつ前記第３の半導体
層の電子親和力は前記第２の半導体層の電子親和力と同
等もしくは小であることを特徴とする請求項１記載の半
導体装置。 ３、前記第２の半導体層の層厚が２００Å以下であるこ
とを特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63029764A JPH07118539B2 (ja) | 1988-02-10 | 1988-02-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63029764A JPH07118539B2 (ja) | 1988-02-10 | 1988-02-10 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01205471A true JPH01205471A (ja) | 1989-08-17 |
| JPH07118539B2 JPH07118539B2 (ja) | 1995-12-18 |
Family
ID=12285124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63029764A Expired - Lifetime JPH07118539B2 (ja) | 1988-02-10 | 1988-02-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07118539B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5316956A (en) * | 1992-02-07 | 1994-05-31 | Sumitomo Electric Industries, Ltd. | Method for manufacturing semiconductor light-receiving elements |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017126610A (ja) | 2016-01-12 | 2017-07-20 | トヨタ自動車株式会社 | スイッチング素子 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5893376A (ja) * | 1981-11-30 | 1983-06-03 | Fujitsu Ltd | 半導体装置 |
-
1988
- 1988-02-10 JP JP63029764A patent/JPH07118539B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5893376A (ja) * | 1981-11-30 | 1983-06-03 | Fujitsu Ltd | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5316956A (en) * | 1992-02-07 | 1994-05-31 | Sumitomo Electric Industries, Ltd. | Method for manufacturing semiconductor light-receiving elements |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07118539B2 (ja) | 1995-12-18 |
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