JP2001085674A - 電子部材とその製造方法 - Google Patents
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Classifications
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
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-
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- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/2003—Nitride compounds
Abstract
(57)【要約】
【課題】 高電圧マイクロ波電界効果トランジスタ（Ｆ
ＥＴ）とその製造方法が提供される。 【解決手段】 ＦＥＴ１０は、圧縮ひずみをかけられた
ＧａＩｎＰによって形成されるチャネル層１８を含
む。引張ひずみをかけられた（ＡｌＧａ）ＩｎＰによっ
て形成されるキャリア閉込め層１６，２０が、チャネル
層１８の上部２０と下部１６の両方に形成されて、チャ
ネル層１８にキャリアを閉じ込め、高い降伏電圧を与え
る。
ＥＴ）とその製造方法が提供される。 【解決手段】 ＦＥＴ１０は、圧縮ひずみをかけられた
ＧａＩｎＰによって形成されるチャネル層１８を含
む。引張ひずみをかけられた（ＡｌＧａ）ＩｎＰによっ
て形成されるキャリア閉込め層１６，２０が、チャネル
層１８の上部２０と下部１６の両方に形成されて、チャ
ネル層１８にキャリアを閉じ込め、高い降伏電圧を与え
る。
Description
【０００１】
【産業上の利用分野】本発明は、一般に、ヘテロ構造素
子とその製造方法に関し、さらに詳しくは高い降伏電圧
と高い移動度を有するヘテロ構造電界効果トランジスタ
（ＦＥＴ）とその製造方法に関する。
子とその製造方法に関し、さらに詳しくは高い降伏電圧
と高い移動度を有するヘテロ構造電界効果トランジスタ
（ＦＥＴ）とその製造方法に関する。
【０００２】
【従来の技術】マイクロ波電力増幅器など、高い効率を
得るために高い降伏電圧を必要とする高周波電子用途
は、数多く存在する。ガリウム・ひ素（ＧａＡｓ）電界
効果トランジスタは、電力増幅器に通常使用されてお
り、一般には３０ボルト未満の降伏電圧を示す。マイク
ロ波周波数での動作を維持すると同時に、より高い電圧
を得るには、ＧａＡｓを用いて得られるよりも高い降伏
電圧を維持できる代替材料を使用することが望ましい。
炭化シリコン（ＳｉＣ）または窒化ひ素アルミニウム
（ＡｌＧａＮ）などの高い電界強度材料を用いることに
より、なんらかの成功は収めてきた。しかしながら、こ
れらの材料を用いて作られる素子は、経済的に製造する
ことができない。ＳｉＣもＡｌＧａＮも、大きな直径の
ウエハとしては容易に製造できない。基板が高価で、加
工が難しく、その結果、これらの材料を用いて作られる
素子は高価になる。
得るために高い降伏電圧を必要とする高周波電子用途
は、数多く存在する。ガリウム・ひ素（ＧａＡｓ）電界
効果トランジスタは、電力増幅器に通常使用されてお
り、一般には３０ボルト未満の降伏電圧を示す。マイク
ロ波周波数での動作を維持すると同時に、より高い電圧
を得るには、ＧａＡｓを用いて得られるよりも高い降伏
電圧を維持できる代替材料を使用することが望ましい。
炭化シリコン（ＳｉＣ）または窒化ひ素アルミニウム
（ＡｌＧａＮ）などの高い電界強度材料を用いることに
より、なんらかの成功は収めてきた。しかしながら、こ
れらの材料を用いて作られる素子は、経済的に製造する
ことができない。ＳｉＣもＡｌＧａＮも、大きな直径の
ウエハとしては容易に製造できない。基板が高価で、加
工が難しく、その結果、これらの材料を用いて作られる
素子は高価になる。
【０００３】
【発明が解決しようとする課題】したがって、マイクロ
波周波数で使用でき、高い降伏電圧を示し、高い移動度
を有し、高温で動作でき、低いコストで製造できるトラ
ンジスタに対する必要性が存在する。
波周波数で使用でき、高い降伏電圧を示し、高い移動度
を有し、高温で動作でき、低いコストで製造できるトラ
ンジスタに対する必要性が存在する。
【０００４】
【実施例】商業的に実現可能な高電圧のマイクロ波トラ
ンジスタの製造では、高い禁制帯幅と高い移動度を有
し、大きな径のウエハ上で加工できる材料を必要とす
る。比較として挙げると、ＧａＡｓは、低電圧マイクロ
波トランジスタを製造するのに用いられて成功してきて
おり、１．４電子ボルト（ｅＶ）の禁制帯幅と、約８５
００平方センチメートル／ボルト秒（ｃｍ2／Ｖｓ）と
を有する。このような素子を製造するためのＧａＡｓ基
板は、最高１５ｃｍの直径のものまで利用可能である。
あいにく、わずか１．４ｅＶの禁制帯幅では、降伏電圧
は約３０ボルト未満に抑えられる。窒化ガリウム（Ｇａ
Ｎ）などの他の材料は、３．３９ｅＶの禁制帯幅を有
し、３０ボルトを超える降伏電圧を維持する。しかしな
がら、ＧａＮは、わずか約９００ｃｍ2／Ｖｓの移動度
しかなく、サファイア基板またはＳｉＣ基板上でのみ素
子を製造できる。このような基板は極めて高価であり、
小さな直径のものしか得られない。
ンジスタの製造では、高い禁制帯幅と高い移動度を有
し、大きな径のウエハ上で加工できる材料を必要とす
る。比較として挙げると、ＧａＡｓは、低電圧マイクロ
波トランジスタを製造するのに用いられて成功してきて
おり、１．４電子ボルト（ｅＶ）の禁制帯幅と、約８５
００平方センチメートル／ボルト秒（ｃｍ2／Ｖｓ）と
を有する。このような素子を製造するためのＧａＡｓ基
板は、最高１５ｃｍの直径のものまで利用可能である。
あいにく、わずか１．４ｅＶの禁制帯幅では、降伏電圧
は約３０ボルト未満に抑えられる。窒化ガリウム（Ｇａ
Ｎ）などの他の材料は、３．３９ｅＶの禁制帯幅を有
し、３０ボルトを超える降伏電圧を維持する。しかしな
がら、ＧａＮは、わずか約９００ｃｍ2／Ｖｓの移動度
しかなく、サファイア基板またはＳｉＣ基板上でのみ素
子を製造できる。このような基板は極めて高価であり、
小さな直径のものしか得られない。
【０００５】本発明により、ヘテロ構造の電界効果トラ
ンジスタなどの高電圧マイクロ波電子部材は、ある一定
のひずみ補償（strain compensated）ＩＩＩ-Ｖ材料を
用いることにより、経済的に実現できる。本発明の好適
な実施例により成功を収める高電圧マイクロ波トランジ
スタは、ひずみ補償リン化アルミニウム・ガリウム・イ
ンジウム（（ＡｌＧａ）ＩｎＰ）と、ひずみ補償リン化
ガリウム・インジウム（ＧａＩｎＰ）を用いて、実現で
きる。
ンジスタなどの高電圧マイクロ波電子部材は、ある一定
のひずみ補償（strain compensated）ＩＩＩ-Ｖ材料を
用いることにより、経済的に実現できる。本発明の好適
な実施例により成功を収める高電圧マイクロ波トランジ
スタは、ひずみ補償リン化アルミニウム・ガリウム・イ
ンジウム（（ＡｌＧａ）ＩｎＰ）と、ひずみ補償リン化
ガリウム・インジウム（ＧａＩｎＰ）を用いて、実現で
きる。
【０００６】本発明の種々の側面および実施例は、図１
と次の説明を参照することにより、理解できよう。唯一
の図面は、簡略化断面図により、本発明の一実施例によ
る１つの電界効果トランジスタ１０を概略的に示す。好
適な実施例により、マイクロ波トランジスタ１０は、半
絶縁基板１２の上に作られる。半絶縁基板は、単結晶Ｇ
ａＡｓ基板であることが望ましい。当業者が認めるよう
に、このようなトランジスタは複数同時に、１個の基板
上で作成することができる。しかしながら、本発明の図
解においては、１個の素子のみの製造について示す。
と次の説明を参照することにより、理解できよう。唯一
の図面は、簡略化断面図により、本発明の一実施例によ
る１つの電界効果トランジスタ１０を概略的に示す。好
適な実施例により、マイクロ波トランジスタ１０は、半
絶縁基板１２の上に作られる。半絶縁基板は、単結晶Ｇ
ａＡｓ基板であることが望ましい。当業者が認めるよう
に、このようなトランジスタは複数同時に、１個の基板
上で作成することができる。しかしながら、本発明の図
解においては、１個の素子のみの製造について示す。
【０００７】この素子は、幾つかのエピタキシャル層の
連続的成長または堆積によって、半絶縁基板１２の上に
作られる。これらの層は、分子線エピタキシ（ＭＢ
Ｅ），有機金属気相成長法（ＭＯＣＶＤ），またはその
他の適切な機構により、成長または堆積できる。これら
の工程、ならびにこれらの工程を実施するのに必要な付
随する洗浄その他の準備段階は周知のものであり、ここ
では詳しく記述しない。堆積は通常、反応物質の適切な
変化により、単一リアクタ内で順次行われて、所要の層
を生じる。
連続的成長または堆積によって、半絶縁基板１２の上に
作られる。これらの層は、分子線エピタキシ（ＭＢ
Ｅ），有機金属気相成長法（ＭＯＣＶＤ），またはその
他の適切な機構により、成長または堆積できる。これら
の工程、ならびにこれらの工程を実施するのに必要な付
随する洗浄その他の準備段階は周知のものであり、ここ
では詳しく記述しない。堆積は通常、反応物質の適切な
変化により、単一リアクタ内で順次行われて、所要の層
を生じる。
【０００８】半絶縁基板は、格子整合バッファ層１４を
上に堆積させることにより、能動素子領域の堆積を行う
ように調整される。バッファ層は一つの表面を設け、そ
の上に高品質の結晶層を後で成長させることができる。
本発明の一実施例によるバッファ層は、１００から２０
０ナノメータ（ｎｍ）レンジの厚さを有するリン化イン
ジウム・ガリウム（ＩｎＧａＰ）層である。この層の厚
さは重要ではない。１００から２００ｎｍレンジであれ
ば、有効なバッファ層を提供することが判明している。
本発明の更なる実施例により、バッファ層は、ＡｌＡｓ
／ＧａＡｓ超格子とすることができる。このような超格
子では、ヒ化アルミニウム（ＡｌＡｓ）層とＧａＡｓ層
とが交互にくる。各層の厚さは約２５ｎｍであり、超格
子バッファ層全体の厚さは、２５から５０ｎｍのレンジ
である。いずれかの実施例により形成されるバッファ層
１４も半絶縁性であり、そのため、半絶縁基板の一部を
成す。
上に堆積させることにより、能動素子領域の堆積を行う
ように調整される。バッファ層は一つの表面を設け、そ
の上に高品質の結晶層を後で成長させることができる。
本発明の一実施例によるバッファ層は、１００から２０
０ナノメータ（ｎｍ）レンジの厚さを有するリン化イン
ジウム・ガリウム（ＩｎＧａＰ）層である。この層の厚
さは重要ではない。１００から２００ｎｍレンジであれ
ば、有効なバッファ層を提供することが判明している。
本発明の更なる実施例により、バッファ層は、ＡｌＡｓ
／ＧａＡｓ超格子とすることができる。このような超格
子では、ヒ化アルミニウム（ＡｌＡｓ）層とＧａＡｓ層
とが交互にくる。各層の厚さは約２５ｎｍであり、超格
子バッファ層全体の厚さは、２５から５０ｎｍのレンジ
である。いずれかの実施例により形成されるバッファ層
１４も半絶縁性であり、そのため、半絶縁基板の一部を
成す。
【０００９】バッファ層の形成後、１６，１８，２０の
３つの層が順次堆積される。これらの層はそれぞれ、広
い禁制帯幅のＩＩＩ-Ｖ材料によって構成されるのが適
する。好適な実施例により、層１６と２０は（ＡｌＧ
ａ）ＩｎＰであり、層１８はＧａＩｎＰである。完成し
た素子では、ＧａＩｎＰ層１８はＦＥＴの導電チャネル
を形成する。（ＡｌＧａ）ＩｎＰ層は、導電キャリアを
チャネル層に封じ込める働きをする。電子の移動度がよ
り高いので、これらの素子は通常、Ｎ形素子として作ら
れ、本発明ではこれ以後、Ｎ形実施例について説明す
る。Ｐ形素子も、ドーパントの適切な変化を用いること
により、同様のやり方で製造できる。そのため、Ｎ形Ｆ
ＥＴの場合、層１６と２０は、チャネル層１８の電子閉
込めを設ける。
３つの層が順次堆積される。これらの層はそれぞれ、広
い禁制帯幅のＩＩＩ-Ｖ材料によって構成されるのが適
する。好適な実施例により、層１６と２０は（ＡｌＧ
ａ）ＩｎＰであり、層１８はＧａＩｎＰである。完成し
た素子では、ＧａＩｎＰ層１８はＦＥＴの導電チャネル
を形成する。（ＡｌＧａ）ＩｎＰ層は、導電キャリアを
チャネル層に封じ込める働きをする。電子の移動度がよ
り高いので、これらの素子は通常、Ｎ形素子として作ら
れ、本発明ではこれ以後、Ｎ形実施例について説明す
る。Ｐ形素子も、ドーパントの適切な変化を用いること
により、同様のやり方で製造できる。そのため、Ｎ形Ｆ
ＥＴの場合、層１６と２０は、チャネル層１８の電子閉
込めを設ける。
【００１０】本発明の好適な実施例により、チャネル層
１８は、圧縮ひずみをかけられた（compressive strain
ed）（ＧａＩｎＰによって形成され、チャネル・キャリ
ア閉込め層２０は、引張ひずみをかけられた（tensile
strained）（ＡｌＧａ）ＩｎＰによって形成される。本
発明の特に好適な実施例では、チャネル・キャリア閉込
め層１６はまた、引張ひずみをかけられた（ＡｌＧａ）
ＩｎＰから形成される。
１８は、圧縮ひずみをかけられた（compressive strain
ed）（ＧａＩｎＰによって形成され、チャネル・キャリ
ア閉込め層２０は、引張ひずみをかけられた（tensile
strained）（ＡｌＧａ）ＩｎＰによって形成される。本
発明の特に好適な実施例では、チャネル・キャリア閉込
め層１６はまた、引張ひずみをかけられた（ＡｌＧａ）
ＩｎＰから形成される。
【００１１】本発明による一つの目的は、高い降伏電圧
が可能な高周波素子を設けることである。意図的にドー
ピングしたのではないＧａＩｎＰは、約３０００ｃｍ2
／Ｖｓの室温電子移動度を有する。このような高い電子
移動度は、マイクロ波レンジで電界効果素子を作り出す
ことができる。また、意図的にドーピングしたのではな
いＧａＩｎＰは、約１．９１ｅＶの禁制帯幅を有する。
チャネル層１８内で、ＧａＩｎＰに圧縮ひずみをかける
ことにより、また層２０、好適には層１６において、
（ＡｌＧａ）ＩｎＰに引張ひずみをかけることにより、
０．２ｅＶレンジでの伝導帯オフセットが達成できる。
加えて、（ＡｌＧａ）ＩｎＰは、１．９から２．３ｅＶ
の禁制帯幅レンジを有する。ひずみがかけられた層内の
高い禁制帯幅によって、電界強度が高くなり、そのた
め、高い降伏電圧が得られる。また、引張ひずみをかけ
られた（ＡｌＧａ）ＩｎＰ層２０の高い禁制帯幅は、高
いショットキー障壁を設けて、層２０の表面上に、効果
的なゲート電極を形成できるようにする。
が可能な高周波素子を設けることである。意図的にドー
ピングしたのではないＧａＩｎＰは、約３０００ｃｍ2
／Ｖｓの室温電子移動度を有する。このような高い電子
移動度は、マイクロ波レンジで電界効果素子を作り出す
ことができる。また、意図的にドーピングしたのではな
いＧａＩｎＰは、約１．９１ｅＶの禁制帯幅を有する。
チャネル層１８内で、ＧａＩｎＰに圧縮ひずみをかける
ことにより、また層２０、好適には層１６において、
（ＡｌＧａ）ＩｎＰに引張ひずみをかけることにより、
０．２ｅＶレンジでの伝導帯オフセットが達成できる。
加えて、（ＡｌＧａ）ＩｎＰは、１．９から２．３ｅＶ
の禁制帯幅レンジを有する。ひずみがかけられた層内の
高い禁制帯幅によって、電界強度が高くなり、そのた
め、高い降伏電圧が得られる。また、引張ひずみをかけ
られた（ＡｌＧａ）ＩｎＰ層２０の高い禁制帯幅は、高
いショットキー障壁を設けて、層２０の表面上に、効果
的なゲート電極を形成できるようにする。
【００１２】ＧａＩｎＰチャネル領域１８は、堆積工程
中、格子整合されたＩｎＧａＰに関して、インジウム
（Ｉｎ）材料を多く含有させることにより、圧縮ひずみ
をかけられた層として堆積できる。インジウムに富む層
は、４９パーセント以上のリン化インジウムのモル分率
を有する。ＧａＩｎＰ層の組成はより正確には、Ｇａz
Ｉｎ1-zＰとして表示できる。格子整合状態では、ｚ＝
０．５１である。ｚが０．５１以下に減少するにつれ、
格子が圧縮ひずみをかけられた状態になる。本発明の好
適な実施例により、ＧａＩｎＰ層は、約０．３０から約
０．５１のレンジで、ｚにより堆積される。例として、
ｚは約０．４０である。本発明の好適な実施例により、
層２０、およびオプションとして層１６を形成するにあ
たり、（ＡｌＧａ）ＩｎＰ層が、引張ひずみをかけられ
た状態で堆積される。（ＡｌＧａ）ＩｎＰ層の組成はよ
り正確には、（ＡｌxＧａ1-x）yＩｎ1-yＰによって表さ
れる。格子整合状態では、ｘ＝０．５およびｙ＝０．５
１である。組成内でアルミニウム（ＡｌＧａ）が増加す
るにつれ、層は引張ひずみがかけられ、禁制帯幅が増加
する。本発明の好適な実施例により、ｘは約０．３のレ
ンジ内の値に減少し、ｙは約０．５１を超える値へと増
加する。（ＡｌＧａ）ＩｎＰ層の堆積中、ｙは約０．６
０のレンジ内の値に調整されるのが望ましい。
中、格子整合されたＩｎＧａＰに関して、インジウム
（Ｉｎ）材料を多く含有させることにより、圧縮ひずみ
をかけられた層として堆積できる。インジウムに富む層
は、４９パーセント以上のリン化インジウムのモル分率
を有する。ＧａＩｎＰ層の組成はより正確には、Ｇａz
Ｉｎ1-zＰとして表示できる。格子整合状態では、ｚ＝
０．５１である。ｚが０．５１以下に減少するにつれ、
格子が圧縮ひずみをかけられた状態になる。本発明の好
適な実施例により、ＧａＩｎＰ層は、約０．３０から約
０．５１のレンジで、ｚにより堆積される。例として、
ｚは約０．４０である。本発明の好適な実施例により、
層２０、およびオプションとして層１６を形成するにあ
たり、（ＡｌＧａ）ＩｎＰ層が、引張ひずみをかけられ
た状態で堆積される。（ＡｌＧａ）ＩｎＰ層の組成はよ
り正確には、（ＡｌxＧａ1-x）yＩｎ1-yＰによって表さ
れる。格子整合状態では、ｘ＝０．５およびｙ＝０．５
１である。組成内でアルミニウム（ＡｌＧａ）が増加す
るにつれ、層は引張ひずみがかけられ、禁制帯幅が増加
する。本発明の好適な実施例により、ｘは約０．３のレ
ンジ内の値に減少し、ｙは約０．５１を超える値へと増
加する。（ＡｌＧａ）ＩｎＰ層の堆積中、ｙは約０．６
０のレンジ内の値に調整されるのが望ましい。
【００１３】チャネル層１８に圧縮ひずみをかけ、導体
閉込め層２０（好適には導体閉込め層１６も）に引張ひ
ずみをかけると、伝導帯オフセットが生じ、これが、チ
ャネル層内に、大半のキャリア（Ｎ形ＦＥＴの電子）を
効果的に閉じ込める。エネルギー空間で見ると、伝導帯
オブセットは井戸を生じ、この中で、閉込め層１６と２
０の間に、大半のキャリアが封じ込められる。
閉込め層２０（好適には導体閉込め層１６も）に引張ひ
ずみをかけると、伝導帯オフセットが生じ、これが、チ
ャネル層内に、大半のキャリア（Ｎ形ＦＥＴの電子）を
効果的に閉じ込める。エネルギー空間で見ると、伝導帯
オブセットは井戸を生じ、この中で、閉込め層１６と２
０の間に、大半のキャリアが封じ込められる。
【００１４】引張ひずみがかけられた層の場合、結果と
して生じる格子は、ホスト格子より小さい。すなわち、
好適な実施例では、ガリウム・アルミニウム（ＡｌＧ
ａ）を多く含む（ＡｌＧａ）ＩｎＰ格子は、格子整合さ
れた（ＡｌＧａ）ＩｎＰよりも小さい。層のＡｌＧａが
多く含まれるにつれ、引き起こされるひずみが多くな
り、層内の高い結晶性を維持するためには、層を薄くす
る必要がある。ガリウム・アルミニウムに富む材料は、
リン化アルミニウム・ガリウムのモル分率が５１パーセ
ントを超える。所与の濃度のＡｌＧａについては、許容
できる最大厚さは、隣接する層が圧縮される場合には拡
張できる。このため、２つの引張層の間に圧縮層を並置
することにより、各層の厚さを増すことができる。層の
厚さを増すことにより、移動度，しきい電圧などの多く
の素子パラメータに、より柔軟性を与えることになり、
一部の設計では、チャネル層の厚さが増えると、素子の
電流容量が向上する可能性がある。
して生じる格子は、ホスト格子より小さい。すなわち、
好適な実施例では、ガリウム・アルミニウム（ＡｌＧ
ａ）を多く含む（ＡｌＧａ）ＩｎＰ格子は、格子整合さ
れた（ＡｌＧａ）ＩｎＰよりも小さい。層のＡｌＧａが
多く含まれるにつれ、引き起こされるひずみが多くな
り、層内の高い結晶性を維持するためには、層を薄くす
る必要がある。ガリウム・アルミニウムに富む材料は、
リン化アルミニウム・ガリウムのモル分率が５１パーセ
ントを超える。所与の濃度のＡｌＧａについては、許容
できる最大厚さは、隣接する層が圧縮される場合には拡
張できる。このため、２つの引張層の間に圧縮層を並置
することにより、各層の厚さを増すことができる。層の
厚さを増すことにより、移動度，しきい電圧などの多く
の素子パラメータに、より柔軟性を与えることになり、
一部の設計では、チャネル層の厚さが増えると、素子の
電流容量が向上する可能性がある。
【００１５】好適な実施例では、素子１０は更に、格子
整合されたＧａＩｎＰ層２２を含む。この層は、内部に
空乏領域が広がり、臨界電界を低下させることができる
層を設けることによって、素子の降伏電圧を改善する。
整合されたＧａＩｎＰ層２２を含む。この層は、内部に
空乏領域が広がり、臨界電界を低下させることができる
層を設けることによって、素子の降伏電圧を改善する。
【００１６】好適な実施例では、本発明によるヘテロ構
造トランジスタ１０は更に、ハイ・ドープＧａＡｓ層２
４を含む。この層は究極的には、良好な接点、好適には
オーム接点をソース電極２６およびドレイン電極２８に
それぞれ提供するのに用いられる。
造トランジスタ１０は更に、ハイ・ドープＧａＡｓ層２
４を含む。この層は究極的には、良好な接点、好適には
オーム接点をソース電極２６およびドレイン電極２８に
それぞれ提供するのに用いられる。
【００１７】層１４，１６，１８，２０，２２，２４
は、反応物質に適切な変化を起こすことによって、成長
リアクタ内に順次堆積されて、種々の層を堆積すること
が望ましい。好適な実施例では、層１６は、約２０ｎｍ
レンジの厚さを有し、チャネル層１８は約１５nmレンジ
の厚さを有し、層２０は約２０ｎｍレンジの厚さを有
し、層２２は約１０ｎｍレンジの厚さを有し、ＧａＡｓ
層２４は約３０ｎｍレンジの厚さを有する。層の堆積
中、ドーパントが提供されて、チャネル領域にキャリア
を供給する。本発明の一実施例により、所要のトーピン
グが、破線３０で示されるデルタ・ドーピング・シート
（delta doping sheet）を設けることにより、堆積プロ
セス中に提供される。また、チャネルのドーパントは、
破線３２で示される層２０内のデルタ・ドーピング・シ
ートとして提供されることができる。また本発明の別の
実施例では、デルタ・ドーピングは、層１６と層２０の
両方において提供することができる。デルタ・ドーピン
グ・シートは、高濃度のドーパントから成る薄い層で構
成されるのがふさわしく（このため、デルタという名称
はディラックのデルタ関数からとられた）、この層はチ
ャネル層１８と、閉込め層１６または２０のいずれか１
つの間の約３から５ｎｍのインタフェース内に配置され
る。デルタ・ドーピング層は、Ｎ形ドーパントとして、
シリコン元素またはテラリウム元素の層、またはＰ形ド
ーパントとして、炭素またはベリリウムの層によって構
成される場合がある。本発明の更に別の実施例により、
チャネル・ドーピングは、チャネル層１８を直接ドーピ
ングすることにより提供することができる。この実施例
により、チャネル層は、約１０17から５×１０18ｃｍ-3
の濃度までドーピングされることが望ましい。
は、反応物質に適切な変化を起こすことによって、成長
リアクタ内に順次堆積されて、種々の層を堆積すること
が望ましい。好適な実施例では、層１６は、約２０ｎｍ
レンジの厚さを有し、チャネル層１８は約１５nmレンジ
の厚さを有し、層２０は約２０ｎｍレンジの厚さを有
し、層２２は約１０ｎｍレンジの厚さを有し、ＧａＡｓ
層２４は約３０ｎｍレンジの厚さを有する。層の堆積
中、ドーパントが提供されて、チャネル領域にキャリア
を供給する。本発明の一実施例により、所要のトーピン
グが、破線３０で示されるデルタ・ドーピング・シート
（delta doping sheet）を設けることにより、堆積プロ
セス中に提供される。また、チャネルのドーパントは、
破線３２で示される層２０内のデルタ・ドーピング・シ
ートとして提供されることができる。また本発明の別の
実施例では、デルタ・ドーピングは、層１６と層２０の
両方において提供することができる。デルタ・ドーピン
グ・シートは、高濃度のドーパントから成る薄い層で構
成されるのがふさわしく（このため、デルタという名称
はディラックのデルタ関数からとられた）、この層はチ
ャネル層１８と、閉込め層１６または２０のいずれか１
つの間の約３から５ｎｍのインタフェース内に配置され
る。デルタ・ドーピング層は、Ｎ形ドーパントとして、
シリコン元素またはテラリウム元素の層、またはＰ形ド
ーパントとして、炭素またはベリリウムの層によって構
成される場合がある。本発明の更に別の実施例により、
チャネル・ドーピングは、チャネル層１８を直接ドーピ
ングすることにより提供することができる。この実施例
により、チャネル層は、約１０17から５×１０18ｃｍ-3
の濃度までドーピングされることが望ましい。
【００１８】層２４の堆積後、素子１０の加工は、フォ
ト・リソグラフィーにより最初に層２４を、ついで層２
２をパターン形成し、エッチングする段階へと続く。フ
ォト・リソグラフィーによるパターン形成とエッチング
は、従来の方法で実施できる。層２４がパターン形成さ
れて、ソース接点領域とドレイン接点領域とを形成す
る。層２２がパターン形成されて、ＦＥＴのチャネル領
域を確定する。ショットキー障壁ゲート３４は、適切な
金属を堆積し、パターン形成することにより形成され
る。（ＡｌＧａ）ＩｎＰ上のショットキー障壁ゲートに
適切な金属は、チタン・プラチナ金（ＴｉＰｔＡｕ），
けい化タングステン（ＷＳｉ），および窒化チタン・タ
ングステン（ＴｉＷＮ）を含む。同様のやり方で、ソー
ス電極２６とドレイン電極２８は、ＧａＡｓ材料に対し
て、接点、好適にはオーム接点を形成する金属を堆積し
パターン形成することによって、層２４の残りの部分の
上に形成される。このような接点電極に好適な金属は、
ニッケル・ゲルマニウム金（ＮｉＧｅＡｕ）である。
ト・リソグラフィーにより最初に層２４を、ついで層２
２をパターン形成し、エッチングする段階へと続く。フ
ォト・リソグラフィーによるパターン形成とエッチング
は、従来の方法で実施できる。層２４がパターン形成さ
れて、ソース接点領域とドレイン接点領域とを形成す
る。層２２がパターン形成されて、ＦＥＴのチャネル領
域を確定する。ショットキー障壁ゲート３４は、適切な
金属を堆積し、パターン形成することにより形成され
る。（ＡｌＧａ）ＩｎＰ上のショットキー障壁ゲートに
適切な金属は、チタン・プラチナ金（ＴｉＰｔＡｕ），
けい化タングステン（ＷＳｉ），および窒化チタン・タ
ングステン（ＴｉＷＮ）を含む。同様のやり方で、ソー
ス電極２６とドレイン電極２８は、ＧａＡｓ材料に対し
て、接点、好適にはオーム接点を形成する金属を堆積し
パターン形成することによって、層２４の残りの部分の
上に形成される。このような接点電極に好適な金属は、
ニッケル・ゲルマニウム金（ＮｉＧｅＡｕ）である。
【００１９】このため、本発明により、上記に掲げた必
要性を十分に満足する高電圧高周波トランジスタが提供
されることが明らかである。この素子は、従来の加工技
術を用いて、安価な基板上に製造できる。具体的な実施
例を参照して、ヘテロ構造素子とその製造方法について
説明してきたが、本発明をこれらの実施例に限定するこ
とを意図するものではない。例えば、当業者は、種々の
層の厚さを、種々の素子の必要条件に対応するように変
更できることを認識しよう。したがって、本発明の真正
の意図および範囲に属するすべてのバリエーションと変
形は、添付請求の範囲に含めることを意図する。
要性を十分に満足する高電圧高周波トランジスタが提供
されることが明らかである。この素子は、従来の加工技
術を用いて、安価な基板上に製造できる。具体的な実施
例を参照して、ヘテロ構造素子とその製造方法について
説明してきたが、本発明をこれらの実施例に限定するこ
とを意図するものではない。例えば、当業者は、種々の
層の厚さを、種々の素子の必要条件に対応するように変
更できることを認識しよう。したがって、本発明の真正
の意図および範囲に属するすべてのバリエーションと変
形は、添付請求の範囲に含めることを意図する。
【図１】本発明の一実施例によるヘテロ構造ＦＥＴの断
面図である。
面図である。
１０ 電界効果トランジスタ １２ 半絶縁基板 １４ 格子整合バッファ層 １６，２０ キャリア閉込め層 １８ チャネル層 ２２ 格子整合されたＧａＩｎＰ層 ２４ ハイ・ドープＧａＡｓ層 ２６ ソース電極 ２８ ドレイン電極 ３０，３２ デルタ・ドーピング・シート ３４ ショットキー障壁ゲート
Claims (5)
- 【請求項１】 電子部材（１０）であって：基板（１
２）；前記基板に載置されるＩＩＩ-Ｖ材料の第１チャ
ネル閉込め層；前記第１チャネル閉込め層に載置される
ＩＩＩ-Ｖ材料の第２チャネル層（１８）；前記第２チ
ャネル層に載置されるＩＩＩ-Ｖ材料の第３ひずみ補償
層（２０）；前記第３ひずみ補償層と電気的に結合され
るソース電極およびドレイン電極（２６，２８）；およ
び前記第３ひずみ補償層に載置され、前記ソース電極と
前記ドレイン電極との間に配置されるゲート電極（３
４）；によって構成されることを特徴とする部材。 - 【請求項２】 前記第１チャネル閉込め層は、（ＡｌＧ
ａ）ＩｎＰによって構成されることを特徴とする、請求
項１記載の電子部材。 - 【請求項３】 ヘテロ構造素子（１０）を製造する方法
であって：基板を設ける段階（１２）；前記基板に載置
される（ＡｌＧａ）ＩｎＰの第１層（１６）を堆積する
段階；前記第１層に載置される、圧縮ひずみをかけられ
たＧａＩｎＰの第２層を堆積し、その間に第１インタフ
ェースを形成する段階；および前記第２層に載置され
る、引張ひずみをかけられた（ＡｌＧａ）ＩｎＰの第３
層（２０）を堆積し、その間に第２インタフェースを形
成する段階；によって構成されることを特徴とする方
法。 - 【請求項４】 第１層と第３層とを堆積する段階は、Ａ
ｌＧａに富む（ＡｌＧａ）ＩｎＰ層を堆積する段階によ
って構成されることを特徴とする、請求項３記載の方
法。 - 【請求項５】 ヘテロ構造素子（１０）を製造する方法
であって：半絶縁基板（１２）を設ける段階；前記半絶
縁基板に載置される広い禁制帯幅のＩＩＩ-Ｖ材料によ
って形成される第１キャリア閉込め層（１６）を堆積す
る段階；前記第１キャリア閉込め層に載置される広い禁
制帯幅のＩＩＩ-Ｖ材料のチャネル層（１８）を堆積す
る段階；および前記チャネル層に載置される広い禁制帯
幅のＩＩＩ-Ｖ材料によって形成される第２キャリア閉
込め層（２０）を堆積する段階；によって構成されるこ
とを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US389638 | 1982-06-18 | ||
| US09/389,638 US6342411B1 (en) | 1999-09-03 | 1999-09-03 | Electronic component and method for manufacture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001085674A true JP2001085674A (ja) | 2001-03-30 |
Family
ID=23539087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000248414A Pending JP2001085674A (ja) | 1999-09-03 | 2000-08-18 | 電子部材とその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6342411B1 (ja) |
| JP (1) | JP2001085674A (ja) |
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| JP2005512327A (ja) * | 2001-12-03 | 2005-04-28 | クリー インコーポレイテッド | へテロ接合トランジスタ及びその製造方法 |
| WO2023058147A1 (ja) * | 2021-10-06 | 2023-04-13 | 日本電信電話株式会社 | 半導体装置 |
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| US7112830B2 (en) * | 2002-11-25 | 2006-09-26 | Apa Enterprises, Inc. | Super lattice modification of overlying transistor |
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1999
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2000
- 2000-08-18 JP JP2000248414A patent/JP2001085674A/ja active Pending
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|---|---|
| US6342411B1 (en) | 2002-01-29 |
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