JP2007103425A - 化合物半導体からなる電界効果トランジスタ - Google Patents

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Abstract

【課題】アウターリセス部表面の状態によるチャネル領域に与える影響を最小限に抑えるダブルリセス構造を有する電界効果トランジスタを提供する。
【解決手段】ダブルリセス構造を有する電界効果トランジスタにおいて、アウターリセス部表面のオーミックコンタクト層を厚くして、当該オーミックコンタクト層を完全に空乏化させる。
【選択図】図１

Description

この発明は、化合物半導体からなる電界効果トランジスタ、特にダブルリセス構造を有する電界効果トランジスタに関するものである。
電界効果トランジスタ（ＦＥＴ）においては、耐圧向上を目的にダブルリセス構造が広く用いられている。ダブルリセス構造とは、ゲート電極の周囲に二段のリセスを形成した構造のことであり、外側のリセスはアウターリセス部、内側のリセスはインナーリセス部と呼ばれる。
一般的なダブルリセス構造の化合物半導体ＦＥＴは、半絶縁性のGaAs基板上に、それぞれエピタキシャル層であるアンドープAlGaAsバッファ層、InGaAsチャネル層、アンドープAlGaAsスペーサ層、SiドープAlGaAsキャリア供給層、アンドープAlGaAsショットキーコンタクト層、SiドープGaAsオーミックコンタクト層を順次積層した構造を有している。アウターリセス部はSiドープGaAsオーミックコンタクト層を、インナーリセス部はアウターリセス部内に露出したアンドープAlGaAsショットキーコンタクト層の表面をそれぞれエッチング除去して形成されている。さらに、オーミック電極をSiドープGaAsオーミックコンタクト層に、ゲート電極をインナーリセス部内のアンドープAlGaAsショットキーコンタクト層上にそれぞれ有している。
このようなダブルリセス構造を有するＦＥＴでは、電圧印加時におけるチャネル層内の電解強度が低減するので、トランジスタの耐圧向上が期待できる。ダブルリセス構造の化合物半導体ＦＥＴの他の例として、以下の文献に記載されたような例もある。
特開平９−４５８９４号公報 特開平１１−２１４６７６号公報 特開２００４−１９３２７３号公報
しかしながら、ダブルリセス構造の化合物半導体ＦＥＴは、トランジスタ特性がアウターリセス部の表面状態に大きく左右されるため、トランジスタ特性が不安定である。これは以下のような理由による。
即ち、ダブルリセス構造の化合物半導体ＦＥＴでは、アウターリセス部の表面は化合物半導体である。そして、一般に化合物半導体の表面には1011〜1013cm-2程度の高密度の表面準位が存在し、その表面準位密度は塵埃の付着や表面の磨耗・処理状態などによって大きく変化する。ダブルリセス構造の化合物半導体ＦＥＴにおいては、アウターリセス部の下方には空乏層が広がっており、アウターリセス部の表面準位密度が変化するとその空乏層の幅も変化する。空乏層の幅が拡大した場合、空乏層の下のチャネル層が狭窄されるので、ドレイン電流が小さくなる。逆に空乏層の幅が縮小すると、チャネル層は拡大するので、ドレイン電流が大きくなる。
本発明に係る電界効果トランジスタは、バッファ層と、その上のチャネル層と、その上のスペーサ層と、その上のキャリア供給層と、その上のショットキーコンタクト層と、その上の、第１及び第２オーミックコンタクト層、並びに前記第１及び第２オーミックコンタクト層に挟まれて配置されたゲート電極からなり、第１及び第２オーミックコンタクト層は、ゲート電極に近接する部分がリセス部となっており、リセス部の第１及び第２オーミックコンタクト層は、完全に空乏する厚さを有することを特徴とする。
本発明に係る電界効果トランジスタは、アウターリセス部の最上層が高濃度のオーミックコンタクト層であり、かつオーミックコンタクト層が完全に空乏するようになっている。言い換えれば、オーミックコンタクト層内に高濃度の空間電荷が形成されている。したがって、アウターリセス部のオーミックコンタクト層表面に不純物が付着するなどして表面準位密度が変化した場合でも、その表面準位密度の変化がオーミックコンタクト層内の空間電荷に吸収されてしまう。したがって、空乏層幅の変化を抑制することができ、アウターリセス部のオーミックコンタクト層表面の表面準位密度変化がチャネル領域に与える影響を最小限に抑えることができる。
以下、この発明の最良の形態を示す実施例について、図面を用いて説明する。尚、図中、各構成成分の大きさ、形状、配置関係は、この発明が理解できる程度に概略的に示してあるにすぎず、また、同一の構成要素については同一の記号を付与し、重複した説明を省略する。
図１は及び図２は、本発明の実施例１のダブルリセス構造の化合物半導体電界効果トランジスタ（ＦＥＴ）を示す平面図及び断面図である。図２は、図１を点線ＸＹで切断したときの切断面である。以下、図１及び図２を用いて本発明の実施例１について説明する。
実施例１のＦＥＴは、半絶縁性のInPまたはGaAsからなる基板11上に、それぞれ分子線エピタキシャル法により積層されたエピタキシャル層であるアンドープIn0.52Al0.48Asバッファ層（膜厚400nm）12、アンドープIn0.53Ga0.47Asチャネル層（膜厚15nm）13、アンドープIn0.52Al0.48Asスペーサ層（膜厚2nm）14、SiドープIn0.52Al0.48Asキャリア供給層（濃度1×1019cm-3、膜厚5nm）15、アンドープIn0.52Al0.48Asショットキーコンタクト層（膜厚15nm）16、SiドープIn0.53Ga0.47Asオーミックコンタクト層（濃度3×1018cm-3、膜厚20nm）17を順次積層した構造を有している。
さらに、実施例1のＦＥＴはアウターリセス部21及びインナーリセス部22を有している。アウターリセス部21はオーミックコンタクト層17の表面をエッチング除去して形成されており、ここで残存したオーミックコンタクト層17の膜厚は3nmである。また、インナーリセス部22はアウターリセス部21をさらにエッチング除去し、ショットキーコンタクト層16を露出させて形成されている。
そして、Au（膜厚10nm）、Ge（膜厚10nm）、NiAu（膜厚100nm）などからなるオーミック電極18が、アウターリセス部21を挟んでその両側のオーミックコンタクト層17上に形成されている。また、Ti（膜厚50nm）、Pt（膜厚50nm）、Au（膜厚500nm）などからなるゲート電極19がインナーリセス部22内のショットキーコンタクト層16上に形成されている。
本発明の実施例１のＦＥＴにおいては、アウターリセス部は濃度3×1018cm-3、膜厚3nm、のSiドープIn0.53Ga0.47Asオーミックコンタクト層である。特に、アウターリセス部の最上層が高濃度のオーミックコンタクト層であり、アウターリセス部が完全に空乏するようになっている。したがって、アウターリセス部表面の状態によって表面準位密度が変化した場合においても、オーミックコンタクト層内に高濃度の空間電荷が形成されているので、空乏層幅の変化を抑制することができ、よって、チャネル領域に与える影響を最小限に抑えることができる。
なお、アウターリセス部に残すオーミックコンタクト層が完全に空乏化するための膜厚は、表面ポテンシャル、ドーピング濃度、オーミックコンタクト層の誘電率を用いてポアソンの式から計算することができる。例えば、濃度1×1019cm-3のGaAsの場合、表面ポテンシャルが0.4Vのとき、表面ポテンシャルによって空乏化する膜厚は約8.3nmである。よって、これをオーミックコンタクト層とする場合は8.3nm以下の膜厚とする。
図３及び図４は、本発明の実施例２のダブルリセス構造の化合物半導体ＦＥＴを示す平面図及び断面図である。図４は、図３を点線ＸＹで切断したときの切断面である。以下、図３及び図４を用いて本発明の実施例２について説明する。
実施例２のＦＥＴは、半絶縁性のInPまたはGaAsからなる基板11上に、それぞれ分子線エピタキシャル法により積層されたエピタキシャル層であるアンドープIn0.52Al0.48Asバッファ層（膜厚400nm）12、アンドープIn0.53Ga0.47Asチャネル層（膜厚15nm）13、アンドープIn0.52Al0.48Asスペーサ層（膜厚2nm）14、SiドープIn0.52Al0.48Asキャリア供給層（濃度1×1019cm-3、膜厚5nm）15、アンドープIn0.52Al0.48Asショットキーコンタクト層（膜厚15nm）16、SiドープIn0.52Al0.48As下部オーミックコンタクト層（濃度3×1018cm-3、膜厚3nm）171、SiドープIn0.53Ga0.47As上部オーミックコンタクト層（濃度3×1018cm-3、膜厚20nm）172を順次積層した構造を有している。
さらに、実施例２のＦＥＴはアウターリセス部21及びインナーリセス部22を有している。アウターリセス部21は、上部オーミックコンタクト層172をエッチング除去し、下部オーミックコンタクト層171を露出させて形成されている。また、インナーリセス部22は、アウターリセス部21において露出した下部オーミックコンタクト層171をさらにエッチング除去し、ショットキーコンタクト層16を露出させて形成されている。
そして、Au（膜厚10nm）、Ge（膜厚10nm）、NiAu（膜厚100nm）などからなるオーミック電極18が、アウターリセス部21を挟んでその両側の上部オーミックコンタクト層172上に形成されている。また、Ti（膜厚50nm）、Pt（膜厚50nm）、Au（膜厚500nm）などからなるゲート電極19がインナーリセス部22内のショットキーコンタクト層16上に形成されている。
本発明の実施例２のＦＥＴにおいては、アウターリセス部は濃度3×1018cm-3、膜厚3nm、のSiドープIn0.52Al0.48Asオーミックコンタクト層であり、完全に空乏するようになっている。特に、アウターリセス部の最上層が高濃度のオーミックコンタクト層であり、アウターリセス部が完全に空乏するようになっている。したがって、アウターリセス部表面の状態によって表面準位密度が変化した場合においても、オーミックコンタクト層内に高濃度の空間電荷が形成されているので、空乏層幅の変化を抑制することができ、よって、チャネル領域に与える影響を最小限に抑えることができる。
次に、図５（A）及び（B）ないし図８（A）及び（B）を用いて、本発明の実施例２のダブルリセス構造の化合物半導体ＦＥＴの製造方法について説明する。それぞれの図は、本発明の実施例２の製造方法を示す平面図及び断面図であり、各図の（B）は、各図の（A）を点線ＸＹにおいて切断したときの断面図である。
まず、図５（Ａ）及び（Ｂ）に示すように、半絶縁性のInPまたはGaAsからなる基板11上に、アンドープIn0.52Al0.48Asバッファ層（膜厚400nm）12、アンドープIn0.53Ga0.47Asチャネル層（膜厚15nm）13、アンドープIn0.52Al0.48Asスペーサ層（膜厚2nm）14、SiドープIn0.52Al0.48Asキャリア供給層（濃度1×1019cm-3、膜厚5nm）15、アンドープIn0.52Al0.48Asショットキーコンタクト層（膜厚15nm）16、SiドープIn0.52Al0.48As下部オーミックコンタクト層（濃度3×1018cm-3、膜厚3nm）171、SiドープIn0.53Ga0.47As上部オーミックコンタクト層（濃度3×1018cm-3、膜厚20nm）172を順次積層する。各層はエピタキシャル層であり、積層は例えば分子線エピタキシャル法により行う。
次に、図６（Ａ）及び（Ｂ）に示すように、上部オーミックコンタクト層172上にオーミック電極18を２つ形成する。
続いて、図７（Ａ）及び（Ｂ）に示すように、２つのオーミック電極18に挟まれた部分の上部オーミックコンタクト層172の一部をエッチング除去することによって、下部オーミックコンタクト層171を露出させる。上部オーミックコンタクト層172が除去された部分がアウターリセス部21となる。このとき、下部オーミックコンタクト層171をエッチングのマーカーとする。
最後に、図８（Ｄ）及び（Ｄ）に示すように、アウターリセス部21内の下部オーミックコンタクト層171の一部をさらにエッチング除去することによって、ショットキーコンタクト層16を露出させる。下部オーミックコンタクト層171が除去された部分がインナーリセス22となる。さらに、インナーリセス部22に露出したショットキーコンタクト層16上に図示しないゲート電極を形成する。
本発明実施例２においては、上部オーミックコンタクト層と下部オーミックコンタクト層の材質が異なるので、上部オーミックコンタクト層をエッチング除去してアウターリセス部を形成するときに下部オーミックコンタクト層をマーカーにすることができ、特性を調整しやすいというメリットがある。
本発明の実施例１に係る電界効果トランジスタの平面図である。 本発明の実施例１に係る電界効果トランジスタの断面図である。 本発明の実施例２に係る電界効果トランジスタの平面図である。 本発明の実施例２に係る電界効果トランジスタの断面図である。 本発明の実施例２に係る電界効果トランジスタの製造方法を示す平面図である。 本発明の実施例２に係る電界効果トランジスタの製造方法を示す平面図である。 本発明の実施例２に係る電界効果トランジスタの製造方法を示す平面図である。 本発明の実施例２に係る電界効果トランジスタの製造方法を示す平面図である。
符号の説明
１１：基板
１２：バッファ層
１３：チャネル層
１４：スペーサ層
１５：キャリア供給層
１６：ショットキーコンタクト層
１７：オーミックコンタクト層
１８：オーミック電極
１９：ゲート電極
２１：アウターリセス部
２２：インナーリセス部

Claims (6)

  1. バッファ層と、
    前記バッファ層上のチャネル層と、
    前記チャネル層上のスペーサ層と、
    前記スペーサ層上のキャリア供給層と、
    前記キャリア供給層上のショットキーコンタクト層と、
    前記ショットキーコンタクト層上の、第１及び第２オーミックコンタクト層、並びに前記第１及び第２オーミックコンタクト層に挟まれて配置されたゲート電極からなり、
    前記第１及び第２オーミックコンタクト層は、前記ゲート電極に近接する部分がリセス部となっており、
    前記リセス部の前記第１及び第２オーミックコンタクト層は、完全に空乏する厚さを有することを特徴とする電界効果トランジスタ。
  2. 前記第１及び第２オーミックコンタクト層は、前記リセス部が他の部分よりも薄いことを特徴とする請求項１記載の電界効果トランジスタ。
  3. バッファ層と、
    前記バッファ層上のチャネル層と、
    前記チャネル層上のスペーサ層と、
    前記スペーサ層上のキャリア供給層と、
    前記キャリア供給層上のショットキーコンタクト層と、
    前記ショットキーコンタクト層上の、第１及び第２下部オーミックコンタクト層、並びに前記第１及び第２下部オーミックコンタクト層に挟まれて配置されたゲート電極と、
    前記第１下部オーミックコンタクト層上の第１上部オーミックコンタクト層及び前記第２下部オーミックコンタクト層上の第２上部オーミックコンタクト層からなり、
    前記第１及び第２上部オーミックコンタクト層は前記ゲート電極から離間して配置され、
    前記第１及び第２下部オーミックコンタクト層は、完全に空乏する厚さを有することを特徴とする電界効果トランジスタ。
  4. 前記第１及び第２下部オーミックコンタクト層は、前記第１及び第２上部オーミックコンタクト層とは異なる材質であることを特徴とする請求項３記載の電界効果トランジスタ。
  5. 半導体基板上に、バッファ層、チャネル層、スペーサ層、キャリア供給層、ショットキーコンタクト層、下部オーミックコンタクト層、上部オーミックコンタクト層を順次積層する工程であって、前記下部オーミックコンタクト層は完全に空乏する厚さを有するように形成する工程と、
    前記上部オーミックコンタクト層を一部取り除くことによって前記下部オーミックコンタクト層を露出させ、アウターリセス部を形成する工程と、
    前記アウターリセス部内の下部オーミックコンタクト層を一部取り除くことによって前記ショットキーコンタクト層を露出させ、インナーリセス部を形成する工程と、
    前記インナーリセス部に露出した前記ショットキーコンタクト層上にゲート電極を形成する工程とを有することを特徴とする電界効果トランジスタの製造方法。
  6. 前記下部オーミックコンタクト層には、前記上部オーミックコンタクト層とは異なる材質を選択することを特徴とする請求項５記載の電界効果トランジスタの製造方法。
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