JP2006005380A - ヘテロ接合電界効果トランジスタの製造方法 - Google Patents

Abstract

【課題】 マイクロ波からミリ波領域で動作する発振器やパワーアンプに用いるヘテロ接合電界効果トランジスタの製造方法に関し、高い素子耐圧を有し、かつ、動作時の直列抵抗の小さいヘテロ接合電界効果トランジスタの製造方法を提供する。
【解決手段】 ゲートリセス構造を有しているヘテロ接合電界効果トランジスタにおいて、ゲート電極端からソース、ドレイン電極端の間のヘテロ接合電界効果トランジスタの素子耐圧に大きな影響を与える目空き領域に、少なくとも２層以上の不純物濃度の異なる層で構成することでヘテロ接合電界効果トランジスタの直列抵抗を小さくしつつ、高い素子耐圧を実現したヘテロ接合電界効果トランジスタが得られる。
【選択図】 図１

Description

本発明は、ヘテロ接合を有する半導体デバイスの製造方法に関し、特にマイクロ波、ミリ波領域で動作するヘテロ接合電界効果トランジスタの製造方法に関するものである。

マイクロ波、ミリ波領域で動作する素子としてヘテロ接合電界効果トランジスタに属する高電子移動度トランジスタやドープチャンネルヘテロ接合電界効果トランジスタが用いられている。ここで、高電子移動度トランジスタの断面構造を図７に示す。

高電子移動度トランジスタの構造は、図７に示すように半絶縁性基板１０４の上面にバッファ層１０５、チャンネル層１０６、第１障壁層１０７、第２障壁層１０８、コンタクト層１０９が順番に形成されている。また、コンタクト層１０９の上面には、ソース電極１０２とドレイン電極１０３が形成され、これらのソース電極１０２とドレイン電極１０３は、コンタクト層１０９とオーミック接合されている。また、ゲート電極１０１が、コンタクト層１０９を選択リセスエッチングした後に第２障壁層１０８に形成されている。さらに、この高電子移動度トランジスタは、保護膜１１１で保護されている。ここで、ゲート電極１０１とソース電極１０２の間およびゲート電極１０１とドレイン電極１０３の間のリセス部分は、ヘテロ接合電界効果トランジスタの素子耐圧に大きな影響を与える部分として、目空き領域と呼ばれている（図７における目空き領域１１０）。当然の事ながら、目空き領域１１０はコンタクト層１０９の一部分から構成されている。

このヘテロ接合ヘテロ接合電界効果トランジスタのリセスエッチング加工形状は、図７に示すような１段リセス構造以外に、リセス部分が２段構造になっている２段リセス構造がある。図８に一例として２段リセス構造の高電子移動度トランジスタの断面構造を示す。

従来例として示した図７の１段リセス構造では、コンタクト層１０９は、ソース電極１０２およびドレイン電極１０３とオーミック接合を形成するために、高濃度にドープされたｎ型ＧａＡｓ層で形成されている。そして、上述のとおり、目空き領域１１０はコンタクト層１０９で形成されているので、目空き領域１１０も高濃度にドープされてキャリア濃度が高くなっている。このため、ゲート電極１０１とソース電極１０２の間またはゲート電極１０１とドレイン電極１０３の間に電界が印加されて目空き領域１１０に電界が集中した場合、目空き領域１１０のキャリア濃度が高いため絶縁性が低く、低電界でブレイクダウンを起こしてしまう欠点があった。

低電界でのブレイクダウンを改善する方法として、図８に示すような２段リセス構造を用いることが行なわれてきた。図８に示すように、半絶縁性基板１２４の上面にバッファ層１２５、チャンネル層１２６、第１障壁層１２７、第２障壁層１２８、コンタクト層１３０のほかに、コンタクト層１３０と第２障壁層１２８との間に低濃度にドープされたｎ型ＧａＡｓからなる接続層１２９が配置されている。この構造では、ゲート電極１２１からソース電極１２２およびゲート電極１２１からドレイン電極１２３に至る経路が２段構造に形成されることで、印加される電界は段ごとに分散されるので、１段に加わる電界は１段リセス構造より小さくなり、素子耐圧を向上させている。

また、接続層１２９に低濃度にドープされたｎ型ＧａＡｓが用いられているため、目空き領域１３２の絶縁性を高め、素子耐圧を向上している。

しかしながら、この方法では、低濃度にドープされたｎ型ＧａＡｓからなる接続層１２９は、キャリア濃度が低いために抵抗が高くなり、かつ、目空き領域１３２の表面に発生する表面空乏層が大きくなり、目空き領域の高抵抗化が促進される。これにより、ドレイン電極からソース電極に至る電流の経路が狭くなるため、ヘテロ接合電界効果トランジスタの直列抵抗が増大する問題点があった。また、目空き領域１３２の表面に発生する表面空乏層が均一に形成されるため、ゲート電極１２１とソース電極１２２（ドレイン電極１２３）との間に電界が印加されると、表面空乏層が発生している目空き領域１３２においてゲート電極端やリセス加工端など角部に電界が集中してしまいヘテロ接合電界効果トランジスタの素子耐圧を劣化させる問題点があった。

特に、ヘテロ接合電界効果トランジスタの直列抵抗の増大と電界効果トランジスタの素子耐圧の低下は、高利得、高出力、高効率な特性が要求されるマイクロ波からミリ波領域で動作する発振器やパワーアンプにおいて、特性を劣化させる最大の要因であった。

本発明の目的は、上述の問題を鑑みてなされたものであり、高い素子耐圧を有し、かつ、動作時の直列抵抗が小さいヘテロ接合電界効果トランジスタの製造方法を提供することを目的としている。

上記目的を達成するため本発明のヘテロ接合電界効果トランジスタの製造方法では、障壁層上に最下層のコンタクト層下層を含む複数の層からなるコンタクト層を順に形成し、前記コンタクト層をリセスエッチングして第１リセス溝を形成し、前記コンタクト層上に該コンタクト層とオーミック接合するソース電極およびドレイン電極を形成し、前記第１リセス溝の底部に両側に前記第１リセス溝の底部が露出するような形でゲート電極を形成する１段リセスのリセス構造を有するヘテロ接合電界効果トランジスタの製造方法であって、前記コンタクト層が少なくとも２層以上の不純物濃度が異なる層で構成されていることを特徴とする。これによって、ゲート電極の横方向にゲート電極側端からリセス溝側壁上端かつ、縦方向にゲート電極下端からコンタクト層上端に相当する部分の目空き領域が、少なくとも２層以上の不純物濃度が異なる層で構成されることになる。

また、障壁層上に最下層の接続層下層を含む複数の層からなる接続層とコンタクト層を順に形成し、前記コンタクト層をリセスエッチングして第１リセス溝を形成し、該第１リセス溝の底部を両側に前記第１リセス溝の底部が露出するような形で少なくとも前記接続層下層を残してリセスエッチングして第２リセス溝を形成し、前記コンタクト層上に該コンタクト層とオーミック接合するソース電極およびドレイン電極を形成し、前記第２リセス溝の底部に両側に前記第２リセス溝の底部が露出するような形でゲート電極を形成し、該ゲート電極の下端を前記第２リセス溝の底部に埋め込む２段リセスのリセス構造を有するヘテロ接合電界効果トランジスタの製造方法であって、前記接続層は縦方向に前記ゲート電極下端より上の部分が、少なくとも２層以上の不純物濃度が異なる層で構成されていることを特徴とする。これによって、ゲート電極の横方向にゲート電極側端から第１リセス溝側壁下端かつ、縦方向にゲート電極下端から第１リセス溝底部に相当する部分の目空き領域が、少なくとも２層以上の不純物濃度が異なる層で構成されることになる。

すなわち、ゲートリセス構造を有している電界効果トランジスタにおいて、目空き領域が不純物濃度の異なる複数の層で構成されることにより、目空き領域を構成する各層に発生する表面空乏層の大きさが異なるため表面空乏層が変形するので目空き領域の電界の集中する部分を分散することができる。これにより、目空き領域の高抵抗化及びチャンネルの狭窄を防ぎつつ、素子耐圧を向上したヘテロ接合電界効果トランジスタが実現できる。

本発明の製造方法によれば、製造されたヘテロ接合電界効果トランジスタにおいて、ゲート電極側端からソース、ドレイン電極の間にある目空き領域を、少なくとも２層以上の不純物濃度の異なる層で形成し、ヘテロ接合電界効果トランジスタの高耐圧化をはかり、また、目空き領域部分での表面空乏層の拡大を防ぐことでヘテロ接合電界効果トランジスタの直列抵抗の増大を抑制している。

また、電界の集中する目空き領域の角部であるゲート電極端やリセス加工端などに、低不純物濃度の材料を用いることで、目空き領域の角部での電界の集中を抑制することができる。

これにより、高い素子耐圧を有し、かつ、直列抵抗が小さいヘテロ接合電界効果トランジスタを提供することが可能となり、マイクロ波からミリ波領域で動作する発振器やパワーアンプにおいて、高利得、高出力、高効率な特性と高い信頼性を実現することができる。

［第1実施例、図1］以下、本発明の製造方法で製造したヘテロ接合電界効果トランジスタの第１実施例について、図１に基づいて説明する。

図１に示す１段リセス構造のヘテロ接合電界効果トランジスタは、半絶縁性基板４の上面にバッファ層５、チャンネル層６、第１障壁層７、第２障壁層８、コンタクト層下層９、コンタクト層１０を順番に形成している。これらの層は、ＭＢＥ法，ＭＯＣＶＤ法などを用いたエピタキシャル成長法で形成されている。さらに、コンタクト層１１の上面にはソース電極２、ドレイン電極３が形成され、コンタクト層１０とソース電極２、ドレイン電極３とは、オーミック接合されている。また、ソース電極２とドレイン電極３の間部分のコンタクト層１０及びコンタクト層下層９を選択リセスエッチングしてリセス溝を形成した後に、リセス溝の底に露出した第２障壁層８にゲート電極１を形成している。また、コンタクト層１０及びコンタクト層下層９のリセスエッチングで削られた部分はテーパー形状になっている。さらに、このヘテロ接合電界効果トランジスタは、図１に示すようにＳｉＮなどの保護膜１３で保護されている。

このうち、横方向（ゲート電極からドレイン電極やソース電極へ向かう水平方向）にゲート電極１側端からリセス溝側壁上端かつ、縦方向（各層の厚み方向）にコンタクト層上端からゲート電極１下端に相当する部分の目空き領域は、コンタクト層下層９の一部分で形成される第１目空き領域１１と、コンタクト層１０の一部分で形成される第２目空き領域１２とから構成されている。

ここで、第１目空き領域１１は、コンタクト層下層９と同じ低濃度ｎ型ＧａＡｓで構成され、第２目空き領域１２は、コンタクト層１０と同じ高濃度ｎ型ＧａＡｓで構成されている。これにより、第１目空き領域１１に発生する表面空乏層は大きく、第２目空き領域１２に発生する表面空乏層は小さくなるため、目空き領域内の表面空乏層の形状が凹凸になることにより、電界の集中する第１目空き領域１１の角部１４以外に複数の電界の集中しやすい部分を作ることができるので、電界を分散させてヘテロ接合電界効果トランジスタの素子耐圧を向上させることができる。さらに、目空き領域に低濃度ｎ型ＧａＡｓ層と高濃度ｎ型ＧａＡｓ層が混在するため、目空き領域の表面空乏層の拡大を抑えることができるので、ヘテロ接合電界効果トランジスタの直列抵抗の増大を抑えることができる。

なお、第１目空き領域１１を構成するコンタクト層下層９は、ＧａＡｓ以外の低不純物濃度の材料でもよく、例えば、ＩｎＧａＰ，ＩｎＧａＡｌＰ，ＩｎＧａＡｌＡｓなどを用いてもよい。第２目空き領域１２を構成するコンタクト層１０は、高濃度ｎ型ＧａＡｓと同程度の高濃度不純の材料を用いてもよい。

半絶縁性基板４は、ＧａＡｓ基板またはＩｎＰ基板を使用している。

バッファ層５は、ノンドープ層を用いているが、薄いｎ型層もしくはｐ型層でもよい。また、バッファ層５の材料は、ＧａＡｓを用いているが，ＡｌＧａＡｓ，ＩｎＡｌＡｓを用いてもよい。また、これらの材料の組み合わせた層や超格子構造の一般的な層構造を用いてもよい。

チャンネル層６は、ｎ型ＩｎＧａＡｓを用いているがｎ型ドープ層、ノンドープ層もしくはそれらの組み合わせまたはＧａＡｓ層でもよい。

第１障壁層７と第２障壁層８の材料は、ＡｌＧａＡｓを用いているが、ＩｎＧａＰ，ＩｎＡｌＡｓなどの材料を使用してもよい。さらに、障壁層の伝導型は、第１障壁層７がｎ型、第２障壁層８がノンドープを用いているが、障壁層を１層構造のｎ型層またはノンドープ層にしてもよい。

［第２実施例、図２］以下、本発明の製造方法で製造したヘテロ接合電界効果トランジスタの第２実施例について、図２に基づいて説明する。

図２に示す２段リセス構造を有するヘテロ接合電界効果トランジスタは、半絶縁性基板２４の上面に、バッファ層２５、チャンネル層２６、第１障壁層２７、第２障壁層２８、接続層下層２９、接続層上層３０、コンタクト層３１を形成して構成している。これらの層は、ＭＢＥ法，ＭＯＣＶＤ法などを用いたエピタキシャル成長法で形成されている。高濃度ｎ型ＧａＡｓで形成された接続層下層２９と低濃度ｎ型ＧａＡｓで形成された接続層上層３０以外は、第１実施例と同様の材料で形成されている。

この図２に示す第２実施例は、第１実施例と異なり、２段リセス構造になっている。この２段リセス構造は、ソース電極２２とドレイン電極２３の間のコンタクト層３１を広くリセスエッチングして第１リセス溝を形成し、その後、さらにエッチングされた中央の部分にリセスエッチングを行い第２リセス溝を形成し、ゲート電極２１を接続層下層２９に埋め込むように形成している。

さらに、このヘテロ接合電界効果トランジスタは、図２に示すようにＳｉＮなどの保護膜３７で保護されている。

このように、２段リセス構造は、ゲート電極２１とソース電極２２の間およびゲート電極２１とドレイン電極２３の間に至る経路が２段構造に形成されることで、印加される電界が段ごとに分散されるので、１段に加わる電界は１段リセス構造より小さくなり、第１実施例の１段リセス構造に比較して、素子耐圧を向上することができる。

ここで、横方向にゲート電極２１側端から第１リセス溝側壁下端かつ、縦方向にゲート電極２１下端から第１リセス溝底部に相当する部分の目空き領域は、第１目空き領域３２と第２目空き領域３３で構成されている。さらに、第１目空き領域３２は例えば５×１０¹⁷〜２×１０¹⁸ｃｍ^-3の低濃度ｎ型ＡｌＧａＡｓで形成された接続層下層２９の一部で構成され、第２目空き領域３３は例えば１×１０¹⁸〜３×１０¹⁸ｃｍ^-3の高濃度ｎ型ＧａＡｓで形成された接続層上層３０の一部で構成されている。これにより、第１目空き領域３２に発生するショットキ空乏層は大きく、第２目空き領域３３に発生する表面空乏層は小さくなる。
濃度関係を逆にした場合、空乏層の大小関係は逆とる。従って、目空き領域内の空乏層の形状が凹凸になる。すなわち、電界の集中する目空き領域内の角部３４以外に複数の電界の集中しやすい部分を作ることできるので、電界を分散させてヘテロ接合電界効果トランジスタの素子耐圧を向上させることができる。すなわち、２段リセスによる電界印加部の表面形状の変調に加えて、印加部の空乏層厚の変調も加味することにより、より電界集中を分散させ、単位領域に加わる電界強度を低下せしめ、素子耐圧を向上させている。

また、第２目空き領域３３が低濃度ＧａＡｓで構成されているため、第２目空き領域３３での表面空乏層を小さくすることができるので、目空き領域の高抵抗化及びチャンネルの狭窄を防ぐことができる。第２目空き領域３３が高濃度の場合も同様である。

つぎに、この図２に示す２段リセス構造の第２実施例のヘテロ接合電界効果トランジスタと図８に示した従来例の２段リセス構造のヘテロ接合電界効果トランジスタとの電気的特性の比較を図３に示す。図３（ａ）は、従来のヘテロ接合電界効果トランジスタのＩｇｓ−Ｖｄ特性を示している。ドレイン電圧Ｖｄが５Ｖ以上の場合に、ゲート−ソース電流Ｉｇｓ（リーク電流）が増加してブレイクダウンが発生している。それに対して、本発明のヘテロ接合電界効果トランジスタの特性は、図３（ｂ）に示すように、ドレイン電圧Ｖｄが６．５Ｖ付近までゲート−ソース電流Ｉｇｓ（リーク電流）の増加は見られない。このように、ヘテロ接合電界効果トランジスタの素子耐圧が従来のものより明らかに向上していることがわかる。

［第３実施例、図４］以下、本発明の製造方法で製造したヘテロ接合電界効果トランジスタの第３実施例について、図４に基づいて説明する。

図４に示す２段リセス構造のヘテロ接合電界効果トランジスタは、第２実施例と構造がほとんど同一で、異なる点は目空き領域が３層構造になっていることである。図４に示すように、目空き領域は、第１目空き領域５１、第２目空き領域５２、第３目空き領域５３とから構造されている。また、第１目空き領域５１は例えば５×１０¹⁷〜２×１０¹⁸ｃｍ^-3の濃度の低濃度ｎ型ＡｌＧａＡｓで形成された第１接続層４１の一部で構成され、第２目空き領域５２は例えば２×１０¹⁸〜５×１０¹⁸ｃｍ^-3の濃度の高濃度ｎ型ＧａＡｓで形成された第２接続層４２の一部で構成され、第３目空き領域５３は低濃度ｎ型ＧａＡｓで形成された第３接続層４３の一部で構成されている。これにより、第１目空き領域５１に発生するショットキ空乏層は大きく、第２目空き領域５２に発生する表面空乏層はより小さく、第３目空き領域５３に発生する表面空乏層はさらに小さくなるため、目空き領域内の空乏層の厚さがゲート、ドレイン（ソース）間で変化し、かつこの場合、角部が多く電界の集中しやすいゲート近傍で厚く、離れるに従って薄くなっているため、２段リセス構造で電界が集中する目空き領域の角部５５、５６やゲート電極端部５８以外に複数の電界の集中しやすい部分を作ることできるので、電界を分散させてヘテロ接合電界効果トランジスタの素子耐圧を第２実施例よりも向上させることができる。

また、２段リセス構造で電界が集中する目空き領域の角部５５、５６やゲート電極端部５８を有する第１目空き領域５１と第３目空き領域５３とを低不純物濃度層である低濃度ｎ型ＡｌＧａＡｓ層と低濃度ｎ型ＧａＡｓ層とで構成し、電界の集中しやすい部分がほとんどない第２目空き領域５２をｎ型ＧａＡｓ層で構成した場合においても、目空き領域内での空乏層厚の変調ができるとともに、電界が低濃度の目空き領域より高濃度の目空き領域に集まりやすくなり、目空き領域の角部５５、５６やゲート電極端部５８への電界の集中をさらに分散することができる。

また、高濃度ｎ型ＧａＡｓ層があるため、目空き領域の表面空乏層の拡大を抑えることができるので、ヘテロ接合電界効果トランジスタの直列抵抗の増大を抑えることができる。

［第４実施例、図５］以下、本発明の製造方法で製造したヘテロ接合電界効果トランジスタの第４実施例について、図５に基づいて説明する。

図５に示す第４実施例は、第３実施例と構造がほとんど同一で、異なる点は、目空き領域が４層構造になっていることである。図５に示すように、目空き領域は、第１目空き領域７１、第２目空き領域７２、第３目空き領域７３、第４目空き領域７４とから構造されている。また、第１目空き領域７１はｎ型ＡｌＧａＡｓで形成された第１接続層６１の一部で構成され、第２目空き領域７２は低濃度ｎ型ＡｌＧａＡｓで形成された第２接続層６２の一部で構成され、第３目空き領域７３はｎ型ＧａＡｓで形成された第３接続層６３の一部で構成され、第４目空き領域７４は低濃度ｎ型ＧａＡｓで形成された第４接続層６４の一部で構成されている。これにより、第１目空き領域７１に発生する表面空乏層は小さく、第２目空き領域７２に発生する表面空乏層は大きく、第３目空き領域７３に発生する表面空乏層は小さく、第４目空き領域７４に発生する表面空乏層は大きくなるため、目空き領域内の表面空乏層の形状が第３実施例より多く凹凸することにより、第３実施例よりも多くの電界の集中しやすい部分を作ることできるので、電界を分散させてヘテロ接合電界効果トランジスタの素子耐圧を第３実施例よりも向上させることができる。

また、目空き領域にｎ型ＡｌＧａＡｓ層とｎ型ＧａＡｓ層及びｎ型ＡｌＧａＡｓ層が混在するため、目空き領域の表面空乏層の拡大を抑えることができるので、ヘテロ接合電界効果トランジスタの直列抵抗の増大を抑えることができる。

［第５実施例、図６］以下、本発明の製造方法で製造したヘテロ接合電界効果トランジスタの第５実施例について、図６に基づいて説明する。

図６に示す第５実施例は、第４実施例と構造がほとんど同一で、異なる点は、目空き領域が６層構造になっていることである。図６に示すように、目空き領域は、第１目空き領域９１、第２目空き領域９２、第３目空き領域９３、第４目空き領域９４、第５目空き領域９５、第６目空き領域９６とから構造されている。また、第１目空き領域９１は低濃度ｎ型ＡｌＧａＡｓで形成された第１接続層８１の一部で構成され、第２目空き領域９２はｎ型ＡｌＧａＡｓで形成された第２接続層８２の一部で構成され、第３目空き領域９３は低濃度ｎ型ＡｌＧａＡｓで形成された第３接続層８３の一部で構成され、第４目空き領域９４は低濃度ｎ型ＧａＡｓで形成された第４接続層８４の一部で構成され、第５目空き領域９５はｎ型ＧａＡｓで形成された第５接続層８５の一部で構成され、第６目空き領域９６は低濃度ｎ型ＧａＡｓで形成された第６接続層８６の一部で構成されている。
これにより、第１目空き領域９１に発生する表面空乏層は大きく、第２目空き領域９２に発生する表面空乏層は小さく、第３目空き領域９３に発生する表面空乏層は大きく、第４目空き領域９４に発生する表面空乏層は大きく、第５目空き領域９５に発生する表面空乏層は小さく、第６目空き領域９６に発生する表面空乏層は大きくなり、目空き領域内の表面空乏層の形状が第４実施例より多く凹凸することにより、第４実施例よりも多くの電界の集中しやすい部分を作ることできるので、電界を分散させてヘテロ接合電界効果トランジスタの素子耐圧を第４実施例よりも向上させることができる。

なお、隣接する第３目空き領域９３と第４目空き領域９４とが低不純物濃度層である低濃度ｎ型ＡｌＧａＡｓ層と低濃度ｎ型ＧａＡｓ層で構成されているが、第３目空き領域９３と第４目空き領域９４の表面空乏層の形状を異なるようにするために、低濃度ｎ型ＡｌＧａＡｓ層と低濃度ｎ型ＧａＡｓ層との不純物濃度は、低濃度であっても不純物濃度が異なる値にすることが望ましいく、例えば、どちらか一方をノンドープ層で構成しても良い。

また、２段リセス構造で電界が集中する目空き領域のすべての角部やゲート電極端部を、低不純物濃度の層で形成しているため、第４実施例よりも電界の集中を防ぐことができるので素子耐圧の向上を図ることができる。

また、目空き領域の電界の集中する部分以外の部分である第２目空き領域９２及び第５目空き領域９５に高濃度の不純物濃度層を用いると、目空き領域に高濃度ｎ型ＧａＡｓ層ができるため、目空き領域の表面空乏層の拡大を抑えることができ、ヘテロ接合電界効果トランジスタの直列抵抗の増大を抑えることができる。

なお、第１実施例から第５実施例においては、目空き領域に低濃度のｎ型層が用いられているが、この部分に不純物がほとんどドープされていないノンドープ層を用いても良い。また、第１実施例から第５実施例において、障壁層が１層構造でかつノンドープ層で形成したドープチャンネルヘテロ接合電界効果トランジスタで構成してもよい。

本発明の第１実施例の製造方法で製造したヘテロ接合電界効果トランジスタ。 本発明の第２実施例の製造方法で製造したヘテロ接合電界効果トランジスタ。 本発明と従来例とのリーク電流の比較。 本発明の第３実施例の製造方法で製造したヘテロ接合電界効果トランジスタ。 本発明の第４実施例の製造方法で製造したヘテロ接合電界効果トランジスタ。 本発明の第５実施例の製造方法で製造したヘテロ接合電界効果トランジスタ。 従来の１段リセス構造のヘテロ接合電界効果トランジスタ。 従来の２段リセス構造のヘテロ接合電界効果トランジスタ。

符号の説明

１，２１，１０１，１２１ ----- ゲート電極
２，２２，１０２，１２２ ----- ソース電極
３，２３，１０３，１２３ ----- ドレイン電極
４，２４，１０４，１２４ ----- 半絶縁性基板
５，２５，１０５，１２５ ----- バッファ層
６，２６，１０６，１２６ ----- チャンネル層
７，８，２７，２８，１０７，１０８，１２７，１２８ ----- 障壁層
１０，３１，１０９，１３０ ----- コンタクト層
９ ----- コンタクト層下層
１１，１２，３２，３３，５１，５２，５３，７１，７２，７３，７４，９１，９２，９３，９４，９５，９６，１０１，１３２ ----- 目空き領域
２９，３０，４１，４２，４３，６１，６２，６３，６４，８１，８２，８３，８４，８５，８６，１２９ ----- 接続層
１３，３７，１１１，１３１----- 保護膜

Claims (9)

1. 障壁層上に最下層のコンタクト層下層を含む複数の層からなるコンタクト層を順に形成し、
   前記コンタクト層をリセスエッチングして第１リセス溝を形成し、
   前記コンタクト層上に該コンタクト層とオーミック接合するソース電極およびドレイン電極を形成し、
   前記第１リセス溝の底部に両側に前記第１リセス溝の底部が露出するような形でゲート電極を形成する１段リセスのリセス構造を有するヘテロ接合電界効果トランジスタの製造方法であって、
   前記コンタクト層が少なくとも２層以上の不純物濃度が異なる層で構成されていることを特徴とするヘテロ接合電界効果トランジスタ。
2. 障壁層上に最下層の接続層下層を含む複数の層からなる接続層とコンタクト層を順に形成し、
   前記コンタクト層をリセスエッチングして第１リセス溝を形成し、
   該第１リセス溝の底部を両側に前記第１リセス溝の底部が露出するような形で少なくとも前記接続層下層を残してリセスエッチングして第２リセス溝を形成し、
   前記コンタクト層上に該コンタクト層とオーミック接合するソース電極およびドレイン電極を形成し、
   前記第２リセス溝の底部に両側に前記第２リセス溝の底部が露出するような形でゲート電極を形成し、
   該ゲート電極の下端を前記第２リセス溝の底部に埋め込む２段リセスのリセス構造を有するヘテロ接合電界効果トランジスタの製造方法であって、
   前記接続層は縦方向に前記ゲート電極下端より上の部分が、少なくとも２層以上の不純物濃度が異なる層で構成されていることを特徴とするヘテロ接合電界効果トランジスタ。
3. 前記２層以上の不純物濃度の異なる層の少なくとも１層は、低不純物濃度層もしくはノンドープ層であることを特徴とする、請求項１または請求項２に記載のヘテロ接合電界効果トランジスタの製造方法。
4. 前記２層以上の不純物濃度の異なる層は、低不純物濃度層もしくはノンドープ層とｎ型層との多層構造であることを特徴とする請求項１ないし請求項３のいずれかに記載のヘテロ接合電界効果トランジスタの製造方法。
5. 前記２層以上の不純物濃度の異なる層は、低不純物濃度層もしくはノンドープ層と高不純物濃度層との多層構造で構成したことを特徴とする請求項１ないし請求項４のいずれかに記載のヘテロ接合電界効果トランジスタの製造方法。
6. 前記２層以上の不純物濃度の異なる層において、電界の集中する角部に低不純物濃度層もしくはノンドープ層を用いることを特徴とする請求項１ないし請求項５のいずれかに記載のヘテロ接合電界効果トランジスタの製造方法。
7. 前記２層以上の不純物濃度の異なる層は、ＧａＡｓからなることを特徴とする請求項１ないし請求項６のいずれかに記載のヘテロ接合電界効果トランジスタの製造方法。
8. 前記２層以上の不純物濃度の異なる層は、ＧａＡｓとＡｌＧａＡｓの積層構造からなることを特徴とする請求項１ないし請求項７のいずれかに記載のヘテロ接合電界効果トランジスタの製造方法。
9. 前記電界効果トランジスタは、ドープチャンネルヘテロ接合電界効果トランジスタであることを特徴とする請求項１ないし請求項９のいずれかに記載のヘテロ接合電界効果トランジスタの製造方法。