JPH06120258A - 高電子移動度トランジスタ - Google Patents

Abstract

(57)【要約】 【目的】 しきい値電圧の制御性に優れ、かつ再現性の
よい装置構成を得る。 【構成】 所要の第１ないし第８の各半導体層１２〜１
６，２３，１７，１８を順次に積層させ、第８，第７，
第６の各半導体層１８，１７，２３を選択除去して第５
の半導体層１６を露出させ、第８，第７，第６，第５の
各半導体層１８，１７，２３，１６の面にリセス構造を
形成させ、リセス構造内での第５の半導体層１６上に第
１の電極１９を、リセス構造外での対向する第８の半導
体層１８上に、第１の電極１９を挟んで第２，第３の各
電極２０，２１を形成させ、各電極部以外の第８，第
７，第６の各半導体層１８，１７，２３の表面部を表面
保護膜２４で被覆させて構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、高電子移動度トラン
ジスタに関するものである。

【０００２】

【従来の技術】従来から提案されているこの種の高電子
移動度トランジスタ（high electronmobility transist
or,いわゆるＨＥＭＴ）の基本的な構成を図５および図
６に示す。こゝで、図５は、従来例による高電子移動度
トランジスタの基本的な構成の概要を模式的に示す断面
図であり、また、図６は、同上リセス構造を有する高電
子移動度トランジスタの基本的な構成の概要を模式的に
示す断面図である。

【０００３】すなわち、図５に示す従来の高電子移動度
トランジスタにおいては、例えば、ＧａＡｓからなる半
絶縁性基板１上にあって、まず、ノンドープＧａＡｓ半
導体層２を、ついで、ｎ型ＡｌＧａＡｓ半導体層３を順
次に積層させると共に、当該ｎ型ＡｌＧａＡｓ半導体層
３上の中央部にショットキ電極４，および当該ショット
キ電極４を挟むように対向して各オーミック電極５，６
をそれぞれに形成させてある。

【０００４】この図５での従来例構成の場合、前記ノン
ドープＧａＡｓ半導体層２は、電子走行層，前記ｎ型Ａ
ｌＧａＡｓ半導体層３は、電子供給層としてそれぞれに
作用し、かつ前記ショットキ電極４については、ゲート
電極，前記各オーミック電極５，６については、それぞ
れにソース電極，ドレイン電極となり、こゝでは、ノン
ドープＧａＡｓ半導体層２とｎ型ＡｌＧａＡｓ半導体層
３とのヘテロ界面に形成される２次元電子ガス（２ＤＥ
Ｇ）層７を利用した高電子移動度トランジスタが構成さ
れる。

【０００５】また、図６に示す従来のリセス構造を有す
る高電子移動度トランジスタにおいては、例えば、Ｉｎ
Ｐからなる半絶縁性基板１１上にあって、まず、ノンド
ープＩｎＰ半導体層１２，ノンドープＩｎＧａＡｓ半導
体層１３，ノンドープＩｎＡｌＡｓ半導体層１４を、つ
いで、ｎ型半導体層１５，ノンドープＩｎＡｌＡｓ半導
体層１６，ｎ型ＩｎＡｌＡｓ半導体層１７，ｎ型ＩｎＧ
ａＡｓ半導体層１８を順次に積層させ、かつこれらのｎ
型ＩｎＡｌＡｓ半導体層１７，およびｎ型ＩｎＧａＡｓ
半導体層１８の各層をノンドープＩｎＡｌＡｓ半導体層
１６上で、リセス溝によって２つの領域に分割すると共
に、当該ノンドープＩｎＡｌＡｓ半導体層１６上の中央
部にショットキ電極１９，および当該ショットキ電極１
９を挟むように対向して、ｎ型ＩｎＧａＡｓ半導体層１
８上に各オーミック電極５，６をそれぞれに形成させて
ある。

【０００６】この図６での従来例構成の場合、ノンドー
プＩｎＰ半導体層１２はバッファ層、ノンドープＩｎＧ
ａＡｓ半導体層１３は電子走行層、ノンドープＩｎＡｌ
Ａｓ半導体層１４と１６とはｎ型半導体層１５の成長に
際して選択不純物ドーピングをより一層効果的に行なう
ためのスペーサ層、このｎ型半導体層１５は電子供給
層、ｎ型ＩｎＡｌＡｓ半導体層１７とｎ型ＩｎＧａＡｓ
半導体層１８とは抵抗低減層としてそれぞれに作用し、
かつショットキ電極１９についてはゲート電極、各オー
ミック電極２０，２１についてはそれぞれソース電極，
ドレイン電極となり、こゝでもまた、ノンドープＩｎＧ
ａＡｓ半導体層１３とノンドープＩｎＡｌＡｓ半導体層
１４とのヘテロ界面に２次元電子ガス層２２が形成され
る。

【０００７】そして、この場合には、ソース電極２０と
ドレイン電極２１間に電圧を印加すると、２次元電子ガ
ス層２２を通して電流が流れ、かつこのとき、ゲート電
極１９に電圧を印加することによって、ゲート下の２次
元電子ガス濃度が変化してトランジスタ動作を行なうこ
とができる。

【０００８】このように、こゝでの高電子移動度トラン
ジスタの装置構造は、前記の２種類に大別できるもの
で、現時点においては、比較的容易に特性向上を図り得
る後者のリセス構造による装置構成が多く用いられてい
る。

【０００９】

【発明が解決しようとする課題】しかして、前記リセス
構造による高電子移動度トランジスタでのしきい値電圧
は、ゲート下の半導体層のドナー濃度が一定のとき、当
該半導体層の膜厚の２乗に比例して変化し、一方，半導
体層の膜厚が一定のときには、当該半導体層のドナー濃
度に比例して変化することが知られており、このため
に、こゝでのリセス構造による装置構成においては、リ
セス溝の深さをいかに精度よく形成制御するかゞ装置の
特性を向上させる上での最大のキーポイントとなるもの
で、このリセス溝の形成にドライプロセスを適用すると
きは、形成に際しての損傷，汚染などにより良好な特性
が得られないことから、通常の場合，ウエットエッチン
グが採用される。

【００１０】つまり、前記した図６に示す高電子移動度
トランジスタにおいて、設計値通りのしきい値電圧を得
るためには、ｎ型ＩｎＧａＡｓ半導体層１８，ｎ型Ｉｎ
ＡｌＡｓ半導体層１７の各層を精密に制御して除去する
と共に、ノンドープＩｎＡｌＡｓ半導体層１６上にショ
ットキ電極１９を正確に位置して形成させる必要があ
る。

【００１１】しかしながら、この場合，これらの各半導
体層１８，１７，１６の実効的な層厚が、例えば、それ
ぞれに０．０１μｍ，０．０２５μｍ，０．０２μｍの
ように非常に薄いために、これらの各半導体層１８，１
７のみを精密に除去することは、現実的かつ実質的に非
常に困難なものであり、この点が、高電子移動度トラン
ジスタのしきい値電圧の再現性，および歩留りを阻害す
る大きな要因となっている。

【００１２】一方、このリセス構造の高電子移動度トラ
ンジスタは、その動作に際して、ゲートリセス時のサイ
ドエッチングによって露出されたゲート近傍でのＩｎＡ
ｌＡｓ表面が変質され、ゲートリーク電流，およびソー
ス抵抗の増加などの特性劣化を生ずることから、通常で
は、露出される半導体層の表面にＳｉＮ膜などの表面保
護膜を形成することで、特性の変動を抑制する手段が講
じられているが、こゝでのＩｎＡｌＡｓの表面に直接，
ＳｉＮ膜を形成した場合、ゲートリーク電流の増加を抑
えることができず、良好な表面保護膜としては機能し得
ないという問題点があった。

【００１３】従って、この発明の目的とするところは、
従来のこのような問題点を根本的に解消し、しきい値電
圧の制御性に優れると共に、再現性のよい装置構成を得
られるようにした，この種の高電子移動度トランジス
タ，こゝでは、リセス構造を有する高電子移動度トラン
ジスタを提供することである。

【００１４】

【課題を解決するための手段】前記目的を達成するため
に、この発明に係る高電子移動度トランジスタは、リセ
ス構造を選択形成する各半導体層の下側にあって、エッ
チングストップ層となる半導体層を形成させ、前者の各
半導体層と後者の半導体層とを各別に選択除去させる
か、あるいは、前者の各半導体層のみを選択除去させ、
また、各電極部以外での所要の各半導体層の表面部を表
面保護膜によって被覆させたものである。

【００１５】すなわち、この発明は、半導体基板上に対
し、第１の半導体層からなるバッファ層，第２の半導体
層からなる電子走行層，第２の半導体層よりも大きなバ
ンドギャップ・エネルギーを有する第３の半導体層から
なるスペーサ層，一方の導電型の不純物をドープした第
４の半導体層からなるキャリア供給層，第３の半導体層
と同様な半導体からなる第５の半導体層，第２の半導体
層と第３の半導体層の間のバンドギャップ・エネルギー
を有する第６の半導体層からなるエッチングストップ
層，第３の半導体層に同一導電型の不純物をドープした
半導体層からなる第７の半導体層，および第２の半導体
層に同一導電型の不純物をドープした半導体層からなる
第８の半導体層を順次に積層させた積層構造を有し、前
記第８，第７，第６，および第５の各半導体面にあって
リセス構造を選択形成させ、また、前記リセス構造内で
の第５の半導体層上に第１の電極を、リセス構造外での
対向する第８の半導体層上に第１の電極を挟んで第２，
第３の各電極をそれぞれに選択形成させ、さらに、これ
らの各電極部以外の少なくとも前記第８，第７，および
第６の各半導体層の表面部に表面保護膜を被覆形成させ
たことを特徴とする高電子移動度トランジスタである。
また、第８，第７，および第６の各半導体面にあってリ
セス構造を選択形成させ、また、前記リセス構造内での
第６の半導体層上に第１の電極を形成させるものであ
る。

【００１６】

【作用】従って、この発明においては、第８，第７，お
よび第６の各半導体層を選択除去して第５の各半導体層
を露出させ、これらの第８，第７，第６，および第５の
各半導体層面にリセス構造を形成させるか、もしくは、
前記第８，および第７の各半導体層を選択除去して第６
の各半導体層を露出させ、これらの第８，第７，および
第６の各半導体層面にリセス構造を選択的に形成させる
ために、リセス構造を再現性よく形成でき、また、リセ
ス構造内の露出された第５の半導体層上，もしくは、第
６の半導体層上に第１の電極を、リセス構造外の対向す
る第８の半導体層上に、第１の電極を挟んで第２，第３
の各電極をそれぞれに選択形成させた上で、これらの各
電極部以外の少なくとも第８，第７，および第６の各半
導体層の表面部を表面保護膜で被覆させるために、効果
的な絶縁をなし得る。

【００１７】

【実施例】以下、この発明に係る高電子移動度トランジ
スタの実施例につき、図１ないし図４を参照して詳細に
説明する。

【００１８】図１は、この発明の一実施例を適用したリ
セス構造による高電子移動度トランジスタの概要構成を
模式的に示す断面図、図２(a) ないし(h) は、同上高電
子移動度トランジスタを製造する際の主要な工程を順次
模式的に示すそれぞれに断面図であり、また、図３は、
同上リセスエッチングにおける作用を説明するグラフで
あり、さらに、図４は、この発明の他の実施例を適用し
たリセス構造による高電子移動度トランジスタの概要構
成を模式的に示す断面図である。なお、これらの図１，
図２，および図４に示す実施例各図の構成において、前
記図６に示す従来例構成と同一符号は同一または相当部
分を示している。

【００１９】すなわち、図１に示す実施例装置において
は、例えば、ＩｎＰからなる半絶縁性基板１１上にあっ
て、まず、第１の半導体層としてのノンドープ高純度Ｉ
ｎＰ半導体層１２，第２の半導体層としてのノンドープ
高純度ＩｎＧａＡｓ半導体層１３，第２の半導体層より
も大きなバンドギャップ・エネルギーを有する第３の半
導体層としてのノンドープ高純度ＩｎＡｌＡｓ半導体層
１４を、ついで、第４の半導体層としての一方の導電
型，例えば、ｎ型（以下、同様である）の半導体層１
５，第５の半導体層としてのノンドープ高純度ＩｎＡｌ
Ａｓ半導体層１６，第２の半導体層と第３の半導体層の
間のバンドギャップ・エネルギーを有する第６の半導体
層としてのノンドープ高純度ＩｎＰ半導体層２３を、引
続き、第７の半導体層としてのｎ型ＩｎＡｌＡｓ半導体
層１７，第８の半導体層としてのｎ型ＩｎＧａＡｓ半導
体層１８をそれぞれ順次に積層させると共に、これらの
ノンドープ高純度ＩｎＰ半導体層２３，ｎ型ＩｎＡｌＡ
ｓ半導体層１７，およびｎ型ＩｎＧａＡｓ半導体層１８
の各層をノンドープ高純度ＩｎＡｌＡｓ半導体層１６上
で、リセス溝によって２つの領域に分割させ、かつ当該
ノンドープＩｎＡｌＡｓ半導体層１６上の中央部に第１
の電極としてのショットキ電極１９，および当該ショッ
トキ電極１９を挟むように対向して、ｎ型ＩｎＧａＡｓ
半導体層１８上に第２，第３の電極としての各オーミッ
ク電極２０，２１をそれぞれに形成させ、さらに、これ
らの各電極部以外の少なくとも前記第８，第７，および
第６の各半導体層の表面部にあって、表面保護膜として
の絶縁膜２４を被覆形成させたものである。

【００２０】この図１に示す実施例構成の場合にあって
も、前記ノンドープＩｎＰ半導体層１２は、バッファ
層，前記ノンドープ高純度ＩｎＧａＡｓ半導体層１３
は、電子走行層，前記ノンドープ高純度ＩｎＡｌＡｓ半
導体層１４と１６とは、ｎ型半導体層１５の成長に際し
て選択不純物ドーピングをより一層，効果的に行なうた
めのスペーサ層，当該ｎ型半導体層１５は、電子供給
層，ｎ型ＩｎＡｌＡｓ半導体層１７とｎ型ＩｎＧａＡｓ
半導体層１８とは、抵抗低減層としてそれぞれに作用
し、同様に、前記ショットキ電極１９については、ゲー
ト電極，前記各オーミック電極２０，および２１につい
ては、それぞれにソース電極，ドレイン電極となり、こ
ゝでもまた、ノンドープ高純度ＩｎＧａＡｓ半導体層１
３とノンドープ高純度ＩｎＡｌＡｓ半導体層１４とのヘ
テロ界面に２次元電子ガス層２２が形成される。

【００２１】そして、この実施例構成の場合には、ソー
ス電極２０とドレイン電極２１間に電圧を印加すると、
２次元電子ガス層２２を通して電流が流れ、かつこのと
き、ゲート電極１９に電圧を印加することによって、ゲ
ート下の２次元電子ガス濃度が変化してトランジスタ動
作を行なうことができる。

【００２２】続いて、前記図１に示す高電子移動度トラ
ンジスタを製造する際の主要な工程を図２(a) ないし
(h) について述べる。

【００２３】すなわち、この場合には、例えば、ＩｎＰ
からなる半絶縁性基板１１上にあって、まず、ノンドー
プＩｎＰ半導体層（例えば、キャリア濃度１０¹⁵ｃ
ｍ^-3，厚さ０．２μｍ）１２，ノンドープ高純度ＩｎＧ
ａＡｓ半導体層（例えば、キャリア濃度１０¹⁵ｃｍ^-3，
厚さ０．０３μｍ）１３，ノンドープ高純度ＩｎＡｌＡ
ｓ半導体層（例えば、キャリア濃度１０¹⁵ｃｍ^-3，厚さ
０．００５μｍ）１４，ｎ型半導体層（例えば、シリコ
ンプレーナドープ１０¹²ｃｍ^-2）１５，ノンドープ高純
度ＩｎＡｌＡｓ半導体層（例えば、キャリア濃度１０¹⁵
ｃｍ^-3，厚さ０．０２μｍ）１６，ノンドープ高純度Ｉ
ｎＰ半導体層（例えば、キャリア濃度１０¹⁵ｃｍ^-3，厚
さ０．００５μｍ）２３，ｎ型ＩｎＡｌＡｓ半導体層
（例えば、キャリア濃度１０¹⁵ｃｍ^-3，厚さ０．０２μ
ｍ）１７，およびｎ型ＩｎＧａＡｓ半導体層（例えば、
キャリア濃度１０¹⁵ｃｍ^-3，厚さ０．０１μｍ）１８を
それぞれ順次に結晶成長させて積層する（図２(a) 参
照）。なお、これらの各層を積層形成させるための結晶
成長手段としては、例えば、ＭＢＥ法（分子線エピタキ
シ），ＭＯＣＶＤ法（金属有機物法）などの成長法を用
いることができる。

【００２４】また、ホトレジスト（図示省略）をマスク
に用い、前記最上層のｎ型ＩｎＧａＡｓ半導体層１８側
から前記半絶縁性ＩｎＰ基板１１までのメサエッチング
（メサエッチング部分２５）によって、アイソレーショ
ンを行なった後（図２(b) 参照）、前記最上層のｎ型Ｉ
ｎＧａＡｓ半導体層１８上に、ソース電極２０，および
ドレイン電極２１を所定間隔で対向して形成する（図２
(c) 参照）。

【００２５】ついで、前記半絶縁性ＩｎＰ基板１１上の
各層をホトレジストで覆い、かつこれをパターニング
（レジストパターン２６ａ）してリセス用窓２７ａを開
口させ（図２(d) 参照）ておき、当該レジストパターン
２６ａをマスクに用いて、該当する選択エッチング液で
の第１のエッチングにより、ｎ型ＩｎＧａＡｓ半導体層
１８，およびｎ型ＩｎＡｌＡｓ半導体層１７を選択的に
順次ウエットエッチングしてリセス溝部分２８を形成さ
せ、該当するノンドープ高純度ＩｎＰ半導体層２３を部
分的に露出させる（図２(e) 参照）。そして、こゝでの
選択エッチング液としては、当該各半導体層１８，１７
に対応してこれらを選択除去でき、しかも、半導体層２
３がエッチングストッパ層として作用するのに好適なエ
ッチング液，例えば、硫酸系とか、クエン酸系のエッチ
ング液を用いることができる。

【００２６】引続き、同様にして、前記リセス溝部分２
８の側面部を含む半絶縁性ＩｎＰ基板１１上の各層をホ
トレジストで覆い、かつこれをパターニング（レジスト
パターン２６ｂ）してエッチング用窓２７ｂを開口させ
ると共に、当該レジストパターン２６ｂをマスクに用い
て、こゝでもまた、該当する選択エッチング液での第２
のエッチングにより、今度は、先にエッチングストッパ
層としたノンドープ高純度ＩｎＰ半導体層２３を選択的
にウエットエッチングして除去部分２９を形成させ、該
当するノンドープ高純度ＩｎＡｌＡｓ半導体層１６を部
分的に露出させる（図２(f) 参照）。そして、こゝでの
選択エッチング液としては、同様に、当該半導体層２３
に対応してこれを選択除去するのに好適なエッチング
液，例えば、塩酸系のエッチング液を用いることができ
るもので、このようにして形成されるリセス構造では、
再現性に優れる。

【００２７】引続き、これらの上にゲート金属を蒸着さ
せた後、リフトオフすることで部分的に露出されたノン
ドープ高純度ＩｎＡｌＡｓ半導体層１６上にゲート電極
１９を選択形成させ（図２(g) 参照）た後、さらに、各
電極部以外での露出された各半導体層の表面部に絶縁膜
２４を被覆形成させ（図２(h) 参照）ることにより、安
定した絶縁をなし得て信頼性を向上できるもので、この
ようにして、前記図１に示すリセス構造による高電子移
動度トランジスタを所期通りに構成させ得るのである。

【００２８】こゝで、図３は、前記ソース電極２０，ド
レイン電極２１間に流れる電流値を測定しながら、硫酸
系エッチング液でリセスエッチングを行なったときの当
該電流値とエッチング時間との関係をプロットしたもの
で、従来と比較して示してあり、図中，Ａ試料は、この
実施例（図１，図２）の場合、Ｂ試料は、従来例（図
６）の場合の各特性である。

【００２９】すなわち、当該図３から明らかなように、
Ａ試料，およびＢ試料は、エッチング時間の経過に合わ
せて、それぞれのソース・ドレイン間電流が徐々に減少
するが、あるエッチング時間を経過した後には、従来の
Ｂ試料の場合、エッチング時間（数秒程度）の微妙な増
加に対しても、その電流値が大きく減少し、リセス深さ
の制御が非常に困難であるのに比較して、この実施例で
のＡ試料の場合、あるエッチング時間を経過した後は、
ほゞ一定の電流値にキープされて、その後，たとえエッ
チング時間が長くなっても変化しなくなることが判る。
この理由としては、Ａ試料の場合、ｎ型ＩｎＧａＡｓ半
導体層１８，およびｎ型ＩｎＡｌＡｓ半導体層１７がリ
セスエッチングされた後、ノンドープ高純度ＩｎＰ半導
体層２３がエッチングストップ層として効果的に作用す
る点を挙げることができるもので、結果的に、この実施
例では、良好な選択エッチングがなされる。従って、こ
の実施例構成の場合には、たとえ、エッチング速度，エ
ッチング時間などのエッチング条件を精密に制御しなく
とも、再現性がよく、かつ均一性に優れたリセス構造に
よる高電子移動度トランジスタを得られるのである。な
お、こゝでのエッチングストップ層としてのノンドープ
高純度ＩｎＰ半導体層２３の厚さについては、例えば、
０．００２μｍ程度であっても十分な機能を果たし得る
ことを確認できた。

【００３０】さらに、前記図１に示す実施例では、ゲー
ト電極１９をノンドープ高純度ＩｎＡｌＡｓ半導体層１
６上に選択形成させているが、図４に示すように、ｎ型
ＩｎＧａＡｓ半導体層１８，およびｎ型ＩｎＡｌＡｓ半
導体層１７のみをリセスエッチングして、ゲート電極１
９をノンドープ高純度ＩｎＰ半導体層２３上に選択形成
させてもほゞ同様な作用，効果が得られる。

【００３１】

【発明の効果】以上、各実施例によって詳述したよう
に、この発明によれば、所要の第１，ないし第８の各半
導体層を積層させておき、第８，第７，第６の各半導体
層を選択的に除去して第５の半導体層を露出させること
により、これらの第８，第７，第６，および第５の各半
導体層の面にリセス構造を選択的に形成させるか、もし
くは、第８，第７の各半導体層を選択的に除去して第６
の半導体層を露出させることにより、これらの第８，第
７，および第６の各半導体層の面にリセス構造を選択的
に形成させるようにしたので、こゝでのリセス構造を極
めて容易かつ再現性よく形成できるのであり、しかも、
リセス構造内での露出された第５の半導体層上，もしく
は、第６の半導体層上に第１の電極を選択形成させ、か
つリセス構造外での対向する第８の半導体層上にあっ
て、第１の電極を挟んで第２，第３の各電極をそれぞれ
に選択形成させた後、これらの各電極部以外での少なく
ともリセス構造対応の第８，第７，および第６の各半導
体層の表面部を表面保護膜で被覆させるようにしたか
ら、こゝでは、当該リセス構造部での各半導体層，特
に、第６の半導体層に対する安定した良好かつ効果的な
絶縁ができて、装置の信頼性を格段に向上し得るなどの
優れた特長がある。

【図面の簡単な説明】

【図１】この発明の一実施例を適用したリセス構造によ
る高電子移動度トランジスタの概要構成を模式的に示す
断面図である。

【図２】(a) ないし(h) は、同上高電子移動度トランジ
スタを製造する際の主要な工程を順次模式的に示すそれ
ぞれに断面図である。

【図３】同上リセスエッチングにおける作用を説明する
グラフである。

【図４】この発明の他の実施例を適用したリセス構造に
よる高電子移動度トランジスタの概要構成を模式的に示
す断面図である。

【図５】従来の一例でのリセス構造による高電子移動度
トランジスタの基本的な概要構成を模式的に示す断面図
である。

【図６】従来の他の例でのリセス構造による高電子移動
度トランジスタの基本的な概要構成を模式的に示す断面
図である。

【符号の説明】

１１ 半絶縁性ＩｎＰ基板 １２ ノンドープ高純度ＩｎＰ半導体層（第１の半導体
層，バッファ層） １３ ノンドープ高純度ＩｎＧａＡｓ半導体層（第２の
半導体層，電子走行層） １４ ノンドープ高純度ＩｎＡｌＡｓ半導体層（第３の
半導体層，スペーサ層） １５ ｎ型の半導体層（第４の半導体層，キャリア供給
層） １６ ノンドープ高純度ＩｎＡｌＡｓ半導体層（第５の
半導体層） １７ ｎ型ＩｎＡｌＡｓ半導体層（第７の半導体層） １８ ｎ型ＩｎＧａＡｓ半導体層（第８の半導体層） １９ ショットキ電極（第１の電極，ゲート電極） ２０ オーミック電極（第２の電極，ソース電極） ２１ オーミック電極（第３の電極，ドレイン電極） ２２ ２次元電子ガス層 ２３ ノンドープ高純度ＩｎＰ半導体層（第６の半導体
層，エッチングストップ層） ２４ 絶縁膜 ２５ メサエッチング部分 ２６ａ，２６ｂ レジストパターン ２７ａ リセス用窓 ２７ｂ エッチング用窓 ２８ リセス溝部分 ２９ 除去部分

───────────────────────────────────────────────────── フロントページの続き (72)発明者 榎木 孝知 東京都千代田区内幸町１丁目１番６号 日 本電信電話株式会社内 (72)発明者 赤津 祐史 東京都千代田区内幸町１丁目１番６号 日 本電信電話株式会社内

Claims (2)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に対し、第１の半導体層か
   らなるバッファ層，第２の半導体層からなる電子走行
   層，第２の半導体層よりも大きなバンドギャップ・エネ
   ルギーを有する第３の半導体層からなるスペーサ層，一
   方の導電型の不純物をドープした第４の半導体層からな
   るキャリア供給層，第３の半導体層と同様な半導体から
   なる第５の半導体層，第２の半導体層と第３の半導体層
   の間のバンドギャップ・エネルギーを有する第６の半導
   体層からなるエッチングストップ層，第３の半導体層に
   同一導電型の不純物をドープした半導体層からなる第７
   の半導体層，および第２の半導体層に同一導電型の不純
   物をドープした半導体層からなる第８の半導体層を順次
   に積層させた積層構造を有し、 前記第８，第７，第６，および第５の各半導体面にあっ
   てリセス構造を選択的に形成させ、 また、前記リセス構造内での第５の半導体層上に第１の
   電極を、リセス構造外での対向する第８の半導体層上に
   第１の電極を挟んで第２，第３の各電極をそれぞれに選
   択形成させ、 さらに、これらの各電極部以外の少なくとも前記第８，
   第７，および第６の各半導体層の表面部に表面保護膜を
   被覆形成させたことを特徴とする高電子移動度トランジ
   スタ。
2. 【請求項２】 半導体基板上に対し、第１の半導体層か
   らなるバッファ層，第２の半導体層からなる電子走行
   層，第２の半導体層よりも大きなバンドギャップ・エネ
   ルギーを有する第３の半導体層からなるスペーサ層，一
   方の導電型の不純物をドープした第４の半導体層からな
   るキャリア供給層，第３の半導体層と同様な半導体から
   なる第５の半導体層，第２の半導体層と第３の半導体層
   の間のバンドギャップ・エネルギーを有する第６の半導
   体層からなるエッチングストップ層，第３の半導体層に
   同一導電型の不純物をドープした半導体層からなる第７
   の半導体層，および第２の半導体層に同一導電型の不純
   物をドープした半導体層からなる第８の半導体層を順次
   に積層させた積層構造を有し、 前記第８，第７，および第６の各半導体層面にあってリ
   セス構造を選択的に形成させ、 また、前記リセス構造内での第６の半導体層上に第１の
   電極を、リセス構造外での対向する第８の半導体層上に
   第１の電極を挟んで第２，第３の各電極をそれぞれに選
   択形成させ、 さらに、これらの各電極部以外の少なくとも前記第８，
   第７，および第６の各半導体層の表面部に表面保護膜を
   被覆形成させたことを特徴とする高電子移動度トランジ
   スタ。