FR2865851A1 - Transistors a effet de champ a mode depletion et a mode enrichissement monolithiquement integres et procede pour les fabriquer - Google Patents
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Abstract
Un transistor à effet de champ (FET) à mode déplétion (mode D)(2) est monolithiquement intégré à un FET à mode enrichissement (mode E) (103) dans une structure multicouche (105). La structure multicouche (105)comprend une couche de canal (16) recouverte par une couche d'arrêt (107) recouverte par une couche de contact ohmique. Des contacts de drain (38) et de source (40) des FET à mode D et à mode E sont couplés à la couche de contact ohmique. Un contact de grille des FET à mode D et à mode E est couplé à la couche d'arrêt. Une zone amorphisée est fournie sous le contact de grille à mode E (111) à l'intérieur de la couche d'arrêt. La zone amorphisée constitue un contact Schottky à mode E enfoui avec la couche d'arrêt (107). Un autre mode de réalisation couple le contact de grille du transistor à mode D(30) à une première couche qui recouvre la couche d'arrêt, et fournit une zone amorphisée à mode D similaire à l'intérieur de la première couche.
Description
TRANSISTORS À EFFET DE CHAMP À MODE
DÉPLÉTION ET À MODE ENRICHISSEMENT MONOLITHIQUEMENT INTÉGRÉS ET PROCÉDÉ
POUR LES FABRIQUER
La présente invention concerne en particulier les transistors à effet de champ et se situe dans le domaine des circuits intégrés.
Un type de transistor à semiconducteur connu sous le nom de transistor à effet de champ, ou FET, comprend trois bornes: (1) une source, (2) un drain et (3) une grille.
Lorsqu'une tension de seuil est appliquée à la grille, un "effet de champ" se produit dans une zone de matériau semiconducteur sous la grille, appelée "zone de la grille". L'effet est soit une accumulation de charge, soit un appauvrissement de charge dans la zone de la grille. La réalisation de l'un ou l'autre de ces deux événements dépend du type de conductivité de dopage de la zone de la grille et de la polarité de la tension de la grille. L'accumulation ou l'appauvrissement de charge crée un canal sous la grille qui relie électriquement la source et le drain. Si un canal est présent lorsque la zone de drain est polarisée par une tension, et que la zone de source est reliée à la masse par rapport à la zone de drain, alors un courant passe par le canal entre les zones de source et de drain.
Parmi les différents types de FET, on trouve des transistors à mode déplétion (mode D) et à mode enrichissement (mode E). Un transistor à mode E est non conducteur lorsque la tension de la grille est nulle ou négative. Pour cette raison, un transistor à mode E est classé dans la catégorie des transistors "normalement éteints". Un transistor à mode E est mis en conduction en rendant positive la 2865851 2 tension de la grille par rapport à la tension de la source. Dans un transistor à mode D, en revanche, il existe une conduction même avec une tension de grille nulle, à condition que la zone de drain soit polarisée avec une tension et que la zone de source soit reliée à la masse par rapport à la zone de drain. Pour cette raison, les transistors à mode D sont classés dans la catégorie des transistors "normalement allumés". Un transistor à mode D est rendu non conducteur en rendant négative la tension de la grille par rapport à la tension de la source.
Un type de FET qui est utile pour des applications haute fréquence est le transistor HEMT (transistor à haute mobilité d'électrons). Les dispositifs HEMT peuvent être réalisés soit sous la forme de dispositifs à mode enrichissement, soit à mode déplétion, et sont souvent constitués de matériaux du Groupe III-V, tels que l'arséniure de gallium (GaAs) et le phosphure d'indium (InP).
En règle générale, un HEMT comprend une couche de canal qui est recouverte par une couche d'espacement qui est recouverte par une couche d'arrêt. Les couches d'espacement et d'arrêt sont constituées d'un matériau semiconducteur à grande largeur de bande interdite. La couche de canal est constituée d'un matériau semiconducteur à largeur de bande interdite étroite. Du fait de la discontinuité de la bande de conduction au point de jonction entre ces matériaux semiconducteurs dissemblables, que l'on désigne par le nom de "hétérojonction", des électrons sont injectés de la couche d'arrêt dans la couche de canal pendant le fonctionnement du transistor. Les électrons sont confinés de façon à se déplacer dans un plan parallèle à l'hétérojonction du fait de la largeur de bande interdite relativement plus grande de la couche d'arrêt. Les électrons se déplacent plus aisément au travers de la couche de canal d'un dispositif HEMT que par le canal d'un FET ordinaire. En conséquence, des dispositifs HEMT peuvent fonctionner à des niveaux de vitesse élevés et de bruit faibles.
Dans certaines applications, il est souhaitable de réaliser des dispositifs semiconducteurs, tels que des dispositifs logiques FET à couplage direct qui intègrent monolithiquement un transistor à mode D à un transistor à mode E dans un circuit intégré unique. La Figure 1 illustre un dispositif de transistor à mode E / mode D monolithiquement intégré traditionnel 1 qui comprend un transistor à mode D 2 qui est monolithiquement intégré à un transistor à mode E 3 dans une 2865851 3 structure multicouche 5. Dans cet exemple particulier, chacun des transistors à mode E et à mode D 2, 3 est d'un type de HEMT connu sous le nom de transistor pseudomorphique à haute mobilité d'électrons, ou pHEMT. Bien que le transistor à mode D 2 et le transistor à mode E 3 soient illustrés comme étant adjacents latéralement l'un par rapport à l'autre pour une visualisation plus aisée, les transistors à mode D et à mode E 2, 3 peuvent être disposés loin l'un de l'autre dans des zones différentes du circuit intégré.
La structure multicouche 5 comprend un substrat semiconducteur 10 qui est formé de GaAs non dopé. Différentes couches semiconductrices épitaxiales se trouvent disposées en couches successives par dessus le substrat semiconducteur 12, ces différentes couches comprenant: une couche tampon 14, des couches de canal et d'espacement 16, une couche d'arrêt à mode E 18, une couche d'amincissement de gravure à mode E 20, une couche d'arrêt à mode D 22, une couche d'amincissement de gravure à mode D 24, une couche de transition à fossé large 26 et une couche de contact ohmique 28. Il convient de noter qu'il existe deux couches d'arrêt et deux couches d'amincissement de gravure.
Le transistor à mode D 2 et le transistor à mode E 3 comprennent chacun un contact de source métallique 38 et un contact de drain métallique 40 sur une surface supérieure de la couche de contact ohmique 28. Chaque transistor 2, 3 est électriquement isolé à l'intérieur d'une colonne creuse d'ions implantés respective, illustrée sous la forme d'une zone d'isolation 6, qui entoure le transistor respectif 2, 3. La paroi latérale de la zone d'isolation respective 6 autour de chaque transistor 2, 3 s'étend vers le bas à partir de la surface supérieure de la couche de contact ohmique 28 au travers de la couche tampon 14.
Un contact de grille métallique des transistors respectifs 2, 3 se trouve de manière latérale entre les bornes source et drain 38, 40 des transistors à mode D et à mode E 2, 3. Les contacts de grille à mode D et à mode E 30, 34 sont disposés dans des fossés de grilles à mode D et à mode E respectifs 32, 36 qui s'étendent dans un substrat multicouche 5 à partir de la surface supérieure de la couche de contact ohmique 90. Les contacts de grille à mode D et à mode E 30, 34 sont couplés à des couches différentes des couches semiconductrices intérieures de la structure multicouche 5 à des points situés verticalement sous la couche de 2865851 4 contact ohmique 90.
Plus précisément, le contact de grille à mode D 30 du transistor à mode D 2 est couplé à une surface supérieure de la couche d'arrêt à mode D 22 à l'intérieur du fossé de grille à mode D 32. La paroi latérale semiconductrice 33 du fossé de grille à mode D 32 se termine en pointe en direction de l'intérieur à partir de la surface supérieure de la couche de contact ohmique 28, vers le bas vers la couche d'arrêt à mode D 22. De plus, la paroi latérale 33 est étagée de façon à former un rebord de fossé large 46 sur la surface supérieure de la couche de transition à fossé large 26. La présence du rebord de fossé large 46 est incluse pour augmenter la tension de claquage du transistor à mode D 2.
De même, le contact de grille métallique 34 du transistor à mode E 3 est couplé à une surface supérieure de la couche d'arrêt à mode E 18 à l'intérieur du fossé de grille à mode E 36. La paroi latérale semiconductrice 37 du fossé de grille à mode E 36 se termine également en pointe en direction de l'intérieur à partir de la surface supérieure de la couche de contact ohmique 28, vers le bas vers la couche d'arrêt à mode D 22. De plus, la paroi latérale 37 est étagée de façon à former un rebord de fossé large 46 sur la surface supérieure de la couche de transition à fossé large 26. La présence du rebord de fossé large 46 est incluse pour augmenter la tension de claquage du transistor à mode E 3.
Comme illustré à la Figure 1, le fossé de grille à mode E 36 et le contact de grille à mode E 34 se prolongent verticalement dans la structure multicouche 5 plus profondément que le fossé de grille à mode D 32 et le contact de grille à mode D 30, en raison de la couche d'arrêt à mode E 28 à laquelle le contact de grille à mode E 34 est couplé verticalement sous la couche d'arrêt à mode D 22 et la couche d'amincissement de gravure à mode E 20.
Pour réaliser le fossé de grille à mode D étagé 32, une pluralité d'opérations de gravure et de photolithographie sont nécessaires, y compris: (1) une première opération de gravure sélective qui grave la couche de contact ohmique 28 au travers d'un premier masque de photorésine et s'arrête sur la couche de transition à fossé large 26, (2) une deuxième opération de gravure sélective qui grave la couche de transition à fossé large 26 au travers d'un deuxième masque de photorésine et s'arrête sur la couche d'amincissement de gravure à mode D 24, et 2865851 5 (3) une troisième opération de gravure sélective qui grave la couche d'amincissement de gravure à mode D 24 au travers du deuxième masque de photorésine et s'arrête sur la couche d'arrêt à mode D 22.
De la même manière, une pluralité d'opérations de gravure et de photolithographie sont nécessaires pour réaliser le fossé de grille à mode E 36, ces opérations comprenant: (1) une première opération de gravure sélective qui grave la couche de contact ohmique 28 au travers d'un premier masque de photorésine et s'arrête sur la couche de transition à fossé large 26, (2) une deuxième opération de gravure sélective qui grave la couche de transition à fossé large 26 au travers d'un deuxième masque de photorésine et s'arrête sur la couche d'amincissement de gravure à mode D 24, (3) une troisième opération de gravure sélective qui grave la couche d'amincissement de gravure à mode D 24 au travers du deuxième masque de photorésine et s'arrête sur la couche d'arrêt à mode D 22, (4) une quatrième opération de gravure sélective qui grave la couche d'arrêt à mode D 22 au travers du deuxième masque de photorésine et s'arrête sur la couche d'amincissement de gravure à mode E 20, et (5) une cinquième opération de gravure sélective qui grave la couche d'amincissement de gravure à mode E 20 au travers du deuxième masque de photorésine et s'arrête sur la couche d'arrêt à mode E 18.
Les contacts de grille 30, 34 des transistors à mode D et à mode E 2, 3 possèdent respectivement la même structure et se composent de plusieurs couches métalliques successives, comprenant: (1) une première couche mince de titane (Ti) en contact avec la surface des couches d'arrêt 22, 18 respectivement, (2) une deuxième couche mince de platine (Pt) sur la couche de Ti, et (3) une couche relativement épaisse d'or (Au) sur la couche de Pt. Les contacts de source et de drain 38, 40 sont également constitués de plusieurs couches métalliques successives comprenant: (1) une première couche de Au en contact avec la surface supérieure de la couche de contact ohmique 28, (2) une deuxième couche de nickel (Ni) sur la couche de Au, (3) une troisième couche de germanium (Ge) sur la couche de Ni et (4) une quatrième couche de Au sur la couche de Ge.
Les fossés de grille à mode D et à mode E 32, 36 sont typiquement remplis d'un matériau diélectrique autour des contacts de grille métalliques 30, 34. Le 2865851 6 matériau diélectrique peut être du dioxyde de silicium ou du nitrure de silicium. Les interconnexions métalliques sont couplées à la surface supérieure des contacts de la grille 30, 34, aux contacts de source 38 et aux contacts de drain 40 pour achever les transistors à mode D et à mode E 2, 3.
La dispositif à transistor à mode D / mode E monolithiquement intégré traditionnel 1 de la Figure 1 présente plusieurs aspects problématiques. En premier lieu, la structure multicouche 5 inclut une multiplicité de couches semiconductrices, y compris deux couches d'amincissement de gravure 20, 24 et deux couches d'arrêt 18, 22. Plus le nombre de couches est élevé, plus le coût et la complexité de la structure multicouche 5 sont élevés. Ceci entraîne des coûts et une complexité supplémentaires pour le processus de fabrication du transistor. Par exemple, le processus de réalisation du fossé de grille à mode E 36 de la Figure 1 implique au moins cinq opérations de gravure sélectives.
De plus, la couche d'amincissement de gravure à mode E 20, qui est nécessaire à la fabrication du transistor à mode E 3, se situe sous le contact de grille à mode D 30 et la couche d'arrêt 22 du transistor à mode D 2. Compte tenu des tolérances de fabrication relatives à l'épaisseur des différentes couches épitaxiales de la structure multicouche 5 se chiffrant à 5% pour un fabricant épitaxial et une machine de croissance épitaxiale donnés, la structure de la structure multicouche 5 sous le transistor à mode D 2 est variable. Malheureusement, de telles variations dans le positionneur de la couche d'amincissement de gravure à mode E 20 conduiront à une variabilité des performances du transistor à mode D 2 d'une tranche de silicium à une autre. De plus, la présence de la couche d'amincissement de gravure à mode E 24 sous le contact de grille à mode D 30 peut également conduire à d'autres conditions indésirables, telles que défauts de l'interface, rugosité de l'interface, non-uniformité, décalages de la bande de conduction et de valence et résistivités différentes des matériaux. Ces conditions dégraderont également les performances du transistor à mode I) 2.
Les performances du transistor à mode E 3 sont également compromises dans le mode de conception traditionnel. Par exemple, un certain degré de surgravure est nécessaire pour garantir que la couche d'amincissement de gravure à mode E 20 est atteinte au cours de l'opération de gravure au travers de la couche d'arrêt à 2865851 7 mode D 22. Au cours de l'opération de surgravure, la gravure dans la direction verticale progresse lentement à cause de la sélectivité de l'agent de gravure vis-àvis de la couche d'amincissement de gravure à mode E 20. En revanche, la gravure dans la direction latérale au travers de la couche d'arrêt à mode D 22 progresse de manière constante. En conséquence, le périmètre du fossé de grille à mode E 36 partiellement achevé sur la surface exposée de la couche d'amincissement de gravure à mode E 20 est plus grand que souhaité. L'opération de gravure suivante qui grave au travers de la couche d'amincissement de gravure à mode E 50 expose en conséquence une zone plus grande que souhaitée sur la surface supérieure de la couche d'arrêt à mode E 18. Comme le contact de grille à mode E 34 ne couvre que partiellement la surface supérieure exposée de la couche d'arrêt à mode E 18 à l'intérieur du fossé de grille à mode E 36, une zone sans grille 44 à la surface de la couche d'arrêt à mode E 18 est constituée. Le contrôle de l'étendue de la zone sans grille 44 est difficile du fait des variations de l'épaisseur de la couche épitaxiale et des dépendances de la gravure sur la taille de la caractéristique.
La surface relativement grande de la paroi latérale semiconductrice 37 et de la zone sans grille 44 du fossé de grille à mode E 36 pose problème. Ces surfaces, qui sont recouvertes d'un oxyde natif dû à l'exposition à l'air, présentent des défauts et des pièges d'interface dus à la terminaison abrupte du réseau cristallin normal, ce qui, à son tour, entraîne la formation de liaisons pendantes, de défauts et d'états de surface. Les états de surface diminueront le nombre de porteurs de charge du matériau semiconducteur sous-jacent et risquent en fait d'éteindre de manière permanente le transistor à mode E 3 quelle que soit la tension de la grille appliquée au contact de grille à mode E 34.
Un but de la présente invention est de pallier ces inconvénients.
La présente invention propose des dispositifs FET à mode E / mode D monolithiquement intégrés et les procédés de fabrication de tels dispositifs.
Selon un premier aspect, l'invention propose circuit intégré comprenant: un transistor à effet de champ (FET) à mode déplétion (mode D) et un FET à mode enrichissement (mode E) dans une structure multicouche, 2865851 8 caractérisé en ce que la structure multicouche comprend un substrat semiconducteur recouvert d'une pluralité de couches semiconductrices épitaxiales communes aux FET à mode D et à mode E, comprenant une couche de canal recouverte par une couche d'arrêt recouverte par une première couche, en ce que les FET à mode D et à mode E comprennent chacun un contact de source, un contact de drain et un contact de grille, et en ce que les contacts de source et de drainrespectifs du FET à mode D et du FET à mode E sont couplés à la première couche, et les contacts de grille respectifs du FET à mode D et du FET à mode E sont couplés à la couche d'arrêt.
Dans divers modes de réalisation du circuit intégré, on peut éventuellement avoir recours à l'une et/ou l'autre des dispositions suivantes: - une zone d'amorphisation à état solide située sous le contact de grille à mode E au moins à l'intérieur de la couche d'arrêt; - la zone d'amorphisation à état solide comprend au moins un composé comprenant au moins l'un des éléments parmi platine, iridium, palladium, nickel, cobalt, chrome, ruthénium, osmium, rodium et rhénium; - la zone d'amorphisation à état solide comprend une pluralité de composés, dans lequel au moins l'un de ces composés comprend l'un des éléments parmi platine, iridium, palladium, nickel, cobalt, chrome, ruthénium, osmium, rodium et rhénium, et au moins l'un de ces composés contient un élément différent parmi platine, iridium, palladium, nickel, cobalt, chrome, ruthénium, osmium, rodium et rhénium; - au moins une deuxième couche épitaxiale entre la couche d'arrêt (107) et la première couche; - la couche d'arrêt (107) est d'un premier type de conductivité, et comprenant en outre une zone d'implantation d'un deuxième type de conductivité réalisée au moins dans la couche d'arrêt située sous le contact de grille à mode E (111), dans lequel la zone d'amorphisation à état solide se trouve à l'intérieur de la zone d'implantation.
Selon un deuxième aspect, l'invention propose un circuit intégré comprenant: 2865851 9 un transistor à effet de champ (FET) à mode déplétion (mode D) et un FET à mode enrichissement (mode E) dans une structure multicouche, caractérisé en ce que la structure multicouche comprend un substrat semiconducteur recouvert d'une pluralité de couches semiconductrices épitaxiales communes aux FET à mode I) et à mode E, comprenant une couche de canal recouverte par une couche d'arrêt recouverte par une première couche recouverte par une deuxième couche, en ce que les FET à mode D et à mode E comprennent chacun un contact de source, un contact de drain et un contact de grille, et en ce que les contacts de source et de drain du FET à mode D et du FET à mode E sont couplés à la deuxième couche, en ce que le contact de grille du FET à mode D est couplé à la première couche et en ce qu'une zone d'amorphisation à état solide se situe sous le contact de grille à mode D à l'intérieur de la première couche, et en ce que le contact de grille du FET à mode E est couplé à la couche d'arrêt et une zone d'amorphisation à état solide se situe sous le contact de grille à mode E à l'intérieur de la couche d'arrêt.
Dans divers modes de réalisation du circuit intégré, on peut éventuellement avoir recours à l'une et/ou l'autre des dispositions suivantes: - le substrat multicouche comprend une troisième couche épitaxiale entre la première couche et la couche d'arrêt, ladite troisième couche ayant une composition différente de la première couche et de la couche d'arrêt (107), et la zone d'amorphisation à état solide à mode D se situe à l'intérieur de la troisième couche.
- la couche d'arrêt est d'un premier type de conductivité, et comprenant en outre une zone d'implantation d'un deuxième type de conductivité réalisée au moins dans la couche d'arrêt située sous le contact de grille à mode E, en ce que la zone d'amorphisation à état solide à rnode E se trouve à 30 l'intérieur de la zone d'implantation.
- les zones d'amorphisation à état solide à mode D et à mode E comprennent au moins un composé contenant du platine, de l'iridium, du 2865851 10 palladium, du nickel, du cobalt, du chrome, du ruthénium, de l'osmium, du rodium et du rhénium.
- la au moins une des zones d'amorphisation à état solide à mode D et à mode E comprend une pluralité de composés, dans lequel au moins l'un de ces composés comprend l'un des éléments parmi platine, iridium, palladium, nickel, cobalt, chrome, ruthénium, osmium, rodium et rhénium, et au moins l'un de ces composés contient un élément différent parmi platine, iridium, palladium, nickel, cobalt, chrome, ruthénium, osmium, rodium et rhénium.
Selon un troisième mode de réalisation, l'invention propose un circuit intégré comprenant: un transistor à effet de champ (FET) à mode déplétion (mode D) et un FET à mode enrichissement (mode E) dans une structure multicouche, caractérisé en ce que la structure multicouche comprend un substrat semiconducteur recouvert d'une pluralité de couches semiconductrices épitaxiales communes aux FET à mode D et à mode E, y compris une couche de canal recouverte par une couche d'arrêt recouverte par au moins une première couche, en ce que les FET à mode D et à mode E comprennent chacun un contact de source, un contact de drain et un contact de grille, et en ce que les contacts de source et de drain du FET à mode D et du FET à mode E sont couplés à l'une des couches épitaxiales recouvrant la couche de canal, en ce qu'un contact de grille du FET à mode D est couplé à l'une des couches, première couche ou couche d'arrêt, et en ce qu'un contact de grille du FET à mode E est couplé à l'une des couches, première couche ou couche d'arrêt, et en ce qu'une zone d'amorphisation à état solide est présente sous le contact de grille à mode E au moins à l'intérieur de la couche d'arrêt.
Dans divers modes de réalisation du circuit intégré, on peut éventuellement avoir recours à l'une et/ou l'autre des dispositions suivantes: -le contact de grille à mode D est couplé à la première couche et le contact de grille à mode E est couplé à la couche d'arrêt; - une deuxième zone d'amorphisation à état solide située sous le contact de grille à mode D au moins à l'intérieur de la première couche.
- les contacts de source et de drain à mode D et à mode E sont couplés à la première couche, et les contacts de grille à mode D et à mode E sont couplés à la couche d'arrêt; - les contacts de source et de drain à mode D et à mode E sont couplés à la première couche, et le contact de grille à mode E est couplé à la couche d'arrêt; - la couche d'arrêt est d'un premier type de conductivité, et comprenant en outre une zone d'implantation d'un deuxième type de conductivité réalisée au moins dans la couche d'arrêt située sous le contact de grille à mode E, dans lequel la zone d'amorphisation à état solide à mode E se trouve à l'intérieur de la zone d'implantation.
Selon un autre aspect de l'invention, celle-ci propose un procédé de fabrication d'un circuit intégré comprenant un FET à mode D et un FET à mode E, le procédé étant caractérisé en ce qu'il comprend les étapes de: réalisation d'une structure multicouche comprenant un substrat semiconducteur recouvert d'une pluralité de couches semiconductrices épitaxiales, comprenant une couche de canal recouverte par une couche d'arrêt, où les couches de canal et d'arrêt sont communes aux FET à mode D et à mode E, - formation de contacts de source et de drain différents pour le FET à mode D et le FET à mode E sur l'une des couches épitaxiales du substrat 25 multicouche, - formation d'un fossé de grille dans la structure multicouche pour le FET à mode D et d'un fossé de grille dans la structure multicouche pour le FET à mode E, où la surface de la couche d'arrêt étant exposée au niveau d'une partie basse des fossés de grille à mode D et à mode E, et - dépôt d'une pluralité de couches métalliques sur la surface exposée de la couche d'arrêt à l'intérieur des fossés de grille à mode D et à mode E, réalisant ainsi un contact de grille à mode D et un contact de grille à mode E, 2865851 12 dans lequel une première couche métallique déposée en contact avec la couche d'arrêt dans le fossé de grille à mode D est différente d'une première couche métallique déposée en contact avec la couche d'arrêt dans le fossé de grille à mode E. Dans divers modes de réalisation du procédé, on peut éventuellement avoir recours à l'une et/ou l'autre des dispositions suivantes: - une amorphisation totale de la première couche métallique déposée en contact avec la couche d'arrêt dans le fossé de grille à mode E dans la couche d'arrêt, dans lequel la première couche métallique déposée en contact avec la surface exposée de la couche d'arrêt dans le fossé de grille à mode D n'est pas significativement amorphisée dans la couche d'arrêt; - la première couche métallique déposée en contact avec la surface exposée de la couche d'arrêt dans le fossé de grille à mode E contient l'un des métaux parmi platine, iridium, palladium, nickel, cobalt, chrome, ruthénium, osmium, rodium et rhénium, et la première couche métallique déposée en contact avec la couche d'arrêt dans le fossé de grille à mode D ne contient pas l'un des métaux parmi iridium, palladium, nickel, cobalt, chrome, ruthénium, osmium, rodium et rhénium; - la couche d'arrêt est d'un premier type de conductivité, et comprenant en outre la formation d'une zone d'implantation d'un deuxième type de conductivité au moins dans la couche d'arrêt située sous le contact de grille à mode E, dans lequel la première couche métallique du contact de grille à mode E est amorphisée dans la zone d'implantation.
- la première couche métallique déposée en contact avec la surface exposée de la couche d'arrêt dans le fossé de grille à mode E contient l'un des métaux parmi platine, iridium, palladium, nickel, cobalt, chrome, ruthénium, osmium, rodium et rhénium, et comprenant en outre: le dépôt d'une deuxième couche métallique sur la première couche métallique à mode E, où la deuxième couche métallique est d'un métal différent parmi platine, iridium, palladium, nickel, cobalt, chrome, ruthénium, 2865851 13 osmium, rodium et rhénium par rapport à la première couche métallique, et une amorphisation totale de la deuxième couche métallique du contact de grille à mode E dans la couche d'arrêt.
Selon un autre aspect de l'invention, celle-ci propose un procédé de fabrication d'un circuit intégré comprenant un FET à mode D et un FET à mode E, le procédé étant caractérisé en ce qu'il comprend les étapes de: réalisation d'une structure multicouche comprenant un substrat semiconducteur recouvert d'une pluralité de couches semiconductrices épitaxiales, comprenant une couche de canal recouverte par une couche d'arrêt recouverte par une première couche recouverte par une deuxième couche, où la couche de canal, la couche d'arrêt, les première et deuxième couches sont communes aux FET à mode D et à mode E, - formation de contacts de source et de drain différents pour le FET à mode D et le FET à mode E sur la deuxième couche, - gravure d'un fossé de grille dans lastructure multicouche pour le FET à mode D, la surface de la première couche étant exposée au niveau d'une partie basse du fossé de grille à mode D, - gravure d'un fossé de grille dans la structure multicouche pour le FET à mode E, la surface de la couche d'arrêt étant exposée au niveau d'une partie basse du fossé de grille à mode E, - dépôt d'une pluralité de couches métalliques sur la surface exposée de la première couche à l'intérieur du fossé de grille à mode D, formant ainsi un contact de grille à mode D, une première couche métallique de la pluralité des couches métalliques étant en contact avec la surface exposée de la première couche, - dépôt d'une pluralité de couches métalliques sur la surface exposée de la couche d'arrêt à l'intérieur du fossé de grille à mode E, formant ainsi un contact de grille à mode E, une première couche métallique de la pluralité des couches métalliques étant en contact avec la surface exposée de la couche d'arrêt, - amorphisation totale de la première couche métallique du contact de grille à mode D dans la structure multicouche, formant ainsi une zone 2865851 14 amorphisée au moins dans la première couche sous le contact de grille à mode D, et - amorphisation totale de la première couche métallique du contact de grille à mode E dans la structure multicouche, formant ainsi une zone amorphisée au moins dans la couche d'arrêt sous le contact de grille à mode E. Dans divers modes de réalisation du procédé, on peut éventuellement avoir recours à l'une et/ou l'autre des dispositions suivantes: - le substrat multicouche comprend une troisième couche épitaxiale composée d'un matériau différent de la première couche et de la couche d'arrêt, la troisième couche étant placée entre la première couche et la couche d'arrêt sous les contacts de grille à mode D et à mode E, et la zone amorphisée sous le contact de grille à mode D se prolongeant dans la deuxième couche.
- la couche d'arrêt est d'un premier type de conductivité, et comprenant en outre la formation d'une zone d'implantation d'un deuxième type de conductivité au moins dans la couche d'arrêt située sous le contact de grille à mode E, dans lequel la première couche métallique du contact de grille à mode E est amorphisée dans la zone d'implantation de la couche d'arrêt.
Selon un dernier mode de réalisation de l'invention, on peut utiliser un procédé de fabrication d'un circuit intégré comprenant un FET à mode D (et un FET à mode E, le procédé étant caractérisé en ce qu'il comprend les étapes de: - réalisation d'une structure multicouche comprenant un substrat semiconducteur recouvert d'une pluralité de couches semiconductrices épitaxiales, comprenant au moins une couche de canal recouverte par une couche d'arrêt, où au moins les couches de canal et d'arrêt sont communes aux FET à mode D et à mode E, - formation de contacts de source et de drain différents pour le FET à mode D et le FET à mode E sur le substrat multicouche par-dessus la couche d'arrêt, formation d'un fossé de grille dans la structure multicouche pour le FET à mode E, une surface de la couche d'arrêt étant exposée au niveau d'une partie basse du fossé de grille à mode E, 2865851 15 - dépôt d'une pluralité de couches métalliques sur le substrat multicouche pour réaliser un contact de grille à mode D, - dépôt d'une pluralité de couches métalliques sur la surface exposée de la couche d'arrêt à l'intérieur du fossé de grille à mode E, réalisant ainsi un contact de grille à mode E, où la pluralité des couches métalliques comprenant une première couche métallique en contact avec la surface exposée de la couche d'arrêt, amorphisation totale de la première couche métallique du contact de grille à mode E dans la couche d'arrêt, où une première couche métallique du contact de grille à mode D qui a été déposée en contact avec le substrat multicouche n'est pas significativement amorphisée dans le substrat multicouche.
Dans un mode de réalisation, le procédé comprend en outre la formation d'un fossé de grille dans la structure multicouche pour le FET à mode D, une surface de la couche d'arrêt étant exposée au niveau d'une partie basse du fossé de grille à mode D, dans lequel le premier métal du contact de grille à mode D est en contact avec la couche d'arrêt.
Dans un mode de réalisation, un dispositif FET à mode E / mode D monolithiquement intégré comprend un transistor à mode D et un transistor à mode E dans un substrat. Ce substrat comprend une pluralité de couches semiconductrices, comprenant une couche de canal recouverte par une couche d'arrêt qui est recouverte par une couche d'amincissement de gravure qui est recouverte par une couche de contact ohmique. Les contacts de source et de drain des transistors à mode D et à mode E sont couplés à la couche de contact ohmique. Les contacts de grille des transistors à mode D et à mode E sont couplés à une surface supérieure de la couche d'arrêt. Sous le contact de grille à mode E et à l'intérieur de la couche d'arrêt se trouve une zone amorphisée qui comprend au moins une couche d'un composé électriquement conducteur réalisé par une diffusion de la couche métallique dans le semiconducteur de la couche d'arrêt. La zone amorphisée forme un contact Schottky avec les portions semiconductrices sous-jacentes de la couche d'arrêt.
2865851 16 En conséquence, le dispositif FET à mode E / mode D monolithiquement intégré de cet exemple qui comprend une couche d'arrêt unique à laquelle sont couplés les contacts de grille à mode D et à mode E, et une couche d'amincissement de gravure unique. La structure du substrat multicouche est par conséquent simplifiée, rendant ainsi la fabrication des transistors plus facile est moins coûteuse. De plus, les performances des transistors à mode D et à mode E sont améliorées. Le transistor à mode D est plus fiable et plus reproductible que sur le dispositif traditionnel parce que la couche d'amincissement de gravure spécifique à mode E et la couche d'arrêt qui se trouvaient sous le contact de grille à mode D et sous la couche d'arrêt à mode D du dispositif traditionnel sont supprimées. Les performances du transistor à mode E sont améliorées parce que le contact Schottky entre le contact de grille à mode E et le matériau semiconducteur de la couche d'arrêt est enfoui sous la surface supérieure de la couche d'arrêt. Ceci réduit de manière significative les risques posés par les liaisons pendantes, les défauts et les états de surface de la zone sans grille et des parois latérales du fossé de grille.
Dans un autre mode de réalisation, le contact de grille du transistor à mode D n'est pas couplé à la même couche d'arrêt que celle à laquelle le contact de grille à mode E est couplé mais est plutôt couplé à une couche semiconductrice sus- jacente. Le contact à mode D est, comme le contact de grille à mode E, réalisé d'une manière qui permet à une couche métallique initiale du contact de grille à mode D de diffuser dans la couche semiconductrice, constituant ainsi une zone d'amorphisation à mode D qui fournit un contact Schottky avec les portions sous-jacentes de la couche semiconductrice. Ce mode de réalisation améliore également la structure traditionnelle décrite ci-dessus, parce qu'il réduit les risques posés par les liaisons pendantes, les défauts et les états de surface de la zone sans grille et des parois latérales du fossé de grille.
Ces aspects et d'autres aspects de la présente invention pourront être mieux compris grâce à la description détaillée ci-dessous d'exemples de modes de réalisation s'ils sont lus conjointement avec les schémas les accompagnant, sur lesquels: - la Figure 1, déjà décrite, est une vue latérale en coupe simplifiée d'un dispositif 2865851 17 FET à mode E / mode D monolithiquement intégré traditionnel; - la Figure 2 est une vue latérale en coupe simplifiée d'un mode de réalisation d'un dispositif FET à mode E / mode D monolithiquement intégré conforme à la présente invention; -les Figures 3A à 3L sont des vues latérales en coupe des étapes d'un processus de fabrication du dispositif FET à mode E / mode D monolithiquement intégré de la Figure 2; - la Figure 4 est une vue latérale en coupe simplifiée d'un autre mode de réalisation d'un dispositif FET à mode E / mode D monolithiquement intégré conforme à la présente invention; -les Figures 5A à 5C sont des vues latérales en coupe simplifiées d'autres modes de réalisation d'un dispositif FET à mode E / mode I) monolithiquement intégré conforme à la présente invention; - la Figure 6 est une vue latérale en coupe simplifiée d'un autre mode de réalisation d'un dispositif FET à mode E / mode D monolithiquement intégré conforme à la présente invention; -la Figure 7 est une vue latérale en coupe simplifiée d'un autre mode de réalisation d'un dispositif FET à mode E / mode D monolithiquement intégré conforme à la présente invention.
Des caractéristiques similaires apparaissant dans plusieurs figures portent si possible les mêmes numéros de référence et, en règle générale, toute description redondante de celles-ci a été omise.
La présente invention porte sur un circuit intégré qui comprend à la fois des FET à mode D et à mode E, et sur un procédé de fabrication de ce circuit intégré.
Les FET à mode E / mode D monolithiquement intégrés réalisés conformément à la présente invention peuvent être par exemple des transistors pseudomorphiques à haute mobilité d'électrons (pHEMT), des transistors à haute mobilité d'électrons (HEMT), des transistors à effet de champ à modulation de dopage (MODFET), des transistors à haute mobilité d'électrons métamorphiques (mHEMT), des FET à grille isolés par hétérojonction (HIGFET) et des transistors à effet de champ à hétérojonction (HFET). De tels dispositifs peuvent être réalisés, par exemple, en utilisant un système de matériaux basé sur de l'arséniure 2865851 18 de gallium (GaAs) (GaAs, AlGaAs, InGaAs, AlAs, InGaAlAs, InGaP, InGaNP, AlGaSb, etc.), un système de matériaux basé sur le phosphure d'indium (InP) (InP, InA1P, InGaP, InGaAs, InAlAs, InSb, InAs, etc.), un système de matériaux basé sur le silicium et le germanium (Si et Ge) (Si, Ge, SiGe, SiGeC, SiO2, SiC, saphir, etc.) ou un système de matériaux basé sur le nitrure de gallium (GaN) (GaN, AlGaN, InGaN, InA1GaN, SiC, Si, saphir, etc.) entre autres possibilités.
La Figure 2 illustre un premier mode de réalisation d'un dispositif FET à mode E / mode D monolithiquement intégré 101 conforme à la présente invention. Dans cet exemple précis, les transistors à mode D et à mode E 2, 103 de la Figure 2 sont des pHEMT qui se composent d'une structure multicouche 105. Bien que le transistor à mode D 2 soit illustré de manière latéralement adjacente au transistor à mode E 103, les deux transistors ne doivent pas obligatoirement être latéralement adjacents mais peuvent être disposés dans différentes zones du dispositif 101, qui est un circuit intégré unique. Une zone d'isolation donnée 6 isole le transistor à mode D 2 et le transistor à mode E 103.
Le dispositif FET à mode E / mode D monolithiquement intégré 101 de la Figure 2 diffère du dispositif FET à mode E / mode D monolithiquement intégré traditionnel 1 de la Figure 1 par exemple en présentant seulement une seule couche d'amincissement de gravure 109 et une seule couche d'arrêt 107 dans la structure multicouche 105 au lieu de présenter les deux couches d'amincissement de gravure 20, 24 et les deux couches d'arrêt 18, 22 de la structure traditionnelle de la Figure 1. La suppression de la couche d'amincissement de gravure à mode E 20 qui se trouvait antérieurement sous la contact de grille à mode D 30 et la couche d'arrêt à mode D 22 à la figure 1 résout le problème de performances mentionné ci-dessus du transistor à mode D 2 associé à des épaisseurs de couche variables. De plus, la complexité et le coût de la structure multicouche 105 et le nombre d'opérations de gravure nécessaires pour réaliser le fossé de grille à mode E 36 du dispositif FET à mode E / mode D monolithiquement intégré 101 de la Figure 2 sont réduits par rapport à ceux du dispositif traditionnel de la Figure 1.
La réduction du nombre de couches semiconductrices de la structure multicouche 105 du dispositif FET à mode E / mode D monolithiquement intégré 101 est obtenue en partie par l'utilisation d'un ensemble différent de couches 2865851 19 métalliques dans le contact de grille à mode E 111 de la Figure 2 de celui utilisé dans le contact de grille à mode E 34 de la Figure 1. Comme il sera expliqué plus en détail ci-après, le contact de grille à mode E 111 est construit de telle façon que la couche métallique initiale placée en contact avec la surface supérieure exposée de la couche d'arrêt 107 à l'intérieur du fossé de grille à mode E 110 diffuse dans le matériau semiconducteur de la couche d'arrêt 107 d'une manière uniforme et contrôlable, constituant ainsi une zone amorphisée 113. Lorsque le matériau de cette couche métallique initiale diffuse dans la couche d'arrêt 107, une interaction à semiconducteur se produit pour constituer des couches de composés élémentaires, conductrices d'électricité, uniformément stratifiées et à petits grains qui forment un contact Schottky avec le matériau semiconducteur de la couche d'arrêt 107. Cette technique d'amorphisation assistée par diffusion permet de surmonter les difficultés mentionnées ci-dessus relatives à la zone sans grille 44 et à la paroi latérale semiconductrice du fossé à mode E 37 du transistor à mode E 3 de la Figure 1, puisque l'interface entre la zone amorphisée 113 et la couche d'arrêt 107 est enfouie dans le substrat multicouche 105. En conséquence, les effets de surface néfastes qui risquent de se produire du fait de la zone sans grille 44 et de la paroi latérale du fossé de grille à mode E 37 du transistor à mode E 103 de la Figure 2 sont nettement réduits par rapport au transistor à mode E 3 de la Figure 1, permettant ainsi de réaliser un transistor à mode E 103 robuste et reproductible. Le contrôle de la profondeur du matériau amorphisé de la zone amorphisée 113 dépend du type et de l'épaisseur de la couche métallique déposée en premier qui subit l'amorphisation et des paramètres de processus utilisés pour lancer, piloter et mener à bien les réactions.
Un exemple de procédé de fabrication du dispositif FET à mode E / mode D monolithiquement intégré 101 de la Figure 2 commence par la fourniture d'une tranche de silicium vierge comportant une structure multicouche 105. La structure multicouche 105 comprend un substrat semiconducteur recouvert d'une pluralité de couches semiconductrices épitaxiales. La structure multicouche 105 peut se composer de matériaux semiconducteurs parmi les divers systèmes matériels mentionnés ci-dessus. Le nombre et les types de couches épitaxiales peuvent varier. Les couches épitaxiales peuvent être appliquées en utilisant des procédés traditionnels d'épitaxie par faisceaux moléculaires (MBE) et de déposition chimique métal-oxyde en phase vapeur (MOCVD).
À titre d'exemple, nous allons décrire un substrat multicouche 105 qui se situe dans le système de matériaux GaAs. Dans un mode de réalisation, le substrat semiconducteur 12 de la structure multicouche 105 se compose de GaAs non dopé. La couche tampon 14 est appliquée sur la surface supérieure du substrat 12. La couche tampon 14 peut se composer d'une couche matérielle initiale de GaAs en vrac placée sur le substrat 12, suivie par un super-réseau facultatif de couches matérielles alternées GaAs et Al(X)Ga(*_X)As. À l'intérieur de la couche tampon 14, la couche GaAs en vrac peut présenter une épaisseur (c'est-à-dire une hauteur verticale à la Figure 2) allant entre 100 à 10 000 À. Les différentes couches GaAs du super-réseau peuvent avoir une épaisseur allant entre 15 à 500 A. Les différentes couches Al(XoGa(1_,oAs du super-réseau peuvent également avoir une épaisseur allant entre 15 à 500 A. Les couches A1ooGa(poAs peuvent présenter une fourchette de (x) allant de 0,0 à 0,5. À l'intérieur de la couche tampon 14, les couches alternées GaAs et Al(oGa(1_X)As peuvent être répétées de 5 à 50 fois. Toutes les couches de la couche tampon 14 sont typiquement soit dopées involontairement, soit légèrement dopées de type p, soit légèrement dopées de type n. Le super- réseau se termine typiquement, mais pas nécessairement, par une couche matérielle Al(XoGafl_,oAs.
Après achèvement de la couche tampon 14, les couches de canal et d'espacement 16 sont appliquées. Le canal se compose de In(y)Ga(l_y)As, où (y) typiquement se situe dans la fourchette entre 0,10 à 0,50. L'épaisseur du canal va typiquement entre 50 - 200 À. La couche de canal est typiquement non dopée et 2.5 présente une composition uniforme. D'autres modes de réalisation peuvent inclure une composition non-uniforme à l'intérieur du canal, telle qu'une variation graduée ou étagée de la teneur en indium, et un dopage intentionnel à l'intérieur du canal. La couche de canal est formée d'un matériau semiconducteur à largeur de bande interdite étroite. Une couche d'espacement est disposée de part et d'autre de la couche de canal.
Les couches d'espacement sont typiquement d'une épaisseur de 15 à 60 Â et se composent de Al(X)Ga(l_X)As avec (x) se situant dans la fourchette de 0,0 à 0,5. Les 2865851 21 couches d'espacement sont typiquement non dopées. Dans certains modes de réalisation, le matériau In(Z)Ga(l_Z)P peut être utilisé pour les couches d'espacement avec (z) se situant dans la fourchette de 0,4 à 0,6. Les couches d'espacement sont composées de matériaux capables de produire un décalage de bande important par rapport à la couche de canal In(y)Ga(i_y)As. Le décalage favorise le confinement de la charge qui est transférée vers la couche de canal. Dans les dispositifs de type GaAs, les porteurs de charge à transférer vers la couche de canal sont composés de préférence d'électrons plutôt que de trous. La mobilité et la vitesse des électrons à l'intérieur de la couche de canal sont plus élevées que la mobilité et la vitesse des trous. Les améliorations en termes de mobilité et de vitesse se reflètent par des améliorations de la fréquence maximale de fonctionnement du transistor et de son gain. La présence de dopants dans les couches de canal et/ou d'espacement est généralement évitée car ces impuretés dégradent la mobilité et la vitesse des porteurs de charge en présentant des sites de dispersion. La dispersion de porteurs de charge due à la présence de dopants réduit la mobilité et la vitesse des porteurs de charge du fait du transfert d'énergie et de la perte d'énergie.
Dans un mode de réalisation, des couches de dopant au silicium, qui peuvent être une monocouche pouvant atteindre 60 Â d'épaisseur, sont typiquement appliquées sur un ou sur les deux côtés de la couche de canal à l'interface avec la couche d'espacement en face de l'interface couche d'espacement - couche de canal. La concentration totale du porteur en dopants se situe typiquement dans la fourchette entre 0,0 et 6,0E12 cm-2. À mesure que l'application de la structure de couche épitaxiale progresse, la charge de ces couches de dopants est transférée vers la couche de canal.
Après réalisation des couches de canal et d'espacement 16, comprenant la couche supérieure de dopant au silicium, une couche d'arrêt 107 est appliquée. La couche d'arrêt 107 est constituée d'un matériau semiconducteur à largeur de bande interdite élevée et peut se composer de Al(X)Ga(m_,oAs, qui peut être non dopé ou dopé à un niveau de dopage se situant dans la fourchette de 0,0 à 1E18 cm-3. Le (x) de Al(X)Ga(i_X)As peut se situer dans la fourchette entre 0,0 à 0,80. L'épaisseur de Al(x) Ga(X)As peut se situer dans la fourchette entre 15 à 1500 A. Une fine couche de GaAs peut être incorporée par dessus la couche de Al(X)Gao_,,yAs pour empêcher l'oxydation de surface de Al(XoGa(poAs à forte teneur en aluminium. Dans certains modes de réalisation, un matériau In(z)Ga(l_z)P peut être utilisé pour la couche d'arrêt 107, avec (z) se situant dans la fourchette de 0,4 à 0,6 et l'épaisseur se situant dans la fourchette de 15 à 1500 A. Une couche d'amincissement de gravure 109 est disposée sur la surface supérieure de la couche d'arrêt 107. La couche d'amincissement de gravure 109 peut être composée de In(Z)Ga(l_Z)P avec (z) se situant dans la fourchette entre 0,4 à 0,6. Cette couche peut être non dopée ou dopée avec un niveau de dopage se situant dans la fourchette de 0,0 à 1E18 cm-3. Le matériau In(Z)Gao_Z)P peut être ordonné ou désordonné. L'épaisseur de la couche In(Z)Ga(1_Z)P peut se situer dans la fourchette de 10 à 100 A. Dans les modes de réalisation où la couche d'arrêt 107 est une couche de In(Z)Ga(l_z)P, la couche d'amincissement de gravure 109 peut être une couche de AlwGa(1_,oAs, avec (x) se situant dans la fourchette entre 0,0 à 0,80 et son épaisseur se situant dans la fourchette de 10 à 100 A. Une couche de transition à fossé large 26 est appliquée sur la surface supérieure de la couche d'amincissement de gravure 109. La couche de transition à fossé large peut se composer de Al(X)Ga(1_,oAs avec (x) se situant dans la fourchette de 0,0 à 0,80. L'épaisseur de cette couche peut se situer dans la fourchette de 50 à 500 A. La couche de contact ohmique 28 termine la pile de couches épitaxiales de la structure multicouche 105. La couche de contact ohmique peut être une couche de In(y)Ga(I_y)As où (y) se situe dans la fourchette entre 0,0 et 1,0. L'épaisseur de cette couche peut se situer dans la fourchette de 50 à 1000 A. Le niveau de dopage de cette couche est typiquement aussi élevé que possible et est limité par la solubilité à l'état solide du dopant dans cette couche. Une concentration en dopant peut se situer dans la fourchette de 1E17 à 1E20 cm-3.
Après la mise en place de la structure multicouche 105, le transistor à mode D 2 et le transistor à mode E 103 monolithiquement intégrés sont réalisés sur une structure multicouche 105. Les opérations dun exemple de procédé de fabrication du transistor à mode D 2 et du transistor à mode E 103 comprennent: (1) la 2865851 23 formation des contacts de source et de drain 38, 40 sur la couche de contact ohmique 28, (2) la formation du fossé de grille à mode D 32 puis du contact de grille à mode D 30 du transistor à mode D 2, (3) la formation du fossé de grille à mode E 110 puis du contact de grille à mode E 111 du transistor à mode E 103, (4) la formation des différentes zones d'isolation 6 qui entourent le transistor à mode D 2 et le transistor à mode E 103, (5) le remplissage des fossés de grille à mode D et à mode E 32, 110 autour des contacts de grille à mode D et à mode E 30, 111 avec un matériau diélectrique, et (6) la formation des interconnexions avec les contacts de source et de drain 38, 40 et les contacts de grille à mode D et à mode E 30, 111. L'ordre précis de ces tâches peut varier et certaines de ces opérations peuvent être combinées. Des procédés de gravure à sec et/ou humide sont appliqués pour les opérations de gravure.
Dans un processus exemple, la couche de contact ohmique 90 du substrat multicouche 105 est préalablement recouverte d'une première couche diélectrique de couverture 301, comme illustré à la Figure 3A. La couche diélectrique 301 peut être une couche de dioxyde de silicium (SiO2) ou de nitrure de silicium (Si2N3) déposée au moyen d'un procédé PECVD (dépôt chimique en phase vapeur activé par plasma).
Un premier masque de photorésine 303 est alors réalisé par dessus la première couche diélectrique 301 en utilisant des outils de lithographie et des matériaux de photorésine/révélateur traditionnels. Comme illustré à la Figure 3B, le premier masque de photorésine 303 comprend des ouvertures à périmètre relativement large 305 pour la réalisation de la portion supérieure à large périmètre à la fois du fossé de grille à mode D 32 et du fossé de grille à mode E 110. Une première opération de gravure sélective grave la première couche diélectrique 301 au travers des ouvertures 305 du premier masque de photorésine 303 et s'arrête sur la couche de contact ohmique 28. Une deuxième opération de gravure sélective grave ensuite la couche de contact ohmique 28 au travers du premier masque de photorésine 303 et s'arrête sur la couche de transition 26 à fossé large, réalisant ainsi les portions supérieures à large périmètre des fossés de grille à mode D et à mode E 32, 110. Ensuite, le premier masque de photorésine 303 et la première couche diélectrique 301 sont retirées pour produire la structure de la Figure 3C.
2865851 24 Une deuxième couche diélectrique de couverture 307, qui peut être de dioxyde de silicium (SiO2) ou de nitrure de silicium (Si2N3) déposée au moyen d'un procédé PECVD, est ensuite déposée sur la couche de contact ohmique 26. Comme illustré à la Figure 3D, la deuxième couche diélectrique 307 recouvre la surface supérieure du substrat multicouche 5, remplissant ainsi les fossés de grille à mode D et à mode E 32, 110 partiellement réalisés et couvrant la surface supérieure exposée de la couche de transition à fossé large 26. Ensuite, un deuxième masque de photorésine 309 est appliqué sur la deuxième couche diélectrique 307. Le deuxième masque de photorésine:309 comprend des ouvertures 311 par lesquelles des ions peuvent être implantés en utilisant des équipements et des techniques traditionnelles d'implantation d'ions. L'opération d'implantation constitue des zones d'isolation 6 qui délimitent les différentes zones où les transistors à mode D et à mode E 2, 103 seront réalisés. De manière alternative, les transistors à mode D et à mode E 2, 103 peuvent être isolés en utilisant des procédés d'isolation traditionnels de gravure à tranchée profonde.
Ensuite, le deuxième masque de photorésine 309 est retiré et un troisième masque de photorésine 313 est appliqué par dessus la deuxième couche diélectrique 307, comme illustré à la Figure 3E. Le troisième masque de photorésine 313 comprend des ouvertures 315 par lesquelles des couches métalliques peuvent être déposées pour constituer les contacts de source et de drain 38, 40. Les contacts de source et de drain 38, 40 comprennent plusieurs couches métalliques successives, y compris: (1) une première couche d'or (Au) en contact avec la surface supérieure de la couche de contact ohmique 28, (2) une deuxième couche de nickel (Ni) sur la couche de Au, (3) une troisième couche de germanium (Ge) sur la couche de Ni et (4) une quatrième couche de Au sur la couche de Ge. Un processus de recuit haute température suit, qui entraîne la fusion des couches métalliques des contacts de source et de drain 38, 40 avec le matériau semiconducteur de la couche de contact ohmique 28, comme illustré à la Figure 3F.
Ensuite, le troisième masque de photorésine 313 est retiré et un processus destiné à réaliser plus avant le fossé de grille à mode D 2 est lancé. Un quatrième masque de photorésine 317 est appliqué par dessus la deuxième couche 2865851 25 diélectrique 307, comme illustré à la Figure 3G. Le quatrième masque de photorésine 317 comprend une ouverture 319 destinée à former la portion inférieure à périmètre plus faible du fossé de grille à mode 1) 32. En prenant en compte le fait que la deuxième couche diélectrique 307 avait été déposée antérieurement dans la portion supérieure du fossé de grille à mode D 32, une première opération de gravure sélective grave la deuxième couche diélectrique 307 au travers de l'ouverture 319 dans le quatrième masque de photorésine 317 et réexpose lasurface supérieure de la couche de transition à fossé large 26. Une deuxième opération de gravure sélective grave la couche de transition à fossé large 26 au travers du quatrième masque de photorésine 317 et s'arrête sur la couche d'amincissement de gravure 109. Suite à la deuxième opération de gravure sélective, le rebord de fossé large 46 est réalisé. Le rebord de fossé large 46 reste recouvert par une portion de la deuxième couche diélectrique 307. Une troisième opération de gravure sélective grave ensuite la couche d'amincissement de gravure 109 au travers du quatrième masque de photorésine 317 et s'arrête sur la couche d'arrêt 107. En conséquence, une surface supérieure de la couche d'arrêt 107 est exposée à une partie inférieure du fossé de grille à mode D étagé et en pointe 32.
Le contact de grille à mode D 30 est réalisé sur la surface supérieure exposée de la couche d'arrêt 107 au bas du fossé de grille à mode D 32. Le contact à mode D 30 comprend une fine première couche de titane qui est déposée sur la surface exposée de la couche d'arrêt 107 au travers de l'ouverture 319 du quatrième masque de photorésine 317. Divers autres matériaux électriquement conducteurs peuvent être déposés sur la couche de titane initiale pour compléter le contact de grille à mode D 30, y compris: du tungstène (W), du siliciure de tungstène (WSi), de l'or (Au), du platine (Pt), du palladium (Pd), du molybdène (Mo), de l'iridium (Ir), du tantale (Ta), du nitrure de tantale (TaN), de l'aluminium (Al), et des combinaisons hybrides de ces matériaux. D'autres couches de titane peuvent également être incluses dans la pile des couches métalliques qui constituent le contact de grille à mode D 30.
Par exemple, comme illustré à la Figure 3H, un exemple de contact de grille à mode D 30 peut comprendre une couche initiale de titane 320 qui est déposée sur la surface supérieure exposée de la couche d'arrêt 107 jusqu'à une épaisseur de 50 à 1000 A. Une couche de platine 321 d'une épaisseur de 50 à 1000 A est ensuite déposée sur la couche de titane 320, Enfin, une couche d'or 323 ayant une épaisseur d'environ 500 à 10 000 À est déposée sur la couche de platine 321.
La zone sans grille 44 du transistor à mode D 2 peut être dimensionnée différemment que la zone sans grille 44 du transistor à mode E 103 afin d'améliorer les caractéristiques de claquage.
Une fois le fossé de grille à mode D 32 et le contact de grille à mode D 30 réalisés, le quatrième masque de photorésine 317 est retiré, et un processus destiné à réaliser plus avant le fossé de grille à mode E 110 est lancé. Comme illustré à la Figure 3I, un cinquième masque de photorésine 325 est appliqué par dessus la deuxième couche diélectrique 307. Ce cinquième masque de photorésine 325 comprend une ouverture 327 destinée à réaliser la portion inférieure à périmètre plus faible du fossé de grille à mode E 110. En prenant en compte le fait que la deuxième couche diélectrique 307 avait été déposée antérieurement dans la portion supérieure du fossé de grille à mode E 110, une première opération de gravure sélective grave la deuxième couche diélectrique 307 au travers de l'ouverture 327 dans le cinquième masque de photorésine 325 et réexpose la surface supérieure de la couche de transition à fossé large 26. Une deuxième opération de gravure sélective grave la couche de transition à fossé large 26 au travers du cinquième masque de photorésine 325 et s'arrête sur la couche d'amincissement de gravure 109. Suite à la deuxième opération de gravure sélective, le rebord de fossé large 46 est réalisé. Le rebord de fossé large 46 reste recouvert par une portion de la deuxième couche diélectrique 307. Une troisième opération de gravure sélective grave ensuite la couche d'amincissement de gravure 109 au travers du cinquième masque de photorésine 325 et s'arrête sur la couche d'arrêt 107. En conséquence, comme illustré à la Figure 3J, une surface supérieure de la couche d'arrêt 107 est exposée à une partie inférieure du fossé de grille à mode D 110. Il convient de noter que le processus de réalisation du fossé de grille à mode E 110 nécessite moins d'opérations de gravure que le processus décrit ci-dessus pour la réalisation du fossé de grille à mode E 36 de la Figure 1, parce que la structure multicouche 105 de la Figure 2 comprend moins de couches 2865851 27 que la structure multicouche 5 de la Figure 1.
Ensuite le contact de grille à mode E 111 est réalisé sur la surface exposée de la couche d'arrêt 107 au bas du fossé de grille à mode E 110. La pile de couches métalliques qui comprend le contact de grille à mode E 111 est déposée sur le fossé de grille à mode E 110 par l'ouverture 327 du cinquième masque de photorésine 325.
Les couches métalliques déposées pour réaliser le contact de grille à mode E 111 sont différentes de celles qui ont été déposées pour réaliser le contact de grille à mode D 30 des Figures 1 et 2 et le contact de grille à mode E 34 de la Figure 1.
Plus précisément, la couche métallique initiale déposée sur la surface exposée de la couche d'arrêt 107 au bas du fossé de grille à mode E 110 est sélectionnée parmi un groupe de métaux qui s'amorphiseront totalement avec le matériau semiconducteur de la couche d'arrêt 107 dans des conditions opératoires sélectionnées, de façon à former la zone amorphisée 113 du dispositif FET à mode E et à mode D monolithiquement intégré 101 de la Figure 2. Les métaux qui peuvent être utilisés pour la couche métallique initiale déposée sur la surface exposée de la couche d'arrêt 107 en vue de réaliser le contact de grille à mode E 111 comprennent par exemple l'iridium (Ir), le palladium (Pd), le platine (Pt) , le nickel (Ni), le cobalt (Co), le chrome (Cr), le ruthénium (Ru), l'osmium (Os), le rodium (Ro) et le rhénium (Re). Les couches déposées par la suite de matériaux utilisés pour réaliser la partie restante du contact de grille à mode E 111 peuvent être sélectionnés parmi des matériaux conducteurs d'électricité tels que: le tungstène (W), le siliciure de tungstène (WSi), le titane (Ti), l'or (Au), le platine (Pt), le palladium (Pd), le molybdène (Mo), l'iridium (Ir). le tantale (Ta), le nitrure de tantale (TaN), l'aluminium (Al), et des combinaisons hybrides de ces matériaux.
L'amorphisation à l'état solide de la couche métallique irtitiale du contact de grille à mode E 111 vers le semiconducteur de la couche d'arrêt 107 (Figure 2) implique le recours à un traitement thermique dans une plage de température allant de 250 à 400 C. Un contrôle attentif de la température, et de la durée pendant laquelle le dispositif est maintenu à cette température, est nécessaire pour garantir que la couche métallique initiale diffuse de manière uniforme, homogène 2865851 28 et intégrale dans la couche d'arrêt 107, de façon à former la zone totalement amorphisée 113. Ce traitement thermique peut être effectué par l'intermédiaire d'une opération de chauffage dédiée ou par l'intermédiaire d'une opération postérieure dans le cours normal de réalisation des transistors à mode D et à mode E 2, 103, par exemple, une opération de dépôt diélectrique assistée au plasma qui remplit les fossés de grille à mode D et à mode E 32, 110 une fois que les contacts de grille à mode D et à mode E 30, 111 sont réalisés. Idéalement, l'amorphisation de la couche de platine initiale vers la couche d'arrêt 107 produira des couches stratifiées uniformes de composés conducteurs d'électricité présentant une taille de grain fine et une fusion très faible des couches stratifiées afin de créer des transistors reproductibles et manufacturables.
En faisant référence à la Figure 3K, où la couche d'arrêt 107 est une couche de Al(x)Ga(poAs présentant une épaisseur allant de 15 à 1500 À, un exemple de procédé permettant de réaliser le contact de grille à mode E 111 de la Figure 2 comprend le dépôt d'une couche initiale de platine 327 sur la surface exposée de la couche d'arrêt 107. La couche de platine 327 peut avoir une épaisseur allant de 5 à 500 À. Une couche de titane 329 ayant une épaisseur allant de 50 à 1000 À est déposée ensuite sur la couche initiale de platine 327. Une deuxième couche de platine 331 ayant une épaisseur d'environ 50 à 1000 À est ensuite déposée sur la couche de titane 329. Enfin, une couche d'or 333 ayant une épaisseur allant de 500 à 10 000 À est déposée sur la deuxième couche de platine. En d'autres termes, Pt-Ti-Pt-Au est la séquence de dépôts allant de la première à la dernière couche. À l'issue du traitement thermique, la zone amorphisée 113 peut s'étendre jusqu'à une profondeur d'environ 10 à 1000 À à partir de la surface supérieure de la couche d'arrêt 107. En conséquence, environ 5 à 500 À de Al(x)Ga(I_,,)As inaltéré de la couche d'arrêt 107 reste sous la zone amorphisée 113. Les couches stratifiées des composés constituant la zone amorphisée 113 peuvent comprendre des couches de PtAs(x), où (x) peut se situer entre 0,5 et 2,0 et de PtGa(y), où (y) peut se situer entre 0,5 et 3,0.
Dans la structure Pt-Ti-Pt-Au donnée à titre d'exemple du contact de grille à mode E 110 de la Figure 3K, la couche d'or 333 a tendance à réduire la résistance de la grille, ce qui améliore les performances du transistor haute fréquence. La 2865851 29 deuxième couche de platine 331 sert de barrière de diffusion / fusion entre les couches de titane et d'or 329, 333. La couche de titane 329 empêche la deuxième couche de platine 331 de subir une amorphisation à état solide avec le matériau semiconducteur de la couche d'arrêt 107.
Dans d'autres modes de réalisation, où la couche métallique initiale déposée sur la couche d'arrêt 107 au cours de la réalisation du contact de grille à mode E 111 est composée de l'un des autres métaux mentionnés ci-dessus, à savoir par exemple de l'iridium, du palladium, du nickel, du cobalt, du chrome, du ruthénium, de l'osmium, du rodium et du rhénium, alors les couches stratifiées de composés conducteurs d'électricité constituées dans la zone amorphisée 113 comprendraient le métal particulier qui a été déposé initialement sur la couche d'arrêt 107. De toute évidence, le matériau sélectionné pour constituer la couche d'arrêt 107 déterminera également les composés qui seront formés dans la zone amorphisée 113.
Dans un autre mode de réalisation, une pluralité de couches métalliques amorphisables sélectionnées dans la liste des métaux mentionnée ci-dessus peut être déposée séquentiellement sur la couche d'arrêt 107 en tant que premières couches du contact de grille à mode E 111. Par exemple, en se référant à la Figure 3K, après dépôt de la couche de platine 327 en contact avec la surface supérieure exposée de la couche d'arrêt 107, mais avant le dépôt de la couche de titane 329, une couche de palladium peut être déposée sur la surface supérieure de la couche de platine 327. La couche de titane 329 serait alors déposée sur la couche de palladium. Par un traitement thermique, tel que décrit ci-dessus, les couches métalliques de platine et de palladium s'amorphiseraient totalement dans le semiconducteur pour former la zone amorphisée 113, alors que la couche de titane 329 ne diffuserait pas dans la couche d'arrêt 107. Par la sélection de la pluralité de couches métalliques amorphisables et de leur épaisseur, les performances du transistor à mode E peuvent être adaptées en fonction d'applications particulières.
Suite à la réalisation du contact de grille à mode E 110, le cinquième masque de photorésine 325 est retiré. Ensuite une couche diélectrique de couverture 335 est déposée sur la structure multicouche 105 comme illustré à la Figure 3L. La 2865851 30 couche diélectrique remplit le fossé de grille à mode D 32 autour du contact de grille à mode D 30, remplit le fossé de grille à mode E 110 autour du contact de grille à mode E 111 et recouvre les contacts de source et de drain 38, 40. Par exemple, la couche diélectrique de couverture 335 peut être une couche de nitrure de silicium déposée au moyen d'un processus PECVD dans la plage de températures allant de 250 à 400 C. Comme indiqué, la diffusion de la couche métallique initiale du contact de grille à mode E 111 vers la couche d'arrêt 107 peut se produire au cours d'une telle opération de dépôt, formant ainsi la zone amorphisée 113. Dans certains cas, de petits vides peuvent se former au bas des fossés à mode D et à mode E 32, 110 dans la zone sans grille 44 autour des contacts de grille à mode D et à mode E 30, 111 au cours du dépôt de la couche diélectrique 335.
Les opérations ultérieures de réalisation des transistors à mode E et mode D monolithiquement intégrés 2, 103 comprennent la réalisation d'interconnexions avec les contacts de source et de drain 38, 40 et les contacts de grille à mode D et à mode E 30, 111 au travers de la couche diélectrique de couverture 335. Des opérations traditionnelles de photolithographie, de gravure et de dépôt métallique sont effectuées.
La Figure 4 illustre un autre mode de réalisation d'un dispositif FET à mode E et mode D monolithiquement intégré 401 conforme à la présente invention. Le dispositif FET à mode E / mode D monolithiquement intégré 401 est très semblable au dispositif 101 de la Figure 2 et comporte un grand nombre de numéros de référence identiques.
Dans le dispositif FET à mode E / mode D monolithiquement intégré 401 de la Figure 4, le contact de grille à mode D 430 du transistor à mode D 402 est réalisé d'une manière similaire à celle du contact de grille à mode E 111 du dispositif 101 de la Figure 2, du fait que le matériau déposé pour réaliser le contact de grille à mode D 430 est diffusé vers la surface supérieure de la couche de transition à fossé large 26 du substrat multicouche 105, constituant ainsi une zone d'amorphisation à mode D 413 sous le contact de grille à mode D 430. La zone d'amorphisation à mode D 413 peut présenter une portion la plus basse qui se situe entièrement à l'intérieur de la couche de transition à fossé large 26 (illustrée 2865851 31 par une ligne pleine) ou peut présenter une portion la plus basse qui se prolonge dans la couche d'amincissement de gravure 109 sous- jacente (illustrée par une ligne pointillée). La profondeur de la zone d'amorphisation à mode D 413, qui est contrôlée dans une large mesure par l'épaisseur de la couche métallique initiale déposée pour réaliser le contact de grille à mode D 430, est sélectionnée de façon à obtenir les performances de transistor souhaitées. Dans un autre mode de réalisation possible, la zone d'amorphisation 413 peut se prolonger jusqu'à la couche d'arrêt 107.
Le dispositif FET à mode E / mode D monolithiquement intégré 401 de la Figure 4 peut être réalisé en modifiant légèrement le processus décrit cidessus pour la fabrication du dispositif 101 de la Figure 2. En faisant référence aux Figures 3F et 3G, le quatrième masque de photorésine 317 est déposé sur la deuxième couche diélectrique 307. Une première opération de gravure sélective grave la deuxième couche diélectrique 307 par l'ouverture 319 du quatrième masque de photorésine 317, formant ainsi le fossé de grille à mode D 432 et exposant la surface supérieure de la couche de transition à fossé large 26. Toutefois, les opérations de gravure ultérieures qui produisent la structure de la Figure 3G sont omises. Le contact de grille à mode D 430 est ensuite réalisé à l'intérieur du fossé de grille à mode D 432 sur la surface supérieure exposée de la couche de transition à fossé large 26 par le dépôt de couches métalliques successives au travers de l'ouverture 319 du quatrième masque de photorésine 317.
D'une manière similaire au contact de grille à mode E 111 des Figures 2 et 3K, le contact de grille à mode D 430 de la Figure 4 peut être réalisé en déposant une couche métallique initiale (ou plusieurs couches) sur la surface exposée de la couche de transition à fossé large 26 qui est (ou qui sont) sélectionnée(s) dans un groupe de métaux qui s'amorphiseront totalement dans le matériau semiconducteur de la couche de transition à fossé large 26 (et facultativement dans la couche d'amincissement de gravure 65) dans des conditions opératoires sélectionnées, de façon à former la zone amorphisée à mode D 413 du transistor à mode D 402. Les métaux qui peuvent être utilisés pour la couche (ou les couches) métallique(s) initiale(s) déposée(s) sur la surface exposée de la couche de 2865851 32 transition à fossé large 26 en vue de former le contact de grille à mode D 430 comprennent par exemple l'iridium (Ir), le palladium (Pd), le platine (Pt), le nickel (Ni), le cobalt (Co), le chrome (Cr), le ruthénium (Ru), l'osmium (Os), le rodium (Ro) et le rhénium (Re). Une couche d'arrêt de fusion / diffusion, par exemple en titane, est déposée sur la (les) couche(s) métallique(s) initiale(s) à amorphiser. Les matériaux des couches déposées par la suite utilisés pour réaliser la partie restante du contact de grille à mode E 111 peuvent être sélectionnés parmi des matériaux conducteurs d'électricité tels que: le tungstène (W), le siliciure de tungstène (WSi), le titane (Ti), l'or (Au), le platine (Pt), le palladium (Pd), le molybdène (Mo), l'iridium (Ir), le tantale (Ta), le nitrure de tantale (TaN), l'aluminium (Al), et des combinaisons hybrides de ces matériaux.
Comme pour le procédé de réalisation du contact de grille à mode E 111, l'amorphisation à l'état solide de la couche métallique initiale du contact de grille à mode D 430 vers le semiconducteur de la couche de transition à fossé large 26 implique le recours à un traitement thermique dans la plage de température allant de 250 à 400 C. Un tel traitement thermique peut être effectué par l'intermédiaire d'une opération de chauffage dédiée ou par l'intermédiaire d'opérations postérieures dans le cours de fabrication des transistors. Le traitement thermique peut par exemple être effectué au cours d'un processus PECVD qui dépose une couche de nitrure de silicium pour remplir les fossés de grille à mode D et à mode E 432, 110. Comme indiqué ci-dessus, il faut veiller soigneusement à ce que la couche métallique initiale déposée au cours de la fabrication du contact de grille à mode D 430 s'amorphise intégralement dans le semiconducteur. Les zones amorphisées à mode D et à mode E 413, 113 peuvent être réalisées simultanément au cours d'un traitement thermique unique ou peuvent être réalisées avant que le métal de l'autre contact de grille ne soit déposé.
Dans un mode de réalisation où les couches d'amincissement de gravure 109 et de transition à fossé large sont des couches de Al(x)Ga(l_x)As de compositions légèrement différentes, comme indiqué ci-dessus, le contact de grille à mode D 430 de la Figure 4 peut être réalisé en déposant d'abord une couche de platine sur la surface exposée de la couche de transition à fossé large 26 au bas du fossé de grille à mode D 432. Cette première couche de platine peut présenter une 2865851 33 épaisseur allant de 5 à 500 À. Une couche de titane d'une épaisseur allant de 50 à 1000 Â est ensuite déposée sur la couche de platine initiale. Une deuxième couche de platine d'une épaisseur allant de 50 à 1000 À est ensuite déposée sur la couche de titane. Enfin une couche d'or d'une épaisseur allant de 500 à 10 000 Â est déposée sur la deuxième couche de platine. En d'autres termes, Pt-Ti-Pt-Au est la séquence de dépôts allant de la première à la dernière couche du contact de grille à mode D 430. La diffusion de la couche de platine initiale du contact de grille à mode D 430 vers la couche de transition à fossé large 26 (et facultativement vers la couche d'amincissement de gravure 109) constitue des couches stratifiées de composés conducteurs d'électricité, telles que des couches de PtAs(x), où (x) peut se situer entre 0,5 et 2,0, et de PtGa(y), où (y) peut se situer entre 0,5 et 3,0.
Une caractéristique du dispositif FET à mode E / mode L) monolithiquement intégré 401 de la Figure 4 est que, à la fois pour le transistor à mode D 402 et le transistor à mode E 103, l'interface entre les zones amorphisées 413, 113 et le matériau semiconducteur sous-jacent du substrat multicouche 405 est enfouie. En conséquence, les effets de surface néfastes qui risquent de se produire du fait de la zone sans grille 44 et des parois latérales des fossés de grille à mode D et à mode E 33, 37 sont nettement réduits, permettant ainsi de réaliser des transistors à mode D et à mode E 402, 103 robustes et reproductibles.
Les Figures 5A à 5C illustrent d'autres dispositifs FET à mode E / mode D monolithiquement intégrés, 501A à 501C respectivement, conformes à la présente invention. Les dispositifs FET à mode E / mode D monolithiquement intégrés 501A à 501C sont très similaires au dispositif 101 de la Figure 2 et comprennent un grand nombre de numéros de référence identiques. Notre présentation peut dès lors se limiter aux différences entre les dispositifs FET à mode E / à mode D 501A à 501C et le dispositif FET à mode E / à mode D 101 de la Figure 2.
En faisant référence à la Figure 5A, le contact de grille à mode D 30 est couplé à une surface supérieure exposée de la couche d'amincissement de gravure 109, qui est intacte au-dessus de la couche d'arrêt 107, plutôt qu'à la couche d'arrêt 107 proprement dite comme dans la Figure 1. En faisant référence à la Figure 5B, le contact de grille à mode E 111 est couplé à une surface supérieure exposée de 2865851 34 la couche d'amincissement de gravure 109, qui est intacte au-dessus de la couche d'arrêt 107, plutôt qu'à la couche d'arrêt 107 proprement dite comme dans la Figure 1. La zone d'amorphisation 113 s'étend au travers de la couche d'amincissement de gravure 109 jusque dans la couche d'arrêt 107. En faisant référence à la Figure 5C, le contact de grille à mode D 30 et le contact de grille à mode E 111 sont tous deux couplés à une surface supérieure exposée de la couche d'amincissement de gravure 109, qui est intact au-dessus de la couche d'arrêt 107, plutôt qu'à la couche d'arrêt 107 proprement dite comme dans la Figure 1. La fabrication des dispositifs FET à mode E / à mode D 501A à 501C entraîne en conséquence l'omission de l'opération de gravure au travers de la couche d'amincissement de gravure 109 au cours de la réalisation du fossé de grille à mode D 32 et/ou du fossé de grille à mode E 110. Réaliser les contacts de grille 30, 111 sur la couche d'amincissement de gravure 109 plutôt que sur la couche d'arrêt 107 modifiera les propriétés électriques des transistors selon des manières qui peuvent être souhaitables pour certaines applications.
La Figure 6 illustre un autre mode de réalisation d'un dispositif FET à mode E / mode D monolithiquement intégré 601 conforme à la présente invention. Le dispositif FET à mode E / mode D monolithiquement intégré 601 est très semblable au dispositif 101 de la Figure 2 et comporte un grand nombre de numéros de référence identiques. Dans le dispositif 601, une zone d'implantation ionique 603 est réalisée dans la couche d'arrêt 107 après la réalisation du fossé de grille à mode E 110 mais avant le dépôt de la couche métallique initiale du contact de grille à mode E 111. Par exemple, si la couche d'arrêt 107 est dopée avec un dopant de type N, la zone d'implantation 603 est de type P. Après le dépôt des couches métalliques du contact de grille à mode E 111 et après le traitement thermique mentionné ci-dessus, la zone d'amorphisation 113 se forme (totalement ou au moins partiellement) à l'intérieur de la zone d'implantation en forme de goutte 603. Un tel mode de conception a pu améliorer les performances par exemple par rapport aux courants de fuite.
La Figure 7 illustre un autre mode de réalisation d'un dispositif FET à mode E / mode D monolithiquement intégré 701 conforme à la présente invention. Le dispositif FET à mode E / mode D monolithiquement intégré 401 est semblable 2865851 35 au dispositif 101 de la Figure 2 et comporte un grand nombre de numéros de référence identiques. Une différence entre ces modes de réalisation tient au fait que le substrat multicouche 705 du dispositif 701 comprend moins de couches semiconductrices épitaxiales que le substrat multicouche 105 du dispositif 101.
Plus précisément, le substrat multicouche 705 comprend un substrat semiconducteur 12 recouvert d'une couche de canal et d'espacement 16, recouverte par une couche d'arrêt 107. La (1es) couche(s) d'espacement et la couche d'arrêt 107 sont réalisées sur un matériau semiconducteur à grande largeur de bande interdite. La couche de canal est constituée d'un matériau semiconducteur à largeur de bande interdite étroite.
Les contacts de source et de drain 38, 40 du transistor à mode D 702 et du transistor à mode E 703 du dispositif 701 sont réalisés sur une surface supérieure de la couche d'arrêt 107. Un processus de recuit haute température suit, qui entraîne la fusion des couches métalliques des contacts de source et de drain 38, 40 avec le matériau semiconducteur sous-jacent pour constituer une zone fusionnée 707 qui s'étend au travers de la couche de canal et d'espacement 16. De manière alternative, une opération d'implantation d'ions peut être effectuée avant le dépôt des couches métalliques des contacts de source et de drain 38, 40 de façon qu'une zone d'implantation soit présente sous les contacts de source et de drain 38, 40.
Le contact de grille à mode D 30 et le contact de grille à mode E 111 sont également réalisés sur la surface supérieure de la couche d'arrêt 107. Le contact de grille à mode E 111 est réalisé de façon à disposer d'une couche métallique initiale (ou de plusieurs couches) qui diffusera dans la couche d'arrêt 107 suite à un traitement thermique de façon à former une zone d'amorphisation 113 à l'intérieur de la couche d'arrêt 107, constituant ainsi un contact Schottky enfoui. Par exemple, le contact de grille à mode E 111 peut être constitué d'une couche initiale de platine 328, qui est recouverte par une couche de titane 329.
Claims (4)
- 36 REVENDICATIONS1. Circuit intégré comprenant: un transistor à effet de champ (FET) à mode déplétion (mode D) (2, 402) et un FET à mode enrichissement (mode E) (103) dans une structure multicouche (105), caractérisé en ce que la structure multicouche (105) comprend un substrat semiconducteur recouvert d'une pluralité de couches semiconductrices épitaxiales communes aux FET à mode D (2, 402) et à mode E (103), comprenant une couche de canal (16) recouverte par une couche d'arrêt (107) recouverte par une première couche, en ce que les FET à mode D (2, 402) et à mode E (103) comprennent chacun un contact de source (38), un contact de drain (40) et un contact de grille (30, 110, 430), et en ce que les contacts de source (38) et de drain(40) respectifs du FET à mode D et du FET à mode E sont couplés à la première couche, et les contacts de grille respectifs du FET à mode D (30, 430) et du FET à mode E (111) sont couplés à la couche d'arrêt (107).2. Circuit intégré selon la revendication 1 comprenant en outre une zone d'amorphisation à état solide située sous le contact de grille (111) à mode E au moins à l'intérieur de la couche d'arrêt (107).3. Circuit intégré selon la revendication 2, dans lequel la zone d'amorphisation à état solide comprend au moins un composé comprenant au moins l'un des éléments parmi platine, iridium, palladium, nickel, cobalt, chrome, ruthénium, osmium, rodium et rhénium.4. Circuit intégré selon la revendication 2, dans lequel la zone d'amorphisation à état solide comprend une pluralité de composés, dans lequel au moins l'un de ces composés comprend l'un des éléments parmi platine, iridium, palladium, nickel, cobalt, chrome, ruthénium, osmium, rodium et rhénium, et au moins l'un de ces composés contient un élément différent parmi 25 30 2865851 37 platine, iridium, palladium, nickel, cobalt, chrome, ruthénium, osmium, rodium et rhénium.5. Circuit intégré selon la revendication 2, dans lequel la structure multicouche (105) comprend en outre au moins une deuxième couche épitaxiale entre la couche d'arrêt (107) et la première couche.6. Circuit intégré selon la revendication 2, dans lequel la couche d'arrêt (107) est d'un premier type de conductivité, et comprenant en outre une zone d'implantation d'un deuxième type de conductivité réalisée au moins dans la couche d'arrêt située sous le contact de grille à mode E (111), dans lequel la zone d'amorphisation à état solide se trouve à l'intérieur de la zone d'implantation.7. Circuit intégré comprenant: un transistor à effet de champ (FET) à mode déplétion (mode D) (2, 402) et un FET à mode enrichissement (mode E) (103) dans une structure multicouche (105), caractérisé en ce que la structure multicouche (105)comprend un substrat semiconducteur recouvert d'une pluralité de couches semiconductrices épitaxiales communes aux FET à mode D (2, 402) et à mode E (103), comprenant une couche de canal (16) recouverte par une couche d'arrêt (107) recouverte par une première couche recouverte par une deuxième couche, en ce que les FET à mode D (2, 402) et à mode E (103) comprennent chacun un contact de source (38), un contact de drain (40) et un contact de grille (30, 110, 430), et en ce que les contacts de source (38) et de drain (40) du FET à mode D et du FET à mode E sont couplés à la deuxième couche, en ce que le contact de grille du FET à mode D (30, 430) est couplé à la première couche et en ce qu'une zone d'amorphisation à état solide se situe sous le contact de grille à mode D (30, 430) à l'intérieur de la première couche, et en ce que le contact de grille du FET à mode E (111) est couplé à la couche d'arrêt (107) et une zone d'amorphisation à état solide se situe sous le contact de grille à mode E (111) à l'intérieur de la couche d'arrêt (107).8. Circuit intégré selon la revendication 7, dans lequel le substrat multicouche comprend une troisième couche épitaxiale entre la première couche et la couche d'arrêt (107), ladite troisième couche ayant une composition différente de la première couche et de la couche d'arrêt (107) , et dans lequel la zone d'amorphisation à état solide à mode D se situe à l'intérieur de la troisième couche.9. Circuit intégré selon la revendication 7, dans lequel la couche d'arrêt (107) est d'un premier type de conductivité, et comprenant en outre une zone d'implantation d'un deuxième type de conductivité réalisée au moins dans la couche d'arrêt située sous le contact de grille à mode E, et dans lequel la zone d'amorphisation à état solide à mode E se trouve à l'intérieur de la zone d'implantation.10. Circuit intégré selon la revendication 7, dans lequel les zones d'amorphisation à état solide à mode D et à mode E comprennent au moins un composé contenant du platine, de l'iridium, du palladium, du nickel, du cobalt, du chrome, du ruthénium, de l'osmium, du rodium et du rhénium.11. Circuit intégré selon la revendication 7, dans lequel la au moins une des zones d'amorphisation à état solide à mode D et à mode E comprend une pluralité de composés, dans lequel au moins l'un de ces composés comprend l'un des éléments parmi platine, iridium, palladium, nickel, cobalt, chrome, ruthénium, osmium, rodium et rhénium, et au moins l'un de ces composés contient un élément différent parmi platine, iridium, palladium, nickel, cobalt, chrome, ruthénium, osmium, rodium et rhénium. 15
- 2865851 39 12. Circuit intégré comprenant: un transistor à effet de champ (FET) à mode déplétion (mode D) (2, 402) et un FET à mode enrichissement (mode E) (103) dans une structure multicouche (105), caractérisé en ce que la structure multicouche (105) comprend un substrat semiconducteur recouvert d'une pluralité de couches semiconductrices épitaxiales communes aux FET à mode D (2, 402) et à mode E (103), y compris une couche de canal (16) recouverte par une couche d'arrêt (107) recouverte par au moins une première couche, en ce que les FET à mode D et à mode E comprennent chacun un contact de source (38), un contact de drain (40) et un contact de grille (30, 110, 430), et en ce que les contacts de source (38) et de drain (40) du FET à mode D et du FET à mode E sont couplés à l'une des couches épitaxiales recouvrant la couche de canal (16), en ce qu'un contact de grille du FET à mode D (30, 430) est couplé à l'une des couches, première couche ou couche d'arrêt (107), et en ce qu'un contact de grille (111) du FET à mode E est couplé à l'une des couches, première couche ou couche d'arrêt (107), et en ce qu'une zone d'amorphisation à état solide est présente sous le contact de grille (111) à mode E au moins à l'intérieur de la couche d'arrêt (107).13. Circuit intégré selon la revendication 12, dans lequel le contact de grille à mode D (30, 430) est couplé à la première couche et le contact de grille à mode E (111) est couplé à la couche d'arrêt (107).14. Circuit intégré selon la revendication 13, comprenant en outre une deuxième zone d'amorphisation à état solide située sous le contact de grille à mode D (30, 430) au moins à l'intérieur de la première couche.
- 2865851 40 15. Circuit intégré selon la revendication 12, dans lequel les contacts de source (38) et de drain (40) à mode D et à mode E sont couplés à la première couche, et les contacts de grille à mode D (30, 430) et à mode E (111) sont couplés à la couche d'arrêt (107).16. Circuit intégré selon la revendication 12, dans lequel les contacts de source (38) et de drain (40) à mode D et à mode E sont couplés à la première couche, et le contact de grille à mode E (111) est couplé à la couche d'arrêt (107).17. Circuit intégré selon la revendication 12, dans lequel la couche d'arrêt est d'un premier type de conductivité, et comprenant en outre une zone d'implantation d'un deuxième type de conductivité réalisée au moins dans la couche d'arrêt située sous le contact de 15 grille à mode E, dans lequel la zone d'amorphisation à état solide à mode E se trouve à l'intérieur de la zone d'implantation.18. Procédé de fabrication d'un circuit intégré comprenant un FET à mode D (2, 402) et un FET à mode E (103), le procédé étant caractérisé en ce qu'il comprend les étapes de: - réalisation d'une structure multicouche (105) comprenant un substrat semiconducteur recouvert d'une pluralité de couches semiconductrices épitaxiales, comprenant une couche de canal (16) recouverte par une couche d'arrêt (107), où les couches de canal (16) et d'arrêt (107) sont communes aux FET à mode D (2, 402) et à mode E (103), formation de contacts de source et de drain différents pour le FET à mode D (2, 402) et le FET à mode E (103) sur l'une des couches épitaxiales du substrat multicouche (105), - formation d'un fossé de grille (32, 432) dans la structure multicouche pour le FET à mode D et d'un fossé de grille (110) dans la structure multicouche pour le FET à mode E, où la surface de la couche d'arrêt étant 2865851 41 exposée au niveau d'une partie basse des fossés de grille à mode D et à mode E, et - dépôt d'une pluralité de couches métalliques sur la surface exposée de la couche d'arrêt (107) à l'intérieur des fossés de grille à mode D (32, 432) et à mode E (110), réalisant ainsi un contact de grille à mode D (30, 430) et un contact de grille à mode E (111), dans lequel une première couche métallique déposée en contact avec la couche d'arrêt (107) dans le fossé de grille à mode D (32, 432) est différente d'une première couche métallique déposée en contact avec la couche d'arrêt (107) dans le fossé de grille à mode E (110).19. Procédé selon la revendication 18, comprenant en outre: une amorphisation totale de la première couche métallique déposée en contact avec la couche d'arrêt dans le fossé de grille à mode E (110) dans la couche d'arrêt (107), dans lequel la première couche métallique déposée en contact avec la surface exposée de la couche d'arrêt (107)dans le fossé de grille à mode D (32, 432) n'est pas significativement amorphisée dans la couche d'arrêt (107).20. Procédé selon la revendication 19, dans lequel la première couche métallique déposée en contact avec la surface exposée de la couche d'arrêt (107) dans le fossé de grille à mode E (110) contient l'un des métaux parmi platine, iridium, palladium, nickel, cobalt, chrome, ruthénium, osmium, rodium et rhénium, et la première couche métallique déposée en contact avec la couche d'arrêt dans le fossé de grille à mode D ne contient pas l'un des métaux parmi iridium, palladium, nickel, cobalt, chrome, ruthénium, osmium, rodium et rhénium.21. Procédé selon la revendication 19, dans lequel la couche d'arrêt est d'un premier type de conductivité, et comprenant en outre la formation d'une zone d'implantation d'un.
- 2865851 42 deuxième type de conductivité au moins dans la couche d'arrêt (107) située sous le contact de grille à mode E (111), dans lequel la première couche métallique du contact de grille à mode E (111) est amorphisée dans la zone d'implantation.22. Procédé selon la revendication 18, dans lequel la première couche métallique déposée en contact avec la surface exposée de la couche d'arrêt dans le fossé de grille à mode E (110) contient l'un des métaux parmi platine, iridium, palladium, nickel, cobalt, chrome, ruthénium, osmium, rodium et rhénium, et comprenant en outre: le dépôt d'une deuxième couche métallique sur la première couche métallique à mode E, où la deuxième couche métallique est d'un métal différent parmi platine, iridium, palladium, nickel, cobalt, chrome, ruthénium, osmium, rodium et rhénium par rapport à la première couche métallique, et une amorphisation totale de la deuxième couche métallique du contact de grille à mode E dans la couche d'arrêt.23. Procédé de fabrication d'un circuit intégré comprenant un FET à mode D (2, 402) et un FET à mode E (103), le procédé étant caractérisé 20 en ce qu'il comprend les étapes de: - réalisation d'une structure multicouche (105) comprenant un substrat semiconducteur recouvert d'une pluralité de couches semiconductrices épitaxiales, comprenant une couche de canal (16) recouverte par une couche d'arrêt (107) recouverte par une première couche recouverte par une deuxième couche, où la couche de canal (16), la couche d'arrêt (107), les première et deuxième couches sont communes aux FET à mode D et à mode E, - formation de contacts de source (38) et de drain (40) différents pour le FET à mode D et le FET à mode E sur la deuxième couche, - gravure d'un fossé de grille (32, 432) dans la structure multicouche 30 pour le FET à mode D, la surface de la première couche étant exposée au niveau d'une partie basse du fossé de grille à mode D, gravure d'un fossé de grille (110) dans la structure multicouche pour 2865851 43 le FET à mode E, la surface de la couche d'arrêt étant exposée au niveau d'une partie basse du fossé de grille à mode E, - dépôt d'une pluralité de couches métalliques sur la surface exposée de la première couche à l'intérieur du fossé de grille à mode D (32, 432), formant ainsi un contact de grille à mode D (30, 430), une première couche métallique de la pluralité des couches métalliques étant en contact avec la surface exposée de la première couche, - dépôt d'une pluralité de couches métalliques sur la surface exposée de la couche d'arrêt (107) à l'intérieur du fossé de grille à mode E (110), formant ainsi un contact de grille à mode E (111), une première couche métallique de la pluralité des couches métalliques étant en contact avec la surface exposée de la couche d'arrêt (107), - amorphisation totale de la première couche métallique du contact de grille à mode D (30, 430)dans la structure multicouche (105), formant ainsi une zone amorphisée au moins dans la première couche sous le contact de grille à mode D, et l'amorphisation totale de la première couche métallique du contact de grille à mode E (111) dans la structure multicouche (105), formant ainsi une zone amorphisée au moins dans la couche d'arrêt (107) sous le contact de grille à mode E. 24. Procédé selon la revendication 23, dans lequel la substrat multicouche comprend une troisième couche épitaxiale composée d'un matériau différent de la première couche et de la couche d'arrêt, la troisième couche étant placée entre la première couche et la couche d'arrêt sous les contacts de grille à mode D et à mode E, et la zone amorphisée sous le contact de grille à mode D se prolongeant dans la deuxième couche.25. Procédé selon la revendication 23, dans lequel la couche :30 d'arrêt est d'un premier type de conductivité, et comprenant en outre la formation d'une zone d'implantation d'un deuxième type de conductivité au moins dans la couche d'arrêt située sous le contact de grille à mode E, dans lequel la première couche métallique du contact de grille à mode E est amorphisée dans la zone d'implantation de la couche d'arrêt.26. Procédé de fabrication d'un circuit intégré comprenant un FET à mode D (2, 402) et un FET à mode E (103), le procédé étant caractérisé en ce qu'il comprend les étapes de: - réalisation d'une structure multicouche (105) comprenant un substrat semiconducteur recouvert d'une pluralité de couches semiconductrices épitaxiales, comprenant au moins une couche de canal (16) recouverte par une couche d'arrêt (107), où au moins les couches de canal et d'arrêt sont communes aux FET à mode D et à mode E, formation de contacts de source (38) et de drain (40) différents pour le FET à mode D et le FET à mode E sur le substrat multicouche par-dessus la couche d'arrêt, - formation d'un fossé de grille (110) dans la structure multicouche pour le FET à mode E, une surface de la couche d'arrêt étant exposée au niveau d'une partie basse du fossé de grille à mode E, - dépôt d'une pluralité de couches métalliques sur le substrat multicouche pour réaliser un contact de grille à mode D (32, 432), - dépôt d'une pluralité de couches métalliques sur la surface exposée de la couche d'arrêt à l'intérieur du fossé de grille à mode E, réalisant ainsi un contact de grille à mode E (111), où la pluralité des couches métalliques comprenant une première couche métallique en contact avec la surface exposée de la couche d'arrêt, - amorphisation totale de la première couche métallique du contact de grille à mode E dans la couche d'arrêt, où une première couche métallique du contact de grille à mode D qui a été déposée en contact avec le substrat multicouche n'est pas significativement amorphisée dans le substrat multicouche.27. Procédé selon la revendication 26, comprenant en outre: 2865851 45 la formation d'un fossé de grille dans la structure multicouche pour le FET à mode D, une surface de la couche d'arrêt étant exposée au niveau d'une partie basse du fossé de grille à mode D, dans lequel le premier métal du contact de grille à mode D est en 5 contact avec la couche d'arrêt.
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|---|---|---|---|
| US10/721,437 US7449728B2 (en) | 2003-11-24 | 2003-11-24 | Monolithic integrated enhancement mode and depletion mode field effect transistors and method of making the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2865851A1 true FR2865851A1 (fr) | 2005-08-05 |
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|---|---|---|---|
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|---|---|
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| WO (1) | WO2005055322A1 (fr) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20220199802A1 (en) * | 2020-12-22 | 2022-06-23 | Applied Materials, Inc. | Implantation Enabled Precisely Controlled Source And Drain Etch Depth |
Families Citing this family (60)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8174048B2 (en) * | 2004-01-23 | 2012-05-08 | International Rectifier Corporation | III-nitride current control device and method of manufacture |
| US7382001B2 (en) * | 2004-01-23 | 2008-06-03 | International Rectifier Corporation | Enhancement mode III-nitride FET |
| US7183592B2 (en) * | 2004-05-26 | 2007-02-27 | Raytheon Company | Field effect transistor |
| GB0413277D0 (en) * | 2004-06-15 | 2004-07-14 | Filtronic Plc | Pseudomorphic hemt structure compound semiconductor substrate and process for forming a recess therein |
| US7232762B2 (en) * | 2004-06-16 | 2007-06-19 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming an improved low power SRAM contact |
| JP2006108210A (ja) * | 2004-10-01 | 2006-04-20 | Fujitsu Ltd | 配線接続構造およびその形成方法 |
| US20060151868A1 (en) * | 2005-01-10 | 2006-07-13 | Zhu Tinggang | Package for gallium nitride semiconductor devices |
| US20100140627A1 (en) * | 2005-01-10 | 2010-06-10 | Shelton Bryan S | Package for Semiconductor Devices |
| US7368980B2 (en) | 2005-04-25 | 2008-05-06 | Triquint Semiconductor, Inc. | Producing reference voltages using transistors |
| JP4908409B2 (ja) * | 2005-06-20 | 2012-04-04 | 日本電信電話株式会社 | ダイヤモンド半導体素子およびその製造方法 |
| US7932539B2 (en) * | 2005-11-29 | 2011-04-26 | The Hong Kong University Of Science And Technology | Enhancement-mode III-N devices, circuits, and methods |
| US7972915B2 (en) * | 2005-11-29 | 2011-07-05 | The Hong Kong University Of Science And Technology | Monolithic integration of enhancement- and depletion-mode AlGaN/GaN HFETs |
| US8044432B2 (en) * | 2005-11-29 | 2011-10-25 | The Hong Kong University Of Science And Technology | Low density drain HEMTs |
| JP2007235062A (ja) * | 2006-03-03 | 2007-09-13 | Hitachi Cable Ltd | エピタキシャルウェハ及び電子デバイス並びにｉｉｉ−ｖ族化合物半導体結晶の気相エピタキシャル成長法 |
| US20080023726A1 (en) * | 2006-05-24 | 2008-01-31 | Ilesanmi Adesida | Schottky gate metallization for semiconductor devices |
| GB2438677B (en) * | 2006-05-31 | 2011-08-10 | Filtronic Compound Semiconductors Ltd | A field effect transistor having multiple pinch off voltages |
| GB2449514B (en) * | 2007-01-26 | 2011-04-20 | Filtronic Compound Semiconductors Ltd | A diode assembly |
| JP2008244419A (ja) * | 2007-02-27 | 2008-10-09 | Sanken Electric Co Ltd | 高電子移動度トランジスタ及びその製造方法 |
| JP5431652B2 (ja) * | 2007-04-02 | 2014-03-05 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US8421121B2 (en) * | 2007-04-18 | 2013-04-16 | Northrop Grumman Systems Corporation | Antimonide-based compound semiconductor with titanium tungsten stack |
| TWI460857B (zh) * | 2007-08-03 | 2014-11-11 | Univ Hong Kong Science & Techn | 可靠之常關型iii族－氮化物主動裝置結構，以及相關方法與系統 |
| CN100464421C (zh) * | 2007-10-30 | 2009-02-25 | 无锡博创微电子有限公司 | 集成增强型和耗尽型垂直双扩散金属氧化物场效应管 |
| US8076699B2 (en) * | 2008-04-02 | 2011-12-13 | The Hong Kong Univ. Of Science And Technology | Integrated HEMT and lateral field-effect rectifier combinations, methods, and systems |
| US7755107B2 (en) | 2008-09-24 | 2010-07-13 | Skyworks Solutions, Inc. | Bipolar/dual FET structure including enhancement and depletion mode FETs with isolated channels |
| US20100084687A1 (en) * | 2008-10-03 | 2010-04-08 | The Hong Kong University Of Science And Technology | Aluminum gallium nitride/gallium nitride high electron mobility transistors |
| KR101694883B1 (ko) * | 2009-04-08 | 2017-01-10 | 이피션트 파워 컨버젼 코퍼레이션 | 역확산 억제 구조 |
| TWI509774B (zh) * | 2009-05-19 | 2015-11-21 | Murata Manufacturing Co | A semiconductor switching device, and a method of manufacturing a semiconductor switching device |
| US8686562B2 (en) * | 2009-08-25 | 2014-04-01 | International Rectifier Corporation | Refractory metal nitride capped electrical contact and method for frabricating same |
| JP5012886B2 (ja) * | 2009-12-25 | 2012-08-29 | 株式会社デンソー | 半導体装置およびその製造方法 |
| US8530904B2 (en) * | 2010-03-19 | 2013-09-10 | Infineon Technologies Austria Ag | Semiconductor device including a normally-on transistor and a normally-off transistor |
| US20110241020A1 (en) * | 2010-03-31 | 2011-10-06 | Triquint Semiconductor, Inc. | High electron mobility transistor with recessed barrier layer |
| KR101736914B1 (ko) | 2010-12-06 | 2017-05-19 | 한국전자통신연구원 | 고주파 소자 구조물의 제조방법 |
| US8470652B1 (en) | 2011-05-11 | 2013-06-25 | Hrl Laboratories, Llc | Monolithic integration of group III nitride enhancement layers |
| US8940634B2 (en) * | 2011-06-29 | 2015-01-27 | International Business Machines Corporation | Overlapping contacts for semiconductor device |
| WO2013011617A1 (fr) * | 2011-07-15 | 2013-01-24 | パナソニック株式会社 | Dispositif semi-conducteur et procédé de fabrication de celui-ci |
| GB201112327D0 (en) | 2011-07-18 | 2011-08-31 | Epigan Nv | Method for growing III-V epitaxial layers |
| US8610173B2 (en) | 2011-08-01 | 2013-12-17 | Selex Sistemi Integrati S.P.A. | Enhancement/depletion PHEMT device |
| US8803246B2 (en) * | 2012-07-16 | 2014-08-12 | Transphorm Inc. | Semiconductor electronic components with integrated current limiters |
| CN103123933A (zh) * | 2012-12-25 | 2013-05-29 | 中国电子科技集团公司第五十五研究所 | 砷化镓赝配高电子迁移率晶体管 |
| TWI615977B (zh) * | 2013-07-30 | 2018-02-21 | 高效電源轉換公司 | 具有匹配臨界電壓之積體電路及其製造方法 |
| JP5907480B2 (ja) * | 2013-07-31 | 2016-04-26 | 株式会社村田製作所 | バイポーラトランジスタ及び半導体装置並びにバイポーラトランジスタの製造方法 |
| JP6156038B2 (ja) * | 2013-10-03 | 2017-07-05 | 富士通株式会社 | 半導体装置の製造方法 |
| CN103928464B (zh) * | 2014-04-18 | 2015-08-12 | 杭州士兰微电子股份有限公司 | 复合器件及开关电源 |
| CN103887961B (zh) * | 2014-04-18 | 2015-06-10 | 杭州士兰微电子股份有限公司 | 开关电源及其控制器 |
| US10468406B2 (en) | 2014-10-08 | 2019-11-05 | Northrop Grumman Systems Corporation | Integrated enhancement mode and depletion mode device structure and method of making the same |
| US9536984B2 (en) | 2015-04-10 | 2017-01-03 | Cambridge Electronics, Inc. | Semiconductor structure with a spacer layer |
| US9502535B2 (en) | 2015-04-10 | 2016-11-22 | Cambridge Electronics, Inc. | Semiconductor structure and etch technique for monolithic integration of III-N transistors |
| US9614069B1 (en) | 2015-04-10 | 2017-04-04 | Cambridge Electronics, Inc. | III-Nitride semiconductors with recess regions and methods of manufacture |
| CN108604596A (zh) | 2015-07-17 | 2018-09-28 | 剑桥电子有限公司 | 用于半导体装置的场板结构 |
| US9577083B1 (en) * | 2016-03-16 | 2017-02-21 | Northrop Grumman Systems Corporation | Embedded hydrogen inhibitors for semiconductor field effect transistors |
| US10936756B2 (en) | 2017-01-20 | 2021-03-02 | Northrop Grumman Systems Corporation | Methodology for forming a resistive element in a superconducting structure |
| US10153273B1 (en) * | 2017-12-05 | 2018-12-11 | Northrop Grumman Systems Corporation | Metal-semiconductor heterodimension field effect transistors (MESHFET) and high electron mobility transistor (HEMT) based device and method of making the same |
| US10573516B2 (en) * | 2017-12-06 | 2020-02-25 | QROMIS, Inc. | Methods for integrated devices on an engineered substrate |
| US10811407B2 (en) * | 2019-02-04 | 2020-10-20 | Win Semiconductor Corp. | Monolithic integration of enhancement mode and depletion mode field effect transistors |
| US11177379B2 (en) * | 2019-06-19 | 2021-11-16 | Win Semiconductors Corp. | Gate-sinking pHEMTs having extremely uniform pinch-off/threshold voltage |
| CN110429063B (zh) * | 2019-06-28 | 2021-12-10 | 福建省福联集成电路有限公司 | 一种低噪声值的半导体器件制造方法及器件 |
| CN112490285B (zh) * | 2019-09-12 | 2024-01-02 | 联华电子股份有限公司 | 半导体装置及其制作方法 |
| US11081485B2 (en) * | 2019-10-23 | 2021-08-03 | Win Semiconductors Corp. | Monolithic integrated circuit device having gate-sinking pHEMTs |
| JP7470008B2 (ja) * | 2020-10-19 | 2024-04-17 | 株式会社東芝 | 半導体装置 |
| KR102628555B1 (ko) * | 2020-12-11 | 2024-01-25 | 경북대학교 산학협력단 | 고전자이동도 트랜지스터 및 그 제조방법 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5116774A (en) * | 1991-03-22 | 1992-05-26 | Motorola, Inc. | Heterojunction method and structure |
| JPH06120258A (ja) * | 1992-10-06 | 1994-04-28 | Nippon Telegr & Teleph Corp <Ntt> | 高電子移動度トランジスタ |
| US6078067A (en) * | 1996-09-27 | 2000-06-20 | Nec Corporation | Semiconductor device having mutually different two gate threshold voltages |
| US6144048A (en) * | 1998-01-13 | 2000-11-07 | Nippon Telegraph And Telephone Corporation | Heterojunction field effect transistor and method of fabricating the same |
| US6452221B1 (en) * | 2000-09-21 | 2002-09-17 | Trw Inc. | Enhancement mode device |
Family Cites Families (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5698874A (en) * | 1980-01-07 | 1981-08-08 | Nec Corp | Preparation of semiconductor device |
| JPS6039871A (ja) * | 1983-08-12 | 1985-03-01 | Nippon Telegr & Teleph Corp <Ntt> | 相補形電界効果トランジスタ装置 |
| DE3476841D1 (en) * | 1983-11-29 | 1989-03-30 | Fujitsu Ltd | Compound semiconductor device and method of producing it |
| JPS628576A (ja) * | 1985-07-04 | 1987-01-16 | Sharp Corp | 半導体装置 |
| JPS63261758A (ja) * | 1987-04-17 | 1988-10-28 | Fujitsu Ltd | 電界効果型半導体装置 |
| EP0303079A3 (fr) * | 1987-08-11 | 1990-02-28 | Siemens Aktiengesellschaft | Elément semi-conducteur avec contact Schottky stable à hautes température |
| JPH0231462A (ja) * | 1988-07-20 | 1990-02-01 | Sharp Corp | 半導体素子 |
| US5241197A (en) | 1989-01-25 | 1993-08-31 | Hitachi, Ltd. | Transistor provided with strained germanium layer |
| US5243207A (en) * | 1991-03-15 | 1993-09-07 | Texas Instruments Incorporated | Method to integrate HBTs and FETs |
| EP0562272A3 (en) | 1992-03-23 | 1994-05-25 | Texas Instruments Inc | Microwave heterojunction bipolar transistors with emitters designed for high power applications and method for fabricating same |
| JPH0669227A (ja) | 1992-05-29 | 1994-03-11 | Texas Instr Inc <Ti> | 化合物半導体のヘテロ接合バイポーラトランジスタ及びその製造方法 |
| JP3033926B2 (ja) * | 1992-10-07 | 2000-04-17 | 日立電子株式会社 | テレビジョンカメラ装置 |
| JPH0815213B2 (ja) | 1993-01-14 | 1996-02-14 | 日本電気株式会社 | 電界効果トランジスタ |
| JP3419072B2 (ja) * | 1994-04-20 | 2003-06-23 | 富士通株式会社 | 化合物半導体装置の製造方法 |
| JPH08250711A (ja) * | 1995-03-10 | 1996-09-27 | Toshiba Corp | 化合物半導体装置 |
| JP2891244B2 (ja) | 1997-06-16 | 1999-05-17 | 日本電気株式会社 | 電界効果トランジスタ |
| US6194747B1 (en) | 1997-09-29 | 2001-02-27 | Nec Corporation | Field effect transistor |
| US6242293B1 (en) | 1998-06-30 | 2001-06-05 | The Whitaker Corporation | Process for fabricating double recess pseudomorphic high electron mobility transistor structures |
| US6307221B1 (en) | 1998-11-18 | 2001-10-23 | The Whitaker Corporation | InxGa1-xP etch stop layer for double recess pseudomorphic high electron mobility transistor structures |
| US6307211B1 (en) * | 1998-12-21 | 2001-10-23 | Microtool, Inc. | Semiconductor alignment tool |
| JP2000196028A (ja) * | 1998-12-28 | 2000-07-14 | Sony Corp | 半導体装置とその製造方法 |
| JP2000196029A (ja) * | 1998-12-28 | 2000-07-14 | Sony Corp | 半導体装置とその製造方法 |
| JP3159198B2 (ja) | 1999-02-19 | 2001-04-23 | 住友電気工業株式会社 | 電界効果トランジスタ |
| US6258639B1 (en) | 1999-05-21 | 2001-07-10 | Agilent Technologies, Inc. | Sintered gate schottky barrier fet passivated by a degradation-stop layer |
| US6797994B1 (en) | 2000-02-14 | 2004-09-28 | Raytheon Company | Double recessed transistor |
| US6521961B1 (en) | 2000-04-28 | 2003-02-18 | Motorola, Inc. | Semiconductor device using a barrier layer between the gate electrode and substrate and method therefor |
| KR100379619B1 (ko) | 2000-10-13 | 2003-04-10 | 광주과학기술원 | 단일집적 ｅ／ｄ 모드 ｈｅｍｔ 및 그 제조방법 |
| JP2002134736A (ja) * | 2000-10-24 | 2002-05-10 | Fujitsu Ltd | 電界効果型化合物半導体装置及びその製造方法 |
| US6703638B2 (en) | 2001-05-21 | 2004-03-09 | Tyco Electronics Corporation | Enhancement and depletion-mode phemt device having two ingap etch-stop layers |
| JP2003045897A (ja) * | 2001-07-31 | 2003-02-14 | Sony Corp | 半導体装置及びその製造方法 |
| KR100438895B1 (ko) | 2001-12-28 | 2004-07-02 | 한국전자통신연구원 | 고전자 이동도 트랜지스터 전력 소자 및 그 제조 방법 |
-
2003
- 2003-11-24 US US10/721,437 patent/US7449728B2/en not_active Expired - Lifetime
-
2004
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-
2005
- 2005-10-11 US US11/248,935 patent/US7655546B2/en not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5116774A (en) * | 1991-03-22 | 1992-05-26 | Motorola, Inc. | Heterojunction method and structure |
| JPH06120258A (ja) * | 1992-10-06 | 1994-04-28 | Nippon Telegr & Teleph Corp <Ntt> | 高電子移動度トランジスタ |
| US6078067A (en) * | 1996-09-27 | 2000-06-20 | Nec Corporation | Semiconductor device having mutually different two gate threshold voltages |
| US6144048A (en) * | 1998-01-13 | 2000-11-07 | Nippon Telegraph And Telephone Corporation | Heterojunction field effect transistor and method of fabricating the same |
| US6452221B1 (en) * | 2000-09-21 | 2002-09-17 | Trw Inc. | Enhancement mode device |
Non-Patent Citations (1)
| Title |
|---|
| PATENT ABSTRACTS OF JAPAN vol. 018, no. 403 (E - 1584) 27 July 1994 (1994-07-27) * |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20220199802A1 (en) * | 2020-12-22 | 2022-06-23 | Applied Materials, Inc. | Implantation Enabled Precisely Controlled Source And Drain Etch Depth |
| US11721743B2 (en) * | 2020-12-22 | 2023-08-08 | Applied Materials, Inc. | Implantation enabled precisely controlled source and drain etch depth |
Also Published As
| Publication number | Publication date |
|---|---|
| US20060027840A1 (en) | 2006-02-09 |
| US7655546B2 (en) | 2010-02-02 |
| KR20070003803A (ko) | 2007-01-05 |
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