JPS628576A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS628576A JPS628576A JP14797985A JP14797985A JPS628576A JP S628576 A JPS628576 A JP S628576A JP 14797985 A JP14797985 A JP 14797985A JP 14797985 A JP14797985 A JP 14797985A JP S628576 A JPS628576 A JP S628576A
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- JP
- Japan
- Prior art keywords
- active layer
- layer
- polycrystalline
- electrode
- iii
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Formation Of Insulating Films (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明はＩ［ｒ−Ｖ族化合物半導体よシなる半導体装置
の構造に係シ、特に該半導体装置の表面安定化及び特性
改善を図るための構造に関するものである。
の構造に係シ、特に該半導体装置の表面安定化及び特性
改善を図るための構造に関するものである。
〈従来技術〉
従来■−ｖ族化合物半導体よりなる例えばＧａＡｓ（砒
化ガリウム）ＦＩＴに於いては、表面安定化膜としてＳ
ｉ（ｈやＳｉＮｘのような絶縁膜を直接能動層半導体
表面に形成していた。
化ガリウム）ＦＩＴに於いては、表面安定化膜としてＳ
ｉ（ｈやＳｉＮｘのような絶縁膜を直接能動層半導体
表面に形成していた。
第２図は従来のＧａＡｓＦＥＴ断面の模式図であシ、半
絶縁性ＧａＡｓ基板１上に形成された能動層２に直接Ｓ
ｉＮｘの−ような絶縁膜３を形成していた。
絶縁性ＧａＡｓ基板１上に形成された能動層２に直接Ｓ
ｉＮｘの−ような絶縁膜３を形成していた。
〈発明が解決しようとする問題点〉
しかしＳｉＮｘ’ＰＳｉＯ２の絶縁膜３は能動層２との
界面に大量の界面準位を発生させるため、その結果とし
て能動層２のソース電極５．ドレイン電極６．ゲート電
極７で被われた部分を除く能動層内部に表面空乏層４が
形成される。
界面に大量の界面準位を発生させるため、その結果とし
て能動層２のソース電極５．ドレイン電極６．ゲート電
極７で被われた部分を除く能動層内部に表面空乏層４が
形成される。
ζ＼で領域８はゲート電極による空乏層で、ＦＥＴの動
作上不可欠のものであるが、表面空乏層４は高抵抗層で
あるため、ソース・ゲート電極間及びゲート・ドレイン
電極間に対して抵抗増大を招き、雑音、ゲイン、周波数
特性を悪化させていた。
作上不可欠のものであるが、表面空乏層４は高抵抗層で
あるため、ソース・ゲート電極間及びゲート・ドレイン
電極間に対して抵抗増大を招き、雑音、ゲイン、周波数
特性を悪化させていた。
更に、一般に能動層２を形成するＧａＡｓとＳｉＮｘや
Ｓｉｇｈ等の絶縁膜は熱膨張係数が異なり、そのために
ソース・ゲート電極間及びゲート曝ドレイン電極間近傍
の能動層内部にストレスが発生し、特にドレイン耐圧の
低下等の問題があった。
Ｓｉｇｈ等の絶縁膜は熱膨張係数が異なり、そのために
ソース・ゲート電極間及びゲート曝ドレイン電極間近傍
の能動層内部にストレスが発生し、特にドレイン耐圧の
低下等の問題があった。
く問題点を解決するだめの手段〉
この発明は、上記従来装置の構造が示すような化合物半
導体表面に表面安定化膜を形成することによる界面準位
、及びストレスを抑制し、■−■族化合物半導体装置の
電気的特性を向上させる素子構造を提供することにある
。
導体表面に表面安定化膜を形成することによる界面準位
、及びストレスを抑制し、■−■族化合物半導体装置の
電気的特性を向上させる素子構造を提供することにある
。
そのため■−ｖ族化合物半導体よりなる、半導体装置に
於いて、能動層を形成する半導体と表面安定化のための
絶縁膜の間に、■−ｖ族、特にＧａＡｔＡｓ成るいはＩ
ｎＡｔＡｓ化合物からなるアモルファス層又は多結晶層
を配設してなることを特徴とする。
於いて、能動層を形成する半導体と表面安定化のための
絶縁膜の間に、■−ｖ族、特にＧａＡｔＡｓ成るいはＩ
ｎＡｔＡｓ化合物からなるアモルファス層又は多結晶層
を配設してなることを特徴とする。
〈実施例〉
第１図は本発明の素子構造の一実施例を示す断面模式図
である。同図に於いて１は市販の半絶縁性ＧａＡｓ基板
で、この上に能動層２を分子線エピタキシャル法によシ
形成する。該能動層２はキャリア濃度ｎ ＝ Ｉ Ｘ
１０”／ｃＡのＳｉ（シリコン）ドープＧａＡｓ単結晶
で、成長層厚は約０．１μｍに形成される。なお上記能
動層ＧａＡｓ単結晶成長時の基板温度は６２０℃で行わ
れた６次に基板温度を４００℃とし、引き続き分子線エ
ピタキシャル装置にょシ能動層２上にノンドープのＧａ
□−ｘＡｔｘＡｓ層９を約″０．２μｍの厚さに形成す
る。組成Ｘは本実施例では０．６に設定する。このノン
ドープのＧ ａ （１４Ａｔ６．６μｍ層９は電子線回
折並びにＸ線回折による解析の結果、多結晶ＧａＡｔＡ
ｓであることが判明し、又電気比抵抗は約１０１２Ωｍ
を示した。
である。同図に於いて１は市販の半絶縁性ＧａＡｓ基板
で、この上に能動層２を分子線エピタキシャル法によシ
形成する。該能動層２はキャリア濃度ｎ ＝ Ｉ Ｘ
１０”／ｃＡのＳｉ（シリコン）ドープＧａＡｓ単結晶
で、成長層厚は約０．１μｍに形成される。なお上記能
動層ＧａＡｓ単結晶成長時の基板温度は６２０℃で行わ
れた６次に基板温度を４００℃とし、引き続き分子線エ
ピタキシャル装置にょシ能動層２上にノンドープのＧａ
□−ｘＡｔｘＡｓ層９を約″０．２μｍの厚さに形成す
る。組成Ｘは本実施例では０．６に設定する。このノン
ドープのＧ ａ （１４Ａｔ６．６μｍ層９は電子線回
折並びにＸ線回折による解析の結果、多結晶ＧａＡｔＡ
ｓであることが判明し、又電気比抵抗は約１０１２Ωｍ
を示した。
従来のホトリン技術を用いて電極形成部の多結晶ＧａＡ
ｔＡｓ層を除去し、露出した能−助層上にＡ ｕ −Ｇ
ｅ −Ｎ ｉ合金を用いてソース電極５及びドレイン
電極６を形成する。またゲート領域上にＴｉ／Ｐｔ／Ａ
ｕよシなるゲート電極７を形成した後、通常のプラズマ
ＣＶＤ法にょシ基板表面にＳｉＮｘ絶縁膜３を形成し、
電極が被着されている以外の露出する能動層表面が多結
晶ＧａＡｔＡｓで被われたＧａＡｓＦＥＴを形成する。
ｔＡｓ層を除去し、露出した能−助層上にＡ ｕ −Ｇ
ｅ −Ｎ ｉ合金を用いてソース電極５及びドレイン
電極６を形成する。またゲート領域上にＴｉ／Ｐｔ／Ａ
ｕよシなるゲート電極７を形成した後、通常のプラズマ
ＣＶＤ法にょシ基板表面にＳｉＮｘ絶縁膜３を形成し、
電極が被着されている以外の露出する能動層表面が多結
晶ＧａＡｔＡｓで被われたＧａＡｓＦＥＴを形成する。
次に第１図に示した上記実施例のＧａＡｓＦＥＴと第２
図の従来構造によるＧａＡｓＦＥＴの電気的特性の比較
を行った。雑音、ゲイン、高周波特性向上に重要となる
ソース・ゲート間抵抗は本実施例及び従来のＦＥＴ構造
に対して、各々２〜３Ω及び４〜５Ωで本実施例による
ＦＥＴ構造の方が優れていることがわかった。またドレ
イン耐圧についても従来のＦＥＴ構造では４〜８ｖとば
らつきが大きく比較的低い値であったが、本実施例によ
るＦＥＴでは１２〜１４Ｖと高くばらつきも小さかった
。この理由は、本実施例のＦＥＴ構造では多結晶ＧａＡ
ｔＡｓ層９を絶縁膜３と能動層２の間に配設した結果、
高抵抗の表面空乏層４の厚さ７５Ｌ従来のＦＥＴ構造に
比べ薄くなり、またゲート電極７とドレイン電極６の間
の能動層２の内部に導入されるストレスが緩和された為
と考えられる。
図の従来構造によるＧａＡｓＦＥＴの電気的特性の比較
を行った。雑音、ゲイン、高周波特性向上に重要となる
ソース・ゲート間抵抗は本実施例及び従来のＦＥＴ構造
に対して、各々２〜３Ω及び４〜５Ωで本実施例による
ＦＥＴ構造の方が優れていることがわかった。またドレ
イン耐圧についても従来のＦＥＴ構造では４〜８ｖとば
らつきが大きく比較的低い値であったが、本実施例によ
るＦＥＴでは１２〜１４Ｖと高くばらつきも小さかった
。この理由は、本実施例のＦＥＴ構造では多結晶ＧａＡ
ｔＡｓ層９を絶縁膜３と能動層２の間に配設した結果、
高抵抗の表面空乏層４の厚さ７５Ｌ従来のＦＥＴ構造に
比べ薄くなり、またゲート電極７とドレイン電極６の間
の能動層２の内部に導入されるストレスが緩和された為
と考えられる。
上記実施例に於いて用いた多結晶ＧａＡｔＡｓの代シに
多結晶ＩｎＡｔＡｓ成るいはアモルファスＧａＡｔＡｓ
又はＩｎＡｔＡｓを用いても同様の効果のあることが確
認された。
多結晶ＩｎＡｔＡｓ成るいはアモルファスＧａＡｔＡｓ
又はＩｎＡｔＡｓを用いても同様の効果のあることが確
認された。
〈発明の効果〉
本発明による半導体装置の構造では、■−ｖ族化合物半
導体ＦＥＴの能動層半導体表面と表面安定化のための絶
縁膜の間に■−ｖ族化合物半導体の多結晶或るいはアモ
ルファス相、特にＧ ａ Ａ １１ ｓ又はＩｎＡｔＡ
ｓ層からなる多結晶或いはアモルファス相を配設するこ
とにより、表面空乏層及びストレスの影響を軽減し、雑
音、ゲイン、高周波特性並びにドレイン耐圧の改善が図
られたすぐれたＦＥＴを得ることができる。
導体ＦＥＴの能動層半導体表面と表面安定化のための絶
縁膜の間に■−ｖ族化合物半導体の多結晶或るいはアモ
ルファス相、特にＧ ａ Ａ １１ ｓ又はＩｎＡｔＡ
ｓ層からなる多結晶或いはアモルファス相を配設するこ
とにより、表面空乏層及びストレスの影響を軽減し、雑
音、ゲイン、高周波特性並びにドレイン耐圧の改善が図
られたすぐれたＦＥＴを得ることができる。
第２図は従来のＧａＡｓＦＥＴの断面の模式図である。
第１図は本発明による一実施例のＧａＡｓＦＥＴ断面の
模式図どδ）。 １；半絶縁性ＧａＡｓ基板、２；能動層、３；絶縁膜、
４；表面空乏層、５；ソース電極、６；ドレイン電極、
７；ゲート電極、８；ゲート電極による空乏層、９；多
結晶ＧａＡｔＡｓ。 代理人 弁理士 福 士 愛 彦（他２名）第１図 ４農ｆ７空芝壜 螢来ａ＞００ＡＩＦＥｒｆ）ｌｌ＃＃ｑＥ回第２図
模式図どδ）。 １；半絶縁性ＧａＡｓ基板、２；能動層、３；絶縁膜、
４；表面空乏層、５；ソース電極、６；ドレイン電極、
７；ゲート電極、８；ゲート電極による空乏層、９；多
結晶ＧａＡｔＡｓ。 代理人 弁理士 福 士 愛 彦（他２名）第１図 ４農ｆ７空芝壜 螢来ａ＞００ＡＩＦＥｒｆ）ｌｌ＃＃ｑＥ回第２図
Claims (1)
- 【特許請求の範囲】 １）III−Ｖ族化合物半導体よりなる能動層上に、ソー
ス、ドレイン及びゲートの各電極が形成されてなる半導
体装置において、 ゲート電極下の空乏層とソース領域及びドレイン領域間
の各基板表面をIII−Ｖ族化合物のアモルファス半導体
層又は多結晶層で被ってなることを特徴とする半導体装
置。 ２）前記III−Ｖ族化合物のアモルファス半導体層又は
多結晶層は、ＧａＡｌＡｓ又はＩｎＡｌＡｓからなるこ
とを特徴とする請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14797985A JPS628576A (ja) | 1985-07-04 | 1985-07-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14797985A JPS628576A (ja) | 1985-07-04 | 1985-07-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS628576A true JPS628576A (ja) | 1987-01-16 |
Family
ID=15442423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14797985A Pending JPS628576A (ja) | 1985-07-04 | 1985-07-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS628576A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4912886B2 (ja) * | 2003-11-24 | 2012-04-11 | トライクウィント セミコンダクター，インコーポレーテッド | モノリシック集積型エンハンスメントモードおよびデプリーションモードｆｅｔおよびその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57128070A (en) * | 1981-01-30 | 1982-08-09 | Fujitsu Ltd | Field-effect transistor |
| JPS59172728A (ja) * | 1983-03-22 | 1984-09-29 | Fujitsu Ltd | 半導体装置 |
| JPS59177970A (ja) * | 1983-03-28 | 1984-10-08 | Fujitsu Ltd | 半導体装置及びその製造方法 |
-
1985
- 1985-07-04 JP JP14797985A patent/JPS628576A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57128070A (en) * | 1981-01-30 | 1982-08-09 | Fujitsu Ltd | Field-effect transistor |
| JPS59172728A (ja) * | 1983-03-22 | 1984-09-29 | Fujitsu Ltd | 半導体装置 |
| JPS59177970A (ja) * | 1983-03-28 | 1984-10-08 | Fujitsu Ltd | 半導体装置及びその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4912886B2 (ja) * | 2003-11-24 | 2012-04-11 | トライクウィント セミコンダクター，インコーポレーテッド | モノリシック集積型エンハンスメントモードおよびデプリーションモードｆｅｔおよびその製造方法 |
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