JPH0216008B2 - - Google Patents
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- JPH0216008B2 JPH0216008B2 JP58243318A JP24331883A JPH0216008B2 JP H0216008 B2 JPH0216008 B2 JP H0216008B2 JP 58243318 A JP58243318 A JP 58243318A JP 24331883 A JP24331883 A JP 24331883A JP H0216008 B2 JPH0216008 B2 JP H0216008B2
- Authority
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- Japan
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- layer
- gate
- compound semiconductor
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- Expired - Lifetime
Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装置、特に化合物半導体を用い
たシヨツトキーゲート電界効果トランジスタ
（FET）の製造方法に関するものである。
たシヨツトキーゲート電界効果トランジスタ
（FET）の製造方法に関するものである。
従来、GaAs MES FETの製造方法としては、
半絶縁性基板上にキヤリア濃度１×1017cm-3程度
の活性層をエピタキシヤル成長法を用いてつく
り、この活性層上にAl等を蒸着してシヨツトキ
ーメタルゲートを形成し、その後、Au−Ge等の
オーミツクメタルを蒸着してソース・ドレイン領
域を形成するものである。この方法の場合、
FETのしきい値電圧は活性層のキヤリア濃度と
厚さで決定されるため、ゲート電極形成前に活性
層厚を調整することで所望のしきい値電圧が得ら
れ、またウエハー内の均一化も容易である。しか
しオーミツクコンタクトを形成するソース・ドレ
イン領域の濃度が低く、良好なオーミツクコンタ
クトを形成するには不利であり、FET特性とし
ても好ましいものではない。
半絶縁性基板上にキヤリア濃度１×1017cm-3程度
の活性層をエピタキシヤル成長法を用いてつく
り、この活性層上にAl等を蒸着してシヨツトキ
ーメタルゲートを形成し、その後、Au−Ge等の
オーミツクメタルを蒸着してソース・ドレイン領
域を形成するものである。この方法の場合、
FETのしきい値電圧は活性層のキヤリア濃度と
厚さで決定されるため、ゲート電極形成前に活性
層厚を調整することで所望のしきい値電圧が得ら
れ、またウエハー内の均一化も容易である。しか
しオーミツクコンタクトを形成するソース・ドレ
イン領域の濃度が低く、良好なオーミツクコンタ
クトを形成するには不利であり、FET特性とし
ても好ましいものではない。
良好なオーミツクコンタクトを得る方法とし
て、前記の活性層上に、より高キヤリア濃度（１
〜３×1018cm-3）の層をエピタキシヤル成長する
方法がある。この場合には、ソース・ドレイン領
域のみ高キヤリア濃度コンタクト層を残して活性
層が現われるまで、この高キヤリア濃度層を除去
し、そして現われた活性層上にシヨツトキーゲー
トを形成し、さらにソース・ドレイン領域にオー
ミツク電極を形成するものである。この方法で
は、コンタクト層が高濃度であるため、オーミツ
クコンタクトは非常に良好なものが可能である。
しかし、FETのしきい値電圧の点でみると、制
御性よくコンタクト層および活性層の一部をエツ
チング除去してやらねばならない。また、ウエハ
ー内のしきい値電圧の均一性からすれば、エツチ
ング量の均一性に加えて、コンタクト層の厚さ、
活性層の厚さとキヤリア濃度の均一性が要求され
る。さらに、コンタクト層を除いた凹部にゲート
を形成するため、目合せ等の加工において困難性
を生じ、ゲートとソース・ドレイン間隔を小さく
することは難かしい。
て、前記の活性層上に、より高キヤリア濃度（１
〜３×1018cm-3）の層をエピタキシヤル成長する
方法がある。この場合には、ソース・ドレイン領
域のみ高キヤリア濃度コンタクト層を残して活性
層が現われるまで、この高キヤリア濃度層を除去
し、そして現われた活性層上にシヨツトキーゲー
トを形成し、さらにソース・ドレイン領域にオー
ミツク電極を形成するものである。この方法で
は、コンタクト層が高濃度であるため、オーミツ
クコンタクトは非常に良好なものが可能である。
しかし、FETのしきい値電圧の点でみると、制
御性よくコンタクト層および活性層の一部をエツ
チング除去してやらねばならない。また、ウエハ
ー内のしきい値電圧の均一性からすれば、エツチ
ング量の均一性に加えて、コンタクト層の厚さ、
活性層の厚さとキヤリア濃度の均一性が要求され
る。さらに、コンタクト層を除いた凹部にゲート
を形成するため、目合せ等の加工において困難性
を生じ、ゲートとソース・ドレイン間隔を小さく
することは難かしい。
さらに、半絶縁性基板にイオン注入法を用い
て、活性層、コンタクト層を形成する方法もあ
る。特に、コンタクト層形成時のイオン注入を、
ゲートメタルをマスクとして行なわれる方法が簡
便である。しかし、注入イオンの横方向の拡がり
を考える必要があり、ゲートと、ソースドレイン
間の耐圧の減少を招くおそれがある。
て、活性層、コンタクト層を形成する方法もあ
る。特に、コンタクト層形成時のイオン注入を、
ゲートメタルをマスクとして行なわれる方法が簡
便である。しかし、注入イオンの横方向の拡がり
を考える必要があり、ゲートと、ソースドレイン
間の耐圧の減少を招くおそれがある。
本発明は、ソース、ドレインに良好なオーミツ
クコンタクトが形成でき、しきい値電圧の制御
性、およびウエハ内の均一性がよく、電極間電圧
の制御性のよいGaAs MES FETの製造方法を
提供することにある。
クコンタクトが形成でき、しきい値電圧の制御
性、およびウエハ内の均一性がよく、電極間電圧
の制御性のよいGaAs MES FETの製造方法を
提供することにある。
本発明は活性層上にゲート電極を形成し、この
後、ソース、ドレインのコンタクトのための高キ
ヤリア濃度層をエピタキシヤル成長に形成するこ
とを特徴とし、このエピタキシヤル成長に選択エ
ピタキシヤル法を用いるのが好ましい。
後、ソース、ドレインのコンタクトのための高キ
ヤリア濃度層をエピタキシヤル成長に形成するこ
とを特徴とし、このエピタキシヤル成長に選択エ
ピタキシヤル法を用いるのが好ましい。
以下、図面を参照しながら、本発明の実施例を
詳細に説明する。まず、第１図に示すようにキヤ
リア濃度１×1017cm-3程度の活性層３を高抵抗バ
ツフア層２を有する半絶縁性基板１上にエピタキ
シヤル成長法で形成する。そして、新規のしきい
値電圧が得られるように活性層３をエツチング除
去することで調整し、シヨツトキーメタルゲート
４を形成する。ゲートメタル４としてはTi−Ｗ，
Ｗ−Si等のように700℃60分間程度の熱処理をう
けてもシヨツトキー接合に劣化を生じない耐熱性
金属を用いる。次に、ゲート部等、高キヤリア濃
度コンタクト層が形成されるソース、ドレイン領
域を除いてSiO2膜５でカバーする。この際、ゲ
ートソース間、ゲート−ドレイン間は、所望の耐
圧が得られるようにゲート周辺部のSiO2（第１図
５の横方向）の大きさを調整する。
詳細に説明する。まず、第１図に示すようにキヤ
リア濃度１×1017cm-3程度の活性層３を高抵抗バ
ツフア層２を有する半絶縁性基板１上にエピタキ
シヤル成長法で形成する。そして、新規のしきい
値電圧が得られるように活性層３をエツチング除
去することで調整し、シヨツトキーメタルゲート
４を形成する。ゲートメタル４としてはTi−Ｗ，
Ｗ−Si等のように700℃60分間程度の熱処理をう
けてもシヨツトキー接合に劣化を生じない耐熱性
金属を用いる。次に、ゲート部等、高キヤリア濃
度コンタクト層が形成されるソース、ドレイン領
域を除いてSiO2膜５でカバーする。この際、ゲ
ートソース間、ゲート−ドレイン間は、所望の耐
圧が得られるようにゲート周辺部のSiO2（第１図
５の横方向）の大きさを調整する。
その後、キヤリア濃度２〜４×1018cm-3、厚さ
0.2〜0.3μｍ程度のコンタクト層６の選択エピタ
キシヤル成長を行なう。選択エピタキシヤル成長
の方法は、有機金属（トリメチルカリウムまたは
トリエチルガリウム）とアルシンの熱分解法（通
常、MO−CVD法）を用いる。ただし、GaAsの
露出部分にのみ選択的にエピタキシヤル成長を行
なうために成長時に塩化水素（HCl）を導入す
る。有機金属と塩化水素の導入量を調整すること
で、ソース、ドレイン電極形成領域にのみ選択的
に高キヤリア濃度エピタキシヤル層が得られる。
0.2〜0.3μｍ程度のコンタクト層６の選択エピタ
キシヤル成長を行なう。選択エピタキシヤル成長
の方法は、有機金属（トリメチルカリウムまたは
トリエチルガリウム）とアルシンの熱分解法（通
常、MO−CVD法）を用いる。ただし、GaAsの
露出部分にのみ選択的にエピタキシヤル成長を行
なうために成長時に塩化水素（HCl）を導入す
る。有機金属と塩化水素の導入量を調整すること
で、ソース、ドレイン電極形成領域にのみ選択的
に高キヤリア濃度エピタキシヤル層が得られる。
最後に、第２図のように、ソース、ドレイン領
域にAu−Geの蒸着によりオーミツク電極７を形
成する。また、ゲート部のSiO2膜５を除去し、
ゲートメタル４上にAu等の電極を形成する。
域にAu−Geの蒸着によりオーミツク電極７を形
成する。また、ゲート部のSiO2膜５を除去し、
ゲートメタル４上にAu等の電極を形成する。
MO−CVD法を用いることで650〜700℃程度
比較的低温で選択エピタキシヤル成長が可能であ
る。このためコンタクト層形成前後においてもそ
のシヨツトキー特性に大きな差は認められない。
比較的低温で選択エピタキシヤル成長が可能であ
る。このためコンタクト層形成前後においてもそ
のシヨツトキー特性に大きな差は認められない。
なお、本発明は例としてエピタキシヤル成長に
よつて形成された活性層３を用いた方法を示した
が、その活性層３をイオン注入法で形成する場合
にも適用でき、さらにはIC等への応用も考えら
れる。
よつて形成された活性層３を用いた方法を示した
が、その活性層３をイオン注入法で形成する場合
にも適用でき、さらにはIC等への応用も考えら
れる。
第１図および第２図は本発明の一実施例による
製造工程を示す断面図である。 １……半絶縁性GaAs基板、２……高抵抗バツ
フアエピタキシヤル層、３……活性層、４……耐
熱性ゲートメタル、５……SiO2膜、６……選択
性コンタクトエピタキシヤル層、７……オーミツ
クコンタクト用メタル、８……ゲート電極メタ
ル。
製造工程を示す断面図である。 １……半絶縁性GaAs基板、２……高抵抗バツ
フアエピタキシヤル層、３……活性層、４……耐
熱性ゲートメタル、５……SiO2膜、６……選択
性コンタクトエピタキシヤル層、７……オーミツ
クコンタクト用メタル、８……ゲート電極メタ
ル。
Claims (1)
- １ 第１の化合物半導体層上にゲート電極を形成
する工程と、その後露出する前記第１の化合物半
導体上に、第２の化合物半導体を構成する元素の
少くとも１つの有機金属と該第２の化合物半導体
を構成する他の元素の水素化合物との塩化水素存
在下における気相反応によつて前記第２の化合物
半導体の半導体層を成長する工程と、成長された
前記第２の化合物半導体の半導体層上にソース電
極およびドレイン電極を形成する工程とを含むこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24331883A JPS60136264A (ja) | 1983-12-23 | 1983-12-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24331883A JPS60136264A (ja) | 1983-12-23 | 1983-12-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60136264A JPS60136264A (ja) | 1985-07-19 |
| JPH0216008B2 true JPH0216008B2 (ja) | 1990-04-13 |
Family
ID=17102047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24331883A Granted JPS60136264A (ja) | 1983-12-23 | 1983-12-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60136264A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2991297B2 (ja) * | 1988-06-23 | 1999-12-20 | 株式会社東芝 | 電界効果トランジスタ及びその製造方法 |
| JP3125574B2 (ja) * | 1994-03-29 | 2001-01-22 | 日本電気株式会社 | 化合物半導体装置の製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5857752A (ja) * | 1981-09-30 | 1983-04-06 | Nec Corp | 半導体装置の製造方法 |
| JPS5898982A (ja) * | 1981-12-07 | 1983-06-13 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 砒化ガリウムｍｅｓｆｅｔ素子の製造方法 |
| JPS5979576A (ja) * | 1982-10-29 | 1984-05-08 | Fujitsu Ltd | 電界効果型半導体装置 |
-
1983
- 1983-12-23 JP JP24331883A patent/JPS60136264A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5857752A (ja) * | 1981-09-30 | 1983-04-06 | Nec Corp | 半導体装置の製造方法 |
| JPS5898982A (ja) * | 1981-12-07 | 1983-06-13 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 砒化ガリウムｍｅｓｆｅｔ素子の製造方法 |
| JPS5979576A (ja) * | 1982-10-29 | 1984-05-08 | Fujitsu Ltd | 電界効果型半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60136264A (ja) | 1985-07-19 |
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