JP2991297B2

JP2991297B2 - 電界効果トランジスタ及びその製造方法

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Publication number: JP2991297B2
Application number: JP63153549A
Authority: JP
Inventors: 賢二石田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-06-23
Filing date: 1988-06-23
Publication date: 1999-12-20
Anticipated expiration: 2014-12-20
Also published as: JPH025437A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は半導体基板を用いた電界効果トランジスタ及
びその製造方法に関する。

（従来の技術）半導体基板に、シリコンよりも常温での電子易動度が
高い化合物半導体例えばヒ化ガリウム（GaAs）を用いた
高速動作用の電界効果トランジスタがある。

この電界効果トランジスタの中でも製造が簡単という
特長を生かして集積回路の基本素子に多く採用されてい
るショットキー接合型電界効果トランジスタ（以下単に
電界効果トランジスタと呼ぶ）の断面を第４図に示す。
（41）は半絶縁性GaAs基板、（42）はこの基板表面にイ
オン注入して設けられたｎ型のチャネル領域である。こ
の領域の上にはこれとショットキー接合するゲート電極
（44）が設けられている。また、このゲート電極（44）
上からイオン注入する事により、これの両側に自己整合
してn⁺型のソース・ドレイン領域（46），（47）が形成
されている。そしてこれらの領域上にはAuGeのオーミッ
ク性を呈するソース・ドレイン電極（48），（49）が設
けられている。ところが、この様な電界効果トランジス
タは、チャネル領域（42）からドレイン領域（47）の破
線で示した領域方向へ電流が基板中を通ってしみ出して
しまい、チャネル領域（42）内に流れる電流の方が減少
する為に、電流駆動能力（Ｋ値）の低下が生じる。ま
た、ｎ型チャネル領域（42）の不純物濃度が高くなるに
伴ってショットキー特性が劣化した。これらを防止する
為に、第５図の様な断面構造を有する電界効果トランジ
スタが考えられた。同一部分を同一記号で示す。この電
界効果トランジスタは、GaAsよりも禁止帯幅が広く高比
抵抗のノンド−プアルミニウムヒ化ガリウム（AlGaAs）
層（43），（41₂）によってチャネル領域（42）を上下
から挟むことでＫ値及びショットキー特性の低下を防い
でいた。この電界効果トランジスタの相互コンダクタン
スは次式（Ａ）で表される。

gmoは真性コンダクタンスであり、これがこの引き出
しうる最大性能である。また、Rsはソース・ゲート間の
直列抵抗である。

しかし、この電界効果トランジスタには以下の様な問
題点があった。

オーミック電極の下にはGaAsに比べて禁止帯幅が広
くより高比抵抗のAlGaAsが必ず位置するため、ソース・
ゲート間の直列抵抗（Rs）は高くなる。これにより、こ
の電界効果トランジスタは、ソース・ゲート間の直列抵
抗が高く、ひいてはgmを大きくすることはできなかっ
た。この事は、電界効果トランジスタを微細化して集積
回路装置を形成するに伴って、大きな問題になってき
た。

ゲート電極（44）の下のみならず、AuGeのソース・
ドレイン電極（48），（49）の下にもこのソース・ドレ
イン電極とオーミック接触しにくいAlGaAsのソース・ド
レイン領域（46），（47）が存在するために、このゲー
ト構造をとる以上、ソース・ドレイン電極（48），（4
9）の夫々オーミック接触抵抗は高くなってしまう。

（発明が解決しようとする課題）本発明は、上記問題点に鑑みてなされたもので、ソー
ス・ゲート間の直列抵抗の低減化を図り、相互コンダク
タンスを向上させて高速動作に適すると共に、ゲート構
造を変えることなく、良好なオーミック接解をとる様に
ソース・ドレイン材料を選ぶことの可能な電界効果トラ
ンジスタを提供する事を第１の目的とする。

また、本発明はこの様な電界効果トランジスタを簡単
に形成する事のできる電界効果トランジスタの製造方法
を提供する事を第２の目的とする。

［発明の構成］（課題を解決するための手段）上記課題を解決するために、第１の発明は、一導電型
を呈するチャネル層と、このチャネル層上に設けられた
ゲート高比抵抗半導体膜とこのゲート高比抵抗半導体膜
上に積層して設けられたゲート金属とからなるゲート電
極と、このゲート電極に隣接しかつ前記チャネル層上に
夫々設けられたエピタキシャル層からなるソース・ドレ
イン領域とを備える事を特徴とする電界効果トランジス
タを提供するものである。

また第２の発明は、一導電型を呈するチャネル層と、
このチャネル層上形成されたゲート高比抵抗半導体膜、
このゲート高比抵抗半導体膜上に形成されたゲート金属
及び、このゲート金属の側壁に設けられた絶縁物からな
るゲート電極と、このゲート電極に隣接しかつ前記チャ
ネル層上に夫々設けられたソース・ドレイン領域とを具
備する事を特徴とする電界効果トランジスタを提供する
ものである。

さらに、第３の発明は、高比抵抗層上に一導電型を呈
するチャネル層を形成する工程と、このチャネル層上に
高比抵抗半導体膜を形成する工程と、この高比抵抗半導
体膜上に所望形状に加工したゲート金属を形成する工程
と、このゲート金属の側壁に絶縁物を形成する工程と、
前記ゲート金属及び前記絶縁物上から、前記チャネル層
が露出するまで前記高比抵抗半導体膜を選択的にエッチ
ング除去すると共に、前記ゲート金属及び前記絶縁物下
の前記高比抵抗半導体膜をゲート高比抵抗半導体膜とし
て残すことによって、前記ゲート金属、前記絶縁物及び
前記ゲート高比抵抗半導体を有するゲート電極を形成す
る工程と、前記チャネル層の露出面に前記ゲート電極と
自己整合的に設けられた前記チャネル領域と同一導電型
のエピタキシャル層からなるソース・ドレイン領域を形
成する工程とを具備する事を特徴とする電界効果トラン
ジスタの製造方法を提供するものである。

（作用）第１及び第２の発明は、ゲート高比抵抗半導体膜上に
ゲート金属を設けた構造のゲート電極を備えると共に、
このゲート電極と自己整合するソース・ドレイン領域を
直接チャネル層上に形成している。これにより、ソース
領域とゲート電極間にゲート高比抵抗半導体膜と同一の
膜が介在しないので、ソース・ゲート間直列抵抗が低減
される。また、この様なゲート電極構造としたにも拘ら
ず、ソース・ドレイン領域は、ソース・ドレイン電極と
良好にオーミック接触する材料にて形成可能なため、ソ
ース・ドレイン領域の材料を所望により選ぶことができ
る。

第３の発明では、ゲート金属の側壁に絶縁物を形成し
た後から、ゲート電極に自己整合してソース領域を形成
できるため、ソース領域は、ゲート金属より厚く形成さ
れても、ゲート金属と接触することがない。従って、ソ
ース領域の厚みの細かい制御を必要としないので電界効
果トランジスタを容易に形成できる。

（実施例）本発明の詳細を実施例に従って説明する。

第１図は、本発明の第１の実施例に係る電界効果トラ
ンジスタを示す図である。ただし、第１図（ａ）は平面
図、第１図（ｂ）はこの平面図のＡ−Ａ′間の断面図で
ある。

先ず、半絶縁性のGaAs基板（1₁）上にノンドープGaAs
のバッファー層（1₂）、ノンドープAlGaAsのポテンシャ
ルバリア層（1₃）、ｎ型GaAsのチャネル層（２）が順次
エピタキシャル成長法により積層形成されている。ここ
でノンドープとは故意に不純物を添加しない事を言い、
例えば１×10¹⁵個/cm³の不純物濃度である。このｎ型Ga
As層（２）上には、ノンドープAlGaAsのゲート高比抵抗
半導体層（4₃）及び、ゲート金属例えば窒化タングステ
ン（4₁）を積層した構造のゲート電極（４）並びに、ｎ
型GaAsのソース・ドレイン領域（６），（７）が夫々エ
ピタキシャル成長法により形成されている。この様に、
ソース・ドレイン領域（６），（７）はゲート電極
（４）に自己整合して形成されているのである。しかも
エピタキシャル層はイオン注入層に比べ不純物濃度を高
くでき、低抗抗化に適する。（3₂）はノンドープAlGaAs
層（4₃）と同一のエピタキシャル層から形成したノンド
ープAlGaAs層である。また、このソース・ドレイン領域
（６），（７）上には下からAuGe/Auの２層構造でオー
ミック性を呈するソース・ドレイン電極（８），（９）
が設けられている。さらに、絶縁膜例えば酸化硅素膜
（５）を介して、ゲート電極（４）には下からTi/Pt/Au
の三層構造の配線（10₁）が、またソース・ドレイン電
極（８），（９）には同じく三層構造の配線（10₂），
（10₃）が夫々接続されている。

ここで重要な事は、台形状断面を持つ、ソース・ドレ
イン領域（６），（７）の底辺に当る部分が、導電性の
ゲート金属（4₁）には接触せず、ゲート高比抵抗半導体
膜（4₃）の側壁だけに接触する様に（破線の円で囲む領
域）形成されている点である。これにより、ゲート金属
（4₁）のゲート長方向と垂直方向の側壁直下からソース
・ドレイン領域（６），（７）までの距離が全くないた
め、ソース・ゲート間の直列抵抗を低く抑える事ができ
る。しかもソース電極とチャネル層間に、必ずAlGaAs層
を介在してしまう従来の電界効果トランジスタと異な
り、本実施例の電界効果トランジスタでは、ソース電極
が、直接ｎ型GaAsのチャネル層（２）にコンタクトする
様になっている為、この点からもソース・ゲート層間の
直列抵抗を低減できるのである。従って、これらにより
ソース・ゲート間の直列抵抗を低減できた電界効果トラ
ンジスタは、（Ａ）式から判る様に大きな相互コンダク
タンス（gm）を持つ様にできる。

また、ショットキーゲート耐圧は、従来に比べて大き
く向上する。これは、第５図示す様な従来構造のもの
は、ショットキーゲート電極（44）がソース・ドレイン
領域（46），（47）に接する（円の破線で囲む部分）た
め、ゲート電極（44）に大きな負電圧を印加した際、こ
れらの領域（46），（47）からショットキーゲート電極
（44）へ電流が漏れてしまうのに対し、本実施例の電界
効果トランジスタは、ゲート金属（4₁）がソース・ドレ
イン領域（６），（７）に直接接触しない様な構造にな
っているので、この漏れが起りにくいためである。

さらに、この様な構造の電界効果トランジスタでは、
ソース・ドレイン電極（８），（９）がこれらと良好に
オーミック接触するn⁺型GaAsのソース・ドレイン領域
（６），（７）に直接コンタクトする様になっているた
め、従来の電界効果トランジスタの如く、オーミック接
触の形成しにくいAlGaAs上にオーミック電極を設けるの
に比べ、オーミック接触の抵抗低減化が図れるのであ
る。

つまり、高比抵抗半導体層上に金属を設けたゲート電
極（４）構造を有しながら、ソース・ドレイン領域をオ
ーミック接触の取りやすい材料に自由に選ぶことができ
るのである。

第２図は、本発明の第２の実施例に係わる電界効果ト
ランジスタをその製造工程順に示した断面図である。

先ず、半絶縁性GaAs基板（1₁）上に、GaAsのバッファ
層（1₂）、5000Å厚のノンドープAlGaAs層（1₃）、Siを
２×10¹⁸cm^-3ドープした100Å厚のｎ型GaAs層（２）、
及び、高比抵抗半導体としてノンドープAlGaAs層（３）
を例えばMBE法で順次積層する（第２図（ａ））。

次に、ショットキー金属例えば窒化タングステンのゲ
ート金属（4₁）を通常の反応性スパッタリング法及びド
ライエッチング法によってノンドープAlGaAs層（３）上
に加工形成する（第２図（ｂ））。

その後、絶縁膜例えば酸化硅素（5₁）を全面に堆積
し、さらにソース・ドレイン形成領域を開孔したレジス
トのマスク（5₂）を形成する（第２図（ｃ））。次いで
このマスク（5₂）上から異方性エッチングをノンドープ
AlGaAs層（３）が露出するまで行う。これにより、ゲー
ト金属（4₁）のゲート長方向と垂直方向の側壁に絶縁物
（4₂）を残すと共に、表面保護膜（5₃）を形成する。こ
の後マスク（5₂）を除去する（第２図（ｄ））。

次に、過酸化水素とアンモニア液により、表面に露出
したノンドープAlGaAs層（３）をウェットエッチングに
よって除去し、ｎ型GaAs層（２）を露出させる（第２図
（ｅ））。

さらに、露出したｎ型GaAs層（２）上に、n⁺GaAs層か
ら成るソース・ドレイン領域（６），（７）を選択エピ
タキシャル成長にて形成する。この際、ゲート金属
（4₁）とソース・ドレイン領域（６），（７）間に絶縁
物（4₂）が介在するので、ソース・ドレイン領域
（６），（７）は、ゲート高比抵抗半導体膜（4₃）より
厚くなっても、ゲート金属（4₁）に接触しない。従っ
て、ここでは、ソース・ドレイン領域（６），（７）の
厚みをゲート高比抵抗半導体膜（4₃）より薄くする様な
細かい制御を必要としないので、これらの領域形成が容
易である（第２図（ｆ））。

最後に、下からAuGe/Auを積層して450℃のアロイ処理
を施すことでオーミック性を呈するソース・ドレイン電
極（８），（９）を形成して電界効果トランジスタを完
成する（第２図（ｇ））。

この様に形成した電界効果トランジスタは、ソース・
ゲート間の直列抵抗が0.2Ω・mmであり、gmも600ms/mm
と高い値を示した。比較の為にこれと同一のサイズを有
する第５図に示した従来構造の電界効果トランジスタを
製作してそのソース・ゲート間の直列抵抗を測定したと
ころ、1.0Ω・mmと本実施例の５倍にも達し、gmも低か
った。また、この電界効果トランジスタも先の実施例と
同様に、ソース・ドレイン領域の材料選択性や高いショ
ットキーゲート耐圧等の効果を得る。

次に、第３図は、本発明の第３の実施例に係る電界効
果トランジスタの断面図を示す。先の第２の実施例と同
一箇所は同一符号で示す。第２の実施例と異なる所は、
ソース・ドレイン領域（６），（７）をn⁺GaAs層で形成
する代わりに、オーミック性を呈する金属で設け、直接
ｎ型GaAsのチャネル領域（２）上に被着した点である。
この様にソース・ドレイン領域を形成する事によって、
先の実施例の如くソース・ドレイン領域をエピタキシャ
ル成長にて形成する工程を省くことになり、製造工程を
簡略化できると共に、ソース・ドレイン領域の厚みに拘
わることなくこれらの領域をゲート電極（４）と自己整
合して形成でき、製造上の信頼性を高めることができ
る。また、ソース・ドレイン電極（６），（７）はゲー
ト電極（４）に自己整合に形成され、特に、ゲート金属
（4₁）の側壁直下からソース・トレイン領域（６），
（７）までの距離は、この間に介在する絶縁物（4₁）の
厚み分だけと短く、この点からもソース・ドレイン間直
列抵抗の低減が図られている。

本発明は以上の実施例に限らず、以下の様にしても良
い。

（１）上記実施例ではゲート金属に、窒化タングステン
を採用したが、これに限ることなくアロイの熱処理後も
ショットキー特性が保たれるものであれば良く、例えば
タングステン、硅化タングステン、タングステンにアル
ミニウムを添加した合金（Ｗ−Al）、モリブテン、MoAl
等を用いても良い。

（２）チャネル層にはｎ型GaAsを採用したが、電子易動
度の高い他の化合物半導体例えば、インジュウム化ガリ
ウム（InGaAs）を用いても良い。

（３）ポテンシャルバリア層は、ノンドープAlGaAsを用
いてｎ型GaAsのチャネル層界面でヘテロ接合を形成した
が、ポテンシャルバリアとして働く半導体層であれば良
く、例えばノンドープGaAsやＰ型のGaAs等でも構わな
い。

（４）ここではGaAs基板上にバッファ層、ポテンシャル
バリア層を形成した上にチャネル層を形成したが、GaAs
基板上に直接チャネル層を形成しても良い。

（５）以上の実施例では形成母材にGaAs系の化合物半導
体を採用したが、本発明は、これに限らず他の化合物半
導体を用いても良く、例えば基板にリン化インジュンウ
ム（InP）、ゲート高比抵抗半導体膜に酸化アルミニウ
ム（Al₂O₃）、ゲート金属にアルミニウム、ソース・ド
レイン電極にAuGeを夫々用いる電界効果トランジスタに
も応用することができる。

（６）ここではｎチャネル型の電界効果トランジスタの
場合を専ら説明したが、本発明は、チャネル層にＰ型半
導体を採用したＰチャネル型の電界効果トランジスタに
適用しても良い。

尚、本発明はその主旨を逸脱しない範囲内で種々変形
して実施できる事は言うまでもない。

［発明の効果］上記構成により、ソース・ゲート間の直列抵抗の低減
を図りgmを向上させ高速動作性に適すると共に、ソース
・ドレイン領域の材料をオーミック接触しやすい様に広
く選択し得る電界効果トランジスタを容易に形成する事
ができる。

【図面の簡単な説明】

第１図は、本発明の第１の実施例を示す図、第２図は、
本発明の第２の実施例を示す図、第３図は、本発明の第
３の実施例を示す図、第４図及び第５図は、従来例を示
す図である。 1₁……半絶縁性GaAs基板 1₂……ノンドープGaAsのバッファー層 1₃……ノンドープAlGaAsのポテンシャルバリア層２……ｎ型GaAsのチャネル領域 4₁……ゲート金属、4₂……絶縁物 4₃……ゲート高比抵抗半導体膜４……ゲート電極、５……絶縁膜６……ソース領域、７……ドレイン領域８……ソース電極、９……ドレイン電極 10₁,10₂,10₃……配線

Claims

(57)【特許請求の範囲】

【請求項１】一導電型を呈するチャネル層と、このチャ
ネル層上に設けられたゲート高比抵抗半導体膜、このゲ
ート高比抵抗半導体膜上に積層して設けられたゲート金
属及び、このゲート金属の側壁に設けられた絶縁物から
なるゲート電極と、このゲート電極に隣接しかつ前記チ
ャネル層上に夫々設けられたエピタキシャル層からなる
ソース・ドレイン領域とを備え、このソース・ドレイン
領域が前記ゲート金属には接触せず、前記ゲート高比抵
抗半導体膜には接触する事を特徴とする電界効果トラン
ジスタ。
【請求項２】前記ゲート高比抵抗半導体膜は、前記チャ
ネル層と異種の半導体からなり、前記チャネル層とヘテ
ロ接続する事を特徴とする請求項１記載の電界効果トラ
ンジスタ。
【請求項３】前記チャネル層は、半絶縁性基板上に形成
された事を特徴とする請求項１記載の電界効果トランジ
スタ。
【請求項４】前記チャネル層の下に、前記チャネル層よ
り高比抵抗のポテンシャルバリア半導体層を設けた事を
特徴とする請求項１記載の電界効果トランジスタ。
【請求項５】前記チャネル層はヒ化ガリウムであり、前
記ゲート高比抵抗半導体膜はノンドープのアルミニウム
ヒ化ガリウムである事を特徴とする請求項１記載の電界
効果トランジスタ。
【請求項６】前記チャネル層は、インジュウムヒ化ガリ
ウムからなる事を特徴とする請求項１記載の電界効果ト
ランジスタ。
【請求項７】高比抵抗層上に一導電型を呈するチャネル
層を形成する工程と、このチャネル層上に、高比抵抗半
導体膜を形成する工程と、この高比抵抗半導体膜上に所
望の形状に加工したゲート金属を形成する工程と、この
ゲート金属の側壁に絶縁物を形成する工程と、前記ゲー
ト金属及び前記絶縁膜上から、前記チャネル層が露出す
るまで前記高比抵抗半導体膜を選択的にエッチング除去
すると共に、前記ゲート金属及び前記絶縁物下の前記高
比抵抗半導体膜をゲート高比抵抗半導体膜として残すこ
とによって、前記ゲート金属、前記絶縁物及び前記ゲー
ト高比抵抗半導体膜を有するゲート電極を形成する工程
と、前記チャネル層の露出面に前記ゲート電極と自己整
合して設けられた、前記チャネル層と同一導電型のエピ
タキシャル層からなるソース・ドレイン領域を形成する
工程とを具備する事を特徴とする電界効果トランジスタ
の製造方法。