JP3168968B2 - 電界効果トランジスタとその製造方法 - Google Patents
電界効果トランジスタとその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は電界効果トランジス
タとその製造方法に係わり、特に、ドレインコンダクタ
ンスＧｄの周波数分散や、基板のポテンシャルの変化に
よるピンチオフ電圧の変化等の基板効果を抑制し、更
に、ドレイン耐圧を向上させた電界効果トランジスタと
その製造方法に関する。
タとその製造方法に係わり、特に、ドレインコンダクタ
ンスＧｄの周波数分散や、基板のポテンシャルの変化に
よるピンチオフ電圧の変化等の基板効果を抑制し、更
に、ドレイン耐圧を向上させた電界効果トランジスタと
その製造方法に関する。
【０００２】
【従来の技術】化合物半導体層からなる電界効果トラン
ジスタでは、ドレインコンダクタンスＧｄの周波数分散
や基板効果などの抑制やドレイン耐圧の向上を図ること
が重要な要素の一つとなっている。この目的のために、
動作層の下に動作層と異なるタイプの導電層を設けた構
造が採用されている。しかしながら、この手法では、こ
の導電層の電位が動作層上のソース電極およびドレイン
電極あるいはゲート電極に対してフローティングである
ため十分な効果を得ることができない。また、ホールの
蓄積によるドレイン電流の急激な増加現象であるいわゆ
るキンク効果を引き起こす。このため、周波数分散なく
安定動作するデバイス特性を得るには十分とはいえず、
このため、高耐圧化も十分に図れなかった。
ジスタでは、ドレインコンダクタンスＧｄの周波数分散
や基板効果などの抑制やドレイン耐圧の向上を図ること
が重要な要素の一つとなっている。この目的のために、
動作層の下に動作層と異なるタイプの導電層を設けた構
造が採用されている。しかしながら、この手法では、こ
の導電層の電位が動作層上のソース電極およびドレイン
電極あるいはゲート電極に対してフローティングである
ため十分な効果を得ることができない。また、ホールの
蓄積によるドレイン電流の急激な増加現象であるいわゆ
るキンク効果を引き起こす。このため、周波数分散なく
安定動作するデバイス特性を得るには十分とはいえず、
このため、高耐圧化も十分に図れなかった。
【０００３】このため、図１０に示すように、特開昭６
４−５９９６１号公報には、イオン注入により動作層の
下に導電層を形成し、さらにこの導電層にオーミック接
合する電極を形成するために電極形成部位にイオン注入
することが開示されている。この技術は動作層６下部に
導電層３を有しかつこの電位がオーミック接合電極によ
り固定できるのでドレインコンダクタンスの周波数分散
や基板効果などの抑制において一応の効果を奏してい
る。
４−５９９６１号公報には、イオン注入により動作層の
下に導電層を形成し、さらにこの導電層にオーミック接
合する電極を形成するために電極形成部位にイオン注入
することが開示されている。この技術は動作層６下部に
導電層３を有しかつこの電位がオーミック接合電極によ
り固定できるのでドレインコンダクタンスの周波数分散
や基板効果などの抑制において一応の効果を奏してい
る。
【０００４】しかしながら、従来のイオン注入で導電層
３にコンタクトをとる構造は、これを活性化させるため
に８００度以上のアニールを行わなければならない。動
作層３にＭＯＣＶＤなどで成長したエピタキシャル層を
用いた場合、この熱処理は不純物や構成元素の異常拡散
を招き素子特性を劣化させ、均一な品質も得られない。
３にコンタクトをとる構造は、これを活性化させるため
に８００度以上のアニールを行わなければならない。動
作層３にＭＯＣＶＤなどで成長したエピタキシャル層を
用いた場合、この熱処理は不純物や構成元素の異常拡散
を招き素子特性を劣化させ、均一な品質も得られない。
【０００５】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、ドレインコンダク
タンスの周波数分散や基板のポテンシャルの変化による
ピンチオフ電圧の変化等の基板効果を抑制し、ドレイン
耐圧を向上させた新規な電界効果トランジスタとその製
造方法を提供するものである。
した従来技術の欠点を改良し、特に、ドレインコンダク
タンスの周波数分散や基板のポテンシャルの変化による
ピンチオフ電圧の変化等の基板効果を抑制し、ドレイン
耐圧を向上させた新規な電界効果トランジスタとその製
造方法を提供するものである。
【０００６】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる電
界効果トランジスタの第１態様は、化合物半導体を動作
層とする電界効果トランジスタであって、動作層の下に
前記動作層と反対の導電型の導電層を設け、前記導電層
の中にこの導電層に比してエッチング速度の遅い半導体
層を設け、前記エッチング速度の遅い半導体層がＡｌ Ｘ
Ｇａ １−Ｘ Ａｓ（０＜Ｘ＜１）又はＡｌＡｓからなり、
前記導電層にオーミック接合する電極を設けると共に、
前記導電層にオーミック接合する電極が、Ａｌ Ｘ Ｇａ
１−Ｘ Ａｓ（０＜Ｘ＜１）が除去された面に形成された
ものであることを特徴とするものであり、又、第２態様
は、 前記導電層にオーミック接合する電極は、ソース電
極に接続していることを特徴とするものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる電
界効果トランジスタの第１態様は、化合物半導体を動作
層とする電界効果トランジスタであって、動作層の下に
前記動作層と反対の導電型の導電層を設け、前記導電層
の中にこの導電層に比してエッチング速度の遅い半導体
層を設け、前記エッチング速度の遅い半導体層がＡｌ Ｘ
Ｇａ １−Ｘ Ａｓ（０＜Ｘ＜１）又はＡｌＡｓからなり、
前記導電層にオーミック接合する電極を設けると共に、
前記導電層にオーミック接合する電極が、Ａｌ Ｘ Ｇａ
１−Ｘ Ａｓ（０＜Ｘ＜１）が除去された面に形成された
ものであることを特徴とするものであり、又、第２態様
は、 前記導電層にオーミック接合する電極は、ソース電
極に接続していることを特徴とするものである。
【０００７】又、本発明に係わる電界効果トランジスタ
の製造方法の第１態様は、半導体基板上にバッファ層、
導電層、バッファ層、動作層を順次形成し、且つ、前記
導電層中にエッチングストッパとしての半導体層が設け
られた化合物半導体からなる電界効果トランジスタの製
造方法であって、前記動作層、バッファ層、導電層をエ
ッチングして前記半導体層でエッチングをストップさせ
る第１の工程と、前記半導体層をエッチングする第２の
工程と、残った導電層にオーミック接合し、且つ、ソー
ス電極と導通させるための配線層を形成する第３の工程
と、を含むことを特徴とするものであり、又、第２態様
は、前記残った導電層にオーミック接合する電極を設け
たことを特徴とするものであり、又、第３態様は、前記
第１工程では、少なくともクエン酸と過酸化水素水を含
む混合液を用いてエッチングすることを特徴とするもの
である。
の製造方法の第１態様は、半導体基板上にバッファ層、
導電層、バッファ層、動作層を順次形成し、且つ、前記
導電層中にエッチングストッパとしての半導体層が設け
られた化合物半導体からなる電界効果トランジスタの製
造方法であって、前記動作層、バッファ層、導電層をエ
ッチングして前記半導体層でエッチングをストップさせ
る第１の工程と、前記半導体層をエッチングする第２の
工程と、残った導電層にオーミック接合し、且つ、ソー
ス電極と導通させるための配線層を形成する第３の工程
と、を含むことを特徴とするものであり、又、第２態様
は、前記残った導電層にオーミック接合する電極を設け
たことを特徴とするものであり、又、第３態様は、前記
第１工程では、少なくともクエン酸と過酸化水素水を含
む混合液を用いてエッチングすることを特徴とするもの
である。
【０００８】
【発明の実施の形態】本発明に係わる電界効果トランジ
スタは、化合物半導体を動作層とする電界効果トランジ
スタにおいて、動作層の下に前記動作層と反対の導電型
の導電層を設けたものであり、又、前記導電層にオーミ
ック接合する電極は、ソース電極に接続されている構成
であり、従来のように高温の熱処理が行われないから、
不純物や構成元素の異常拡散もなく、従って、製造工程
において、素子特性の劣化がなく、更に、ドレインコン
ダクタンスの周波数分散や、基板の不純物濃度の変化に
よるピンチオフ電圧の変化等の基板効果を抑制し、ドレ
イン耐圧を向上させることができる。
スタは、化合物半導体を動作層とする電界効果トランジ
スタにおいて、動作層の下に前記動作層と反対の導電型
の導電層を設けたものであり、又、前記導電層にオーミ
ック接合する電極は、ソース電極に接続されている構成
であり、従来のように高温の熱処理が行われないから、
不純物や構成元素の異常拡散もなく、従って、製造工程
において、素子特性の劣化がなく、更に、ドレインコン
ダクタンスの周波数分散や、基板の不純物濃度の変化に
よるピンチオフ電圧の変化等の基板効果を抑制し、ドレ
イン耐圧を向上させることができる。
【０００９】
【実施例】以下に、本発明に係わる電界効果トランジス
タとその製造方法の具体例を図面を参照しながら詳細に
説明する。図１は、本発明に係わる電界効果トランジス
タの具体例の構造を示す図である。
タとその製造方法の具体例を図面を参照しながら詳細に
説明する。図１は、本発明に係わる電界効果トランジス
タの具体例の構造を示す図である。
【００１０】半絶縁性ＧａＡｓ基板１上にＭＯＣＶＤ法
によりノンドープＧａＡｓバッファ層２を５００ｎｍ成
長し、この上に本発明の導電層３としてＰ型ＧａＡｓ層
をＰ＝１×１０18ｃｍ-3で１００ｎｍ成長させる。そし
て、Ｐ型ＧａＡｓ層３中に、即ち、Ｐ型ＧａＡｓ層３、
３で挟まれるように、Ａｌ0.3 Ｇａ0.7 Ａｓ層４をＰ＝
１×１０18ｃｍ-3でエッチングストッパー層として５ｎ
ｍ成長させる。この上にノンドープＧａＡｓバッファ層
５を１００ｎｍ成長させ、次に、動作層６であるｎ形Ｇ
ａＡｓをｎ＝１×１０18ｃｍ-3で１００ｎｍ成長し、更
に、この上にコンタクト層７としてｎ形ＧａＡｓをｎ＝
２×１０18ｃｍ-3で５００ｎｍ成長する。動作層６に関
してはＭＥＳＦＥＴをここでは用いたがＡｌＧａＡｓを
用いたＨｅｔｅｒｏ Ｊｕｎｃｔｉｏｎ ＦＥＴを用い
る構造等にも適用できる。このエピタキシャル層（図
４）を用いて通常の方法により、ソース電極１０及びド
レイン電極８を形成した後、ゲートリセスエッチングを
行いゲート電極９を形成して電界効果トランジスタを得
る（図５）。
によりノンドープＧａＡｓバッファ層２を５００ｎｍ成
長し、この上に本発明の導電層３としてＰ型ＧａＡｓ層
をＰ＝１×１０18ｃｍ-3で１００ｎｍ成長させる。そし
て、Ｐ型ＧａＡｓ層３中に、即ち、Ｐ型ＧａＡｓ層３、
３で挟まれるように、Ａｌ0.3 Ｇａ0.7 Ａｓ層４をＰ＝
１×１０18ｃｍ-3でエッチングストッパー層として５ｎ
ｍ成長させる。この上にノンドープＧａＡｓバッファ層
５を１００ｎｍ成長させ、次に、動作層６であるｎ形Ｇ
ａＡｓをｎ＝１×１０18ｃｍ-3で１００ｎｍ成長し、更
に、この上にコンタクト層７としてｎ形ＧａＡｓをｎ＝
２×１０18ｃｍ-3で５００ｎｍ成長する。動作層６に関
してはＭＥＳＦＥＴをここでは用いたがＡｌＧａＡｓを
用いたＨｅｔｅｒｏ Ｊｕｎｃｔｉｏｎ ＦＥＴを用い
る構造等にも適用できる。このエピタキシャル層（図
４）を用いて通常の方法により、ソース電極１０及びド
レイン電極８を形成した後、ゲートリセスエッチングを
行いゲート電極９を形成して電界効果トランジスタを得
る（図５）。
【００１１】この電界効果トランジスタに隣接する部位
をクエン酸水溶液と過酸化水素水との混合液を用いたＧ
ａＡｓ／ＡｌＧａＡｓの選択エッチングでＡｌ0.3 Ｇａ
0.7Ａｓ層４の表面までエッチングを行う（図６）。表
面のＡｌ0.3 Ｇａ0.7 Ａｓ層４を希塩酸で除去し、残っ
た下側の導電層３上にＡｕＺｎ／Ａｕを用いてオーミッ
ク電極１１を形成し、更に、このオーミック電極１１と
ソース電極１０を配線１２で短絡して本発明の電界効果
トランジスタを得る（図７）。電界効果トランジスタの
電極形成および導電層を露出させるためのエッチング方
法は、他の方法でもよい。
をクエン酸水溶液と過酸化水素水との混合液を用いたＧ
ａＡｓ／ＡｌＧａＡｓの選択エッチングでＡｌ0.3 Ｇａ
0.7Ａｓ層４の表面までエッチングを行う（図６）。表
面のＡｌ0.3 Ｇａ0.7 Ａｓ層４を希塩酸で除去し、残っ
た下側の導電層３上にＡｕＺｎ／Ａｕを用いてオーミッ
ク電極１１を形成し、更に、このオーミック電極１１と
ソース電極１０を配線１２で短絡して本発明の電界効果
トランジスタを得る（図７）。電界効果トランジスタの
電極形成および導電層を露出させるためのエッチング方
法は、他の方法でもよい。
【００１２】また、図２に示すようにＴｉ／Ａｕを用い
てオーミック電極１１と配線１２とを兼ねた構造も可能
である。又、導電層３中のＰ形Ａｌ0.3 Ｇａ0.7 Ａｓ層
４のエッチングストッパー層の位置も設計の範囲で変化
する事が可能である。また、この組成や厚さも選択エッ
チングが可能な範囲で選ぶことが出来る。また、図３に
示すように、導電層をゲート電極９の略下側のみに選択
的に作製してドレイン電極８の下部には設けない構造に
することもできる。
てオーミック電極１１と配線１２とを兼ねた構造も可能
である。又、導電層３中のＰ形Ａｌ0.3 Ｇａ0.7 Ａｓ層
４のエッチングストッパー層の位置も設計の範囲で変化
する事が可能である。また、この組成や厚さも選択エッ
チングが可能な範囲で選ぶことが出来る。また、図３に
示すように、導電層をゲート電極９の略下側のみに選択
的に作製してドレイン電極８の下部には設けない構造に
することもできる。
【００１３】図８に本発明の電界効果トランジスタのド
レインコンダクタンスＧｄの周波数分散を示す。導電層
３が動作層６下にあり、これがソース電極１０に短絡さ
れていることにより、導電層３の電位はソース電位に固
定されるため、ドレイン電圧の変化に左右されず、基板
の深い準位などの応答を回避する事ができる。これによ
り周波数依存性がなくなった。また、本発明によりショ
ートチャンネル効果等の抑制にも効果がある。
レインコンダクタンスＧｄの周波数分散を示す。導電層
３が動作層６下にあり、これがソース電極１０に短絡さ
れていることにより、導電層３の電位はソース電位に固
定されるため、ドレイン電圧の変化に左右されず、基板
の深い準位などの応答を回避する事ができる。これによ
り周波数依存性がなくなった。また、本発明によりショ
ートチャンネル効果等の抑制にも効果がある。
【００１４】図９に本発明の電界効果トランジスタのド
レイン電圧とドレイン電流の特性を示す。動作層のキャ
リアが電子で、導電層がない場合、或は、存在してもフ
ローティングの場合、導電層にホールの蓄積が起こり、
ドレイン電圧の増加で急激にドレイン電流が増加するキ
ンク効果が生じるが、導電層がソース電極に短絡されて
いればホールを吸い出すことが可能となり、前述のキン
ク効果を回避し高耐圧の電界効果トランジスタが得られ
る。
レイン電圧とドレイン電流の特性を示す。動作層のキャ
リアが電子で、導電層がない場合、或は、存在してもフ
ローティングの場合、導電層にホールの蓄積が起こり、
ドレイン電圧の増加で急激にドレイン電流が増加するキ
ンク効果が生じるが、導電層がソース電極に短絡されて
いればホールを吸い出すことが可能となり、前述のキン
ク効果を回避し高耐圧の電界効果トランジスタが得られ
る。
【００１５】本発明においては、イオン注入によるコン
タクト電極の形成方法でないため、活性化のための８０
０℃程度のアニール工程を経ないため、導電層のＳｉの
拡散や２次元電子ガスを用いたＨＥＭＴ構造でもＡｌＧ
ａＡｓ中のＳｉやＡｌの拡散が起こらず、ゲート耐圧の
劣化、トランスコンダクタンスｇｍの劣化に伴う高周波
特性の劣化やしきい値電圧の変動を伴わない素子特性を
得ることができる。また、導電層中にエッチングストッ
パー層を有する構造は作製上非常に簡単であるばかりで
なく素子の特性も安定したものが得られる。
タクト電極の形成方法でないため、活性化のための８０
０℃程度のアニール工程を経ないため、導電層のＳｉの
拡散や２次元電子ガスを用いたＨＥＭＴ構造でもＡｌＧ
ａＡｓ中のＳｉやＡｌの拡散が起こらず、ゲート耐圧の
劣化、トランスコンダクタンスｇｍの劣化に伴う高周波
特性の劣化やしきい値電圧の変動を伴わない素子特性を
得ることができる。また、導電層中にエッチングストッ
パー層を有する構造は作製上非常に簡単であるばかりで
なく素子の特性も安定したものが得られる。
【００１６】又、上記説明では、Ａｌ0.3 Ｇａ0.7 Ａｓ
層４の下側の導電層３にオーミック電極１１を設けた
が、Ａｌ0.3 Ｇａ0.7 Ａｓ層４にオーミック電極１１を
設けるように構成しても、本発明の目的を達成すること
が出来る。又、本発明は上記各実施例に限定されず、本
発明の技術思想の範囲内において、各実施例は適宜変更
され得ることは明らかである。
層４の下側の導電層３にオーミック電極１１を設けた
が、Ａｌ0.3 Ｇａ0.7 Ａｓ層４にオーミック電極１１を
設けるように構成しても、本発明の目的を達成すること
が出来る。又、本発明は上記各実施例に限定されず、本
発明の技術思想の範囲内において、各実施例は適宜変更
され得ることは明らかである。
【００１７】
【発明の効果】本発明は上述のように構成したので、従
来のように高温の熱処理が行われないから、不純物や構
成元素の異常拡散もなく、従って、製造工程において、
素子特性の劣化がなく、更に、ドレインコンダクタンス
の周波数分散やショートチャンネル効果等の基板効果を
抑制し、ドレイン耐圧を向上させるなど顕著な効果を奏
する。
来のように高温の熱処理が行われないから、不純物や構
成元素の異常拡散もなく、従って、製造工程において、
素子特性の劣化がなく、更に、ドレインコンダクタンス
の周波数分散やショートチャンネル効果等の基板効果を
抑制し、ドレイン耐圧を向上させるなど顕著な効果を奏
する。
【図１】本発明の第１の具体例を示す電界効果トランジ
スタの断面図である。
スタの断面図である。
【図２】本発明の第２の具体例を示し、コンタクト電極
がメサエッチング側面に接触した場合の電界効果トラン
ジスタの断面図である。
がメサエッチング側面に接触した場合の電界効果トラン
ジスタの断面図である。
【図３】本発明の第３の具体例を示す電界効果トランジ
スタの断面図である。
スタの断面図である。
【図４】本発明の第１の具体例の製造方法の工程を示す
断面図である。
断面図である。
【図５】図４に続く工程の断面図である。
【図６】図５に続く断面図であり導電層までメサエッチ
ングを行った断面図である。
ングを行った断面図である。
【図７】図６に続く断面図であり、導電層とソース電極
を短絡した断面図である。
を短絡した断面図である。
【図８】本発明の効果を示すドレインコンダクタンスＧ
ｄの周波数分散を示すグラフである。
ｄの周波数分散を示すグラフである。
【図９】本発明の効果を示すドレイン電流のドレイン電
圧依存を示すグラフである。
圧依存を示すグラフである。
【図１０】従来のイオン注入により導電層にコンタクト
を形成した断面図である。
を形成した断面図である。
１ 基板 ２、５ バッファ層 ３ 導電層 ４ ＡｌＧａＡｓ層 ６ 動作層 ７ コンタクト層 ８ ドレイン電極 ９ ゲート電極 １０ ソース電極 １１ オーミック電極 １２ 配線層 １３ 高抵抗層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 29/812
Claims (5)
- 【請求項１】 化合物半導体を動作層とする電界効果ト
ランジスタであって、動作層の下に前記動作層と反対の
導電型の導電層を設け、前記導電層の中にこの導電層に
比してエッチング速度の遅い半導体層を設け、前記エッ
チング速度の遅い半導体層がＡｌ Ｘ Ｇａ １−Ｘ Ａｓ（０
＜Ｘ＜１）又はＡｌＡｓからなり、前記導電層にオーミ
ック接合する電極を設けると共に、前記導電層にオーミ
ック接合する電極が、Ａｌ Ｘ Ｇａ １−Ｘ Ａｓ（０＜Ｘ＜
１）が除去された面に形成されたものであることを特徴
とする電界効果トランジスタ。 - 【請求項２】 前記導電層にオーミック接合する電極
は、ソース電極に接続していることを特徴とする請求項
１記載の電界効果トランジスタ。 - 【請求項３】 半導体基板上にバッファ層、導電層、バ
ッファ層、動作層を順次形成し、且つ、前記導電層中に
エッチングストッパとしての半導体層が設けられた化合
物半導体からなる電界効果トランジスタの製造方法であ
って、 前記動作層、バッファ層、導電層をエッチングして前記
半導体層でエッチングをストップさせる第１の工程と、 前記半導体層をエッチングする第２の工程と、 残った導電層にオーミック接合し、且つ、ソース電極と
導通させるための配線層を形成する第３の工程と、 を含むことを特徴とする電界効果トランジスタの製造方
法。 - 【請求項４】 前記残った導電層にオーミック接合する
電極を設けたことを特徴とする請求項３記載の電界効果
トランジスタの製造方法。 - 【請求項５】 前記第１工程では、少なくともクエン酸
と過酸化水素水を含む混合液を用いてエッチングするこ
とを特徴とする請求項３記載の電界効果トランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35274897A JP3168968B2 (ja) | 1997-12-22 | 1997-12-22 | 電界効果トランジスタとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35274897A JP3168968B2 (ja) | 1997-12-22 | 1997-12-22 | 電界効果トランジスタとその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11186287A JPH11186287A (ja) | 1999-07-09 |
| JP3168968B2 true JP3168968B2 (ja) | 2001-05-21 |
Family
ID=18426179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35274897A Expired - Fee Related JP3168968B2 (ja) | 1997-12-22 | 1997-12-22 | 電界効果トランジスタとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3168968B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1784868B1 (en) * | 2004-09-01 | 2009-07-08 | Cree Sweden AB | Lateral field effect transistor and its fabrication comprisng a spacer layer above and below the channel layer |
| US8575651B2 (en) * | 2005-04-11 | 2013-11-05 | Cree, Inc. | Devices having thick semi-insulating epitaxial gallium nitride layer |
-
1997
- 1997-12-22 JP JP35274897A patent/JP3168968B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH11186287A (ja) | 1999-07-09 |
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